JPH04302463A

JPH04302463A - 半導体集積回路装置

Info

Publication number: JPH04302463A
Application number: JP3091730A
Authority: JP
Inventors: Daizaburo Takashima; 大三郎高島; Yukito Owaki; 大脇　幸人; Shigeyoshi Watanabe; 重佳渡辺; Tsuneaki Fuse; 布施　常明
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-03-29
Filing date: 1991-03-29
Publication date: 1992-10-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の目的］

【０００１】

【産業上の利用分野】本発明は、微細素子を高密度に集
積したメモリ等の半導体集積回路装置に関する。

【０００２】

【従来の技術】半導体集積回路は、素子の微細化，高集
積化が進み、６４ＭビットＤＲＡＭや１００万トランジ
スタ・レベルのＭＰＵ等が実用化されつつある。半導体
集積回路の大規模集積化に伴って、例えばＭＯＳ集積回
路では、サブミクロンのチャネル長を持つＭＯＳＦＥＴ
が用いられる。

【０００３】この様な微細素子を持つ半導体集積回路で
は、これまでの外部電源電位Ｖｃｃ＝５Ｖをそのまま用
いたのでは、第１に、信頼性が確保できない。例えば、
ホットキャリア生成による不良や、ＴＤＤＢ（Ｔｉｍｅ
　Ｄｅｐｅｎｄｅｎｔ　　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒ
ｅａｋｄｏｗｎ）不良等が大きな問題になる。第２に、
大規模化に伴って消費電力がますます大きくなるという
問題もある。

【０００４】この様な問題を解決するには、電源電位を
下げることが必要である。しかし、ユーザーの立場から
すると、他の回路との整合性の必要上、外部電源電位は
一定であることが望ましい。

【０００５】そこで例えば、１６ＭビットＤＲＡＭでは
、図２２に示すように外部電源電位Ｖｃｃ＝５Ｖを用い
て、チップ内部に降圧器を設けて内部電源電位Ｖｉｎｔ
　＝３．３Ｖを発生させるという工夫がなされている。

【０００６】６４ＭビットＤＲＡＭでは、外部電源電位
をＶｃｃ＝３．３Ｖとすることが予定されている。しか
し、２５６ＭビットＤＲＡＭになるとこれでも高く、内
部電源電位として、Ｖｉｎｔ　＝２．５Ｖ〜１．５Ｖが
必要となる。

【０００７】半導体メモリにおいては、定電流源回路を
持つ多くのロジック回路と異なり、消費電流は時間と共
に変化する。図２２に示すようなオンチップの降圧器を
用いたメモリにおいて、メモリ・チップの消費電流をＩ
（ｔ）とすると、メモリ回路自身の消費電力が、Ｐ１　
＝Ｉ（ｔ）×ＶＩＮＴであるのに対し、降圧器での消費電力は、Ｐ２　＝Ｉ（
ｔ）×（Ｖｃｃ−ＶＩＮＴ　）となる。内部電源電位Ｖ
ＩＮＴ　は例えば、（１／２）Ｖｃｃ，（１／３）Ｖｃ
ｃ等に設定されるが、ＶＩＮＴ　＝（１／２）Ｖｃｃと
すると、Ｐ１　＝Ｐ２　となる。すなわちメモリ・チッ
プの消費電力の半分は降圧器で無駄に消費されることに
なる。

【０００８】この様な無駄な電力消費のない降圧手段と
して、トランスを用いることが考えられる。しかしこれ
は、オンチップ方式としては実現困難である。

【０００９】

【発明が解決しようとする課題】以上のように、オンチ
ップの降圧器を用いた従来の半導体集積回路では、降圧
器で無駄な電力を消費するという問題があった。

【００１０】本発明はこの様な点に鑑み、無駄な電力消
費をなくして低電源動作を可能とした半導体集積回路装
置を提供することを目的とする。

【００１１】［発明の構成］

【００１２】

【課題を解決するための手段】本発明にかかる半導体集
積回路装置は、半導体基板上に、同様の消費電流の時間
変化を示す複数の集積回路部が形成され、これら複数の
集積回路部に、それぞれが他の集積回路部の降圧器とし
て機能するように直列に電流を供給する手段が設けられ
たことを特徴とする。

【００１３】

【作用】本発明によれば、外部電源間に直列接続される
複数の集積回路部が、同様の消費電力の時間変化を示す
ため、各集積回路部の接続点には一定の内部電源電位が
得られる。すなわち、一つの集積回路部に着目すると、
他の集積回路部は降圧器として機能する。これにより、
無駄な電力を消費することなく、各集積回路部にはそれ
ぞれ外部電源電圧より低い内部電源電圧が与えられる。

【００１４】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００１５】図１は、本発明の第１の実施例に係る集積
回路チップのブロック構成である。半導体基板に形成さ
れた集積回路部１１　と集積回路部１２　とは、外部電
源、すなわち高電位電源Ｖｃｃと低電位電源Ｖｓｓ（通
常接地電位）間に縦続接続されて、電源から直列に電流
が供給される。基板上にはこの他、チップ外部との間で
信号の授受を行うための入力回路・制御回路２および出
力回路３が形成されている。

【００１６】高電位電源側（上段）の集積回路部１１　
と、低電位電源側（下段）の集積回路部１２　とは、同
一回路構成を有する。いずれも、消費電流は時間と共に
変化するが、上段，下段の集積回路部１１　，１２　の
消費電流Ｉ１　（ｔ），Ｉ２　（ｔ）を比較すると、図
２に示すようにどのタイミングでも等しいという同期の
とれた動作を行うものとする。

【００１７】このとき、縦積みされた上段の集積回路部
１１　と下段の集積回路部の接続部の電位Ｖｍｍは、図
３に示すように、時間によらず一定の中間電位Ｖｍｍ＝
（１／２）Ｖｃｃとなる。したがって上段の集積回路部
１１　には、内部電源電圧としてＶｃｃ−Ｖｍｍ＝（１
／２）Ｖｃｃが印加され、下段の集積回路部１２　には
同じく内部電源電圧として（１／２）Ｖｃｃが印加され
る。

【００１８】なお、図１の入力回路・制御回路２および
出力回路３の部分は、外部電源電圧Ｖｃｃ−Ｖｓｓで動
作する。ただしこれらの回路部には、信頼性向上のため
に降圧器を設けてもよい。

【００１９】この実施例によれば、従来のようにオンチ
ップ降圧器を用いて（１／２）Ｖｃｃの内部電源電位を
発生する場合に比べて、外部電源電位を下げることなく
、有効な消費電力を半分にすることができる。

【００２０】具体的に本発明は、ＤＲＡＭを初めとする
各種メモリ（ＳＲＡＭ，ＲＯＭ，ＰＲＯＭ，ＥＰＲＯＭ
，ＥＥＰＲＯＭ等）に対して有効である。これらは、同
一メモリセルの集合によりセルアレイが構成されるから
、チップ内でセルアレイを分割して、これを電源間に縦
続接続して、消費電流の時間変化を同じにして動作させ
ることができる。また、各種の並列演算処理回路やニュ
ーロネットワーク等の同一回路要素の集合からなるもの
も、同様に本発明に適している。

【００２１】図４は、本発明の第２の実施例である。こ
の実施例は、高集積化がさらに進んで、必要な内部電源
電圧が（１／３）Ｖｃｃ或いはそれ以下になる場合であ
る。図に示すように、同一回路構成、同期動作のｎ（ｎ
≧３）段の集積回路部１１　，１２　，…，１ｎ　を電
源間に縦続接続する。

【００２２】このとき、各集積回路部１１　，１２　，
…，１ｎ　の接続部の電位Ｖｍｍ１　，Ｖｍｍ１，…は
、図５に示すようになり、各集積回路部に与えられる電
源電圧は、外部電源電圧Ｖｃｃ−Ｖｓｓをｎ等分した値
になる。

【００２３】この実施例によれば、オンチップ降圧器で
１／ｎの内部電源電位を得る方式に比べて、消費電力は
１／ｎになり、大幅な電力削減が可能になる。

【００２４】次に、図１に示した実施例をより具体的に
ＣＭＯＳ構成で実現した、異なるウェル構造を持つ実施
例を幾つか説明する。

【００２５】図６は、第１の例である。この例では、ｎ
型半導体基板１１に、図示のようにｐ型ウェル１２１　
〜１２４　が形成され、ｐ型ウェル１２１　，１２３　
内にそれぞれｎ型ウェル１３１　，１３３　が形成され
、ｐ型ウェルの外にｎ型ウェル１３２　が形成されてい
る。

【００２６】第１のｐ型ウェル１２１　とその中の第１
のｎ型ウェル１３１　を用いて、ＣＭＯＳ構成の第１の
集積回路部が構成される。ここで、基板１１には中間電
位（１／２）Ｖｃｃが与えられ、第１のｐ型ウェル１２
１には同じく（１／２）Ｖｃｃが与えられ、第１のｎ型
ウェル１３１　には外部高電位電源Ｖｃｃが与えられる
。図では、第１のｐ型ウェル１２１　に一つのＮＭＯＳ
トランジスタＱｎ１が示され、第１のｎ型ウェル１３１
　に一つのＰＭＯＳトランジスタＱｐ１が示されている
。

【００２７】第２の集積回路部は、第２のｐ型ウェル１
２２　と第２のｎ型ウェル１３２　を用いて構成されて
いる。図では、第２のｐ型ウェル１２２　に一つのＮＭ
ＯＳトランジスタＱｎ２が示され、第２のｎ型ウェル１
３２　に一つのＰＭＯＳトランジスタＱｐ２が示されて
いる。第２のｐ型ウェル１２２　には、外部低電位電源
Ｖｓｓが与えられ、第２のｎ型ウェル１３２　には中間
電位（１／２）Ｖｃｃが与えられる。

【００２８】第１の集積回路部と第２の集積回路部とは
、前者が高電位側となるように電源Ｖｃｃ〜Ｖｓｓ間に
直列接続される。すなわち第１の集積回路部は、Ｖｃｃ
〜（１／２）Ｖｃｃの電圧範囲で動作し、第２の集積回
路部は、（１／２）Ｖｃｃ〜Ｖｓｓの電圧範囲で動作す
る。

【００２９】その他の回路部（入力回路・制御回路およ
び出力回路）は、ｐ型ウェル１２４と、これと別に形成
されたｐ型ウェル１２３　内のｎ型ウェル１３３　を用
いて構成されている。ここでも、それぞれ一つずつのＮ
ＭＯＳトランジスタＱｎ３とＰＭＯＳトランジスタＱｐ
３が示されている。ｐ型ウェル１２４　にはＶｓｓが与
えられ、ｐ型ウェル１２３　には（１／２）Ｖｃｃが与
えられ、ｎ型ウェル１３３　にはＶｃｃが与えられてい
る。したがってこの回路部は、Ｖｓｓ〜Ｖｃｃの電圧範
囲で動作する。

【００３０】図７は、第２の例である。この例では、ｐ
型半導体基板２１を用いて、図示のようにｎ型ウェル２
２１　〜２２４　が形成され、ｎ型ウェル２２１　，２
２３　内にそれぞれｐ型ウェル２３１　，２３３が形成
され、ｎ型ウェルの外にｐ型ウェル２３２　が形成され
ている。

【００３１】第１のｎ型ウェル２２１　とその中の第１
のｐ型ウェル２３１　を用いて、ＣＭＯＳ構成の第１の
集積回路部が構成される。ここで、基板２１には中間電
位（１／２）Ｖｃｃが与えられ、第１のｎ型ウェル２２
１には同じく（１／２）Ｖｃｃが与えられ、第１のｐ型
ウェル２３１　には外部低電位電源Ｖｓｓが与えられる
。図では、第１のｎ型ウェル２２１　に一つのＰＭＯＳ
トランジスタＱｐ１が示され、第１のｐ型ウェル２３１
　に一つのＮＭＯＳトランジスタＱｎ１が示されている
。

【００３２】第２の集積回路部は、第２のｎ型ウェル２
２２　と第２のｐ型ウェル２３２　を用いて構成されて
いる。図では、第２のｎ型ウェル２２２　に一つのＰＭ
ＯＳトランジスタＱｐ２が示され、第２のｐ型ウェル２
３２　に一つのＮＭＯＳトランジスタＱｎ２が示されて
いる。第２のｎ型ウェル２２２　には、外部高電位電源
Ｖｃｃが与えられ、第２のｐ型ウェル２３２　には中間
電位（１／２）Ｖｃｃが与えられる。

【００３３】第１の集積回路部と第２の集積回路部とは
、第１の例とは逆に、前者が低電位側となるように電源
Ｖｃｃ〜Ｖｓｓ間に直列接続される。即ち、第１の集積
回路部は（１／２）Ｖｃｃ〜Ｖｓｓの電圧範囲で動作し
、第２の集積回路部はＶｃｃ〜（１／２）Ｖｃｃの電圧
範囲で動作する。

【００３４】その他の回路部（入力回路・制御回路およ
び出力回路）は、ｎ型ウェル２２３の中に形成されたｐ
型ウェル２３３　と、ｎ型ウェル２２４　を用いて構成
されている。ここでも、それぞれ一つずつのＮＭＯＳト
ランジスタＱｎ３とＰＭＯＳトランジスタＱｐ３が示さ
れている。ｎ型ウェル２２４　にはＶｃｃが与えられ、
ｎ型ウェル２２３　には（１／２）Ｖｃｃが与えられ、
ｐ型ウェル２３３　にはＶｓｓが与えられている。した
がってこの回路部は、Ｖｓｓ〜Ｖｃｃの電圧範囲で動作
する。

【００３５】図８は、第３の例である。この例では、ｎ
型半導体基板３１に、ｐ型ウェル３２１　〜３２３　が
形成され、ｐ型ウェル３２１　内にｎ型ウェル３３１　
が形成され、ｐ型ウェルの外にｎ型ウェル３３２　，３
３３　が形成されている。

【００３６】第１のｐ型ウェル３２１　とその中の第１
のｎ型ウェル３３１　を用いて、ＣＭＯＳ構成の第１の
集積回路部が構成される。ここで、基板３１には高電位
電源Ｖｃｃが与えられ、第１のｐ型ウェル３２１　には
低電位電源Ｖｓｓが与えられ、第１のｎ型ウェル３３１
　には（１／２）Ｖｃｃが与えられている。図では、第
１のｐ型ウェル３２１　に一つのＮＭＯＳトランジスタ
Ｑｎ１が示され、第１のｎ型ウェル３３１に一つのＰＭ
ＯＳトランジスタＱｐ１が示されている。

【００３７】第２の集積回路部は、第２のｐ型ウェル３
２２　と第２のｎ型ウェル３３２　を用いて構成されて
いる。図では、第２のｐ型ウェル３２２　に一つのＮＭ
ＯＳトランジスタＱｎ２が示され、第２のｎ型ウェル３
３２　に一つのＰＭＯＳトランジスタＱｐ２が示されて
いる。第２のｐ型ウェル３２２　には、（１／２）Ｖｃ
ｃが与えられ、第２のｎ型ウェル３３２　にはＶｃｃが
与えられる。

【００３８】第１の集積回路部と第２の集積回路部とは
、前者が低電位側となるように電源Ｖｃｃ〜Ｖｓｓ間に
直列接続される。したがって第１の集積回路部は、（１
／２）Ｖｃｃ〜Ｖｓｓの電圧範囲で動作し、第２の集積
回路部は、Ｖｃｃ〜（１／２）Ｖｃｃの電圧範囲で動作
する。

【００３９】その他の回路部（入力回路・制御回路およ
び出力回路）は、ｐ型ウェル３２３と、これと別に形成
されたｎ型ウェル３３３　を用いて構成されている。こ
こでも、それぞれ一つずつのＮＭＯＳトランジスタＱｎ
３とＰＭＯＳトランジスタＱｐ３が示されている。ｐ型
ウェル３２３　にはＶｓｓが与えられ、ｎ型ウェル３３
３　にはＶｃｃが与えられている。従ってこの回路部は
、Ｖｓｓ〜Ｖｃｃの電圧範囲で動作する。

【００４０】図９は、第４の例である。この例では、ｐ
型半導体基板４１に、ｎ型ウェル４２１　〜３２３　が
形成され、ｎ型ウェル４２１　内にｐ型ウェル４３１　
が形成され、ｎ型ウェルの外にｐ型ウェル４３２　，４
３３　が形成されている。

【００４１】第１のｎ型ウェル４２１　とその中の第１
のｐ型ウェル４３１　を用いて、ＣＭＯＳ構成の第１の
集積回路部が構成される。ここで、基板４１には低電位
電源Ｖｓｓが与えられ、第１のｎ型ウェル４２１　には
高電位電源Ｖｃｃが与えられ、第１のｐ型ウェル４３１
　には（１／２）Ｖｃｃが与えられている。図では、第
１のｎ型ウェル４２１　に一つのＰＭＯＳトランジスタ
Ｑｐ１が示され、第１のｐ型ウェル４３１に一つのＮＭ
ＯＳトランジスタＱｎ１が示されている。

【００４２】第２の集積回路部は、第２のｎ型ウェル４
２２　と第２のｐ型ウェル４３２　を用いて構成されて
いる。図では、第２のｎ型ウェル４２２　に一つのＰＭ
ＯＳトランジスタＱｐ２が示され、第２のｐ型ウェル４
３２　に一つのＮＭＯＳトランジスタＱｎ２が示されて
いる。第２のｎ型ウェル４２２　には、Ｖｃｃが与えら
れ、第２のｐ型ウェル４３２にはＶｓｓが与えられる。

【００４３】第１の集積回路部と第２の集積回路部とは
、前者が高電位側となるように電源Ｖｃｃ〜Ｖｓｓ間に
直列接続される。したがって第１の集積回路部は、Ｖｃ
ｃ〜（１／２）Ｖｃｃの電圧範囲で動作し、第２の集積
回路部は、（１／２）Ｖｃｃ〜Ｖｓｓの電圧範囲で動作
する。

【００４４】その他の回路部（入力回路・制御回路およ
び出力回路）は、ｎ型ウェル４２３と、これと別に形成
されたｐ型ウェル４３３　を用いて構成されている。こ
こでも、それぞれ一つずつのＮＭＯＳトランジスタＱｎ
３とＰＭＯＳトランジスタＱｐ３が示されている。ｎ型
ウェル４２３　にはＶｃｃが与えられ、ｐ型ウェル４３
３　にはＶｓｓが与えられている。従ってこの回路部は
、Ｖｓｓ〜Ｖｃｃの電圧範囲で動作する。

【００４５】以上に示した図６〜図９の例は、いずれも
二重ウェル構造であり、プロセス的にもデメリットは少
ない。これらのうち特に、基板電位を（１／２）Ｖｃｃ
とする図６および図７のものは、ウェル間のｐｎ接合の
最大印加電圧が（１／２）Ｖｃｃであり、高集積化に伴
ってウェル濃度が高くなってウェル間耐圧が問題になる
場合やウェル間距離を小さくする場合に有利である。

【００４６】図１０は、本発明を半導体メモリに適用し
た実施例のチップレイアウトを示す図である。それぞれ
がメモリセルアレイ，ロウデコーダ，カラムデコーダ，
周辺回路を含む第１のメモリ回路５１１　と第２のメモ
リ回路５１２　が、外部電源ＶｃｃとＶｓｓの間に直列
接続されるように基板上に形成されている。したがって
第１のメモリ回路５１１　はＶｃｃ〜（１／２）Ｖｃｃ
の電圧範囲で動作し、第２のメモリ回路５１２　は（１
／２）Ｖｃｃ〜Ｖｓｓの電圧範囲で動作する。入力回路
・制御回路５２および出力回路５３は、これらのメモリ
回路５１１　，５１２　に共通に設けられている。

【００４７】半導体メモリは、ＤＲＡＭ，ＳＲＡＭ等の
揮発性メモリの他、ＥＥＰＲＯＭ等の不揮発性メモリ、
強誘電体ＲＡＭ等、いかなるものであってもよい。

【００４８】例えばＤＲＡＭの場合について、図１０の
コア回路部をより具体的に示せば、図１１のようになる
。１トランジスタ／１キャパシタのダイナミック型メモ
リセルＭＣがマトリクス配列され、ワード線ＷＬとビッ
ト線対ＢＬ，／ＢＬが交差配列されてメモリセルアレイ
が構成される。ビット線対ＢＬ，／ＢＬにはそれぞれセ
ンスアンプＳ／Ａが設けられている。第１のメモリ回路
５１１　と第２のメモリ回路５１２　の間では、ロウデ
コーダＲＤ１　が上段メモリセルアレイの一本のワード
線を選択駆動する時、同時にロウデコーダＲＤ２　が下
段メモリセルアレイの一本のワード線を選択駆動する、
という同期動作が行われる。

【００４９】図１２は、図１１に示す２段構成における
、上段コア回路部でのビット線対ＢＬ１　，／ＢＬ１　
とワード線ＷＬ１　、下段コア回路部のビット線対ＢＬ
１　，／ＢＬ２　とワード線ＷＬ２　の動作波形である
。

【００５０】下段コア回路では（１／４）Ｖｃｃプリチ
ャージ方式であり、ビット線対ＢＬ２，／ＢＬ２　はセ
ンスアンプ動作後、Ｖｓｓまたは（１／２）Ｖｃｃのい
ずれかにリストアされる。ワード線ＷＬ２　は、Ｖｓｓ
から下段における電源電位（１／２）Ｖｃｃ以上に昇圧
された電位が用いられる。

【００５１】これに対して、上段コア回路部では、（３
／４）Ｖｃｃプリチャージ方式になっている。ビット線
対ＢＬ１　，／ＢＬ１　は、センスアンプ動作後、（１
／２）ＶｃｃまたはＶｃｃのいずれかにリストアされる
。ワード線ＷＬ１　は（１／２）Ｖｃｃから外部電源電
位Ｖｃｃ以上に昇圧された電位が用いられる。

【００５２】図１３は、ＤＲＡＭに適用した別の実施例
のコア回路構成を示す。図では上段コア回路６０１　の
一つのビット線対ＢＬ１　，／ＢＬ１部の構成と、下段
コア回路６０２　の一つのビット線対ＢＬ２　，／ＢＬ
２　部の構成を示している。

【００５３】上段コア回路６０１　は、一部を除きＰＭ
ＯＳトランジスタを用いて構成されている。すなわちメ
モリセルＭＣｐ　，ダミーセルＤＭｐ共にＰＭＯＳトラ
ンジスタを用いて構成されている。ＮＭＯＳトランジス
タＴｎ１，Ｔｎ２を用いてセンスアンプ６１１　が構成
され、ＰＭＯＳトランジスタＴｐ３〜Ｔｐ５を用いてイ
コライズ回路６２１　が構成されている。隣のセルブロ
ックと共有される共有センスアンプ６３１　もＰＭＯＳ
トランジスタＴｐ８，Ｔｐ９を用いて構成されている。共有センスアンプ６３１　を切り替え接続するためのト
ランスファゲートトランジスタＴｐ６，Ｔｐ７，Ｔｐ１
１　，Ｔｐ１２　もＰＭＯＳである。

【００５４】下段コア回路６０２　は、一部を除きＮＭ
ＯＳトランジスタを用いて構成されている。メモリセル
ＭＣｎ　，ダミーセルＤＭｎ　共にＮＭＯＳトランジス
タを用いて構成されている。ＰＭＯＳトランジスタＴｐ
１，Ｔｐ２を用いてセンスアンプ６１２が構成され、Ｎ
ＭＯＳトランジスタＴｎ３〜Ｔｎ５を用いてイコライズ
回路６２２　が構成されている。共有センスアンプ６３
２　はＰＭＯＳトランジスタＴｎ８，Ｔｎ９を用いて構
成されている。共有センスアンプ６３２　を切り替え接
続するためのトランスファゲートトランジスタＴｎ６，
Ｔｎ７，Ｔｎ１１　，Ｔｎ１２　もＮＭＯＳである。

【００５５】図１４は、この実施例のＤＲＡＭの動作電
圧波形である。ビット線プリチャージは、上段コア回路
６０１　では（３／４）Ｖｃｃであり、下段コア回路６
０２　では（１／４）Ｖｃｃである。リストアは、上段
コア回路６０１　ではＶｃｃまたは（１／２）Ｖｃｃの
いずれか、下段コア回路６０２　では（１／２）Ｖｃｃ
またはＶｓｓのいずれかである。

【００５６】図１４に示すように、この例では、／ＢＬ
２　，／ＢＬ１　が初期センスでそれぞれＶｓｓ，Ｖｃ
ｃになり、ＢＬ２　，ＢＬ１　がそれぞれリストアで（
１／２）Ｖｃｃになる。この実施例の場合リストアは、
ビット線に直接つながるセンスアンプ６１１，６１２　
により行われる。

【００５７】従来のＤＲＡＭでは、リストア時、センス
アンプ駆動線がリストア電位に近付くにつれてこのセン
スアンプ駆動線につながるトランジスタのドレイン・ソ
ース間電圧が小さくなり、これがリストア動作の高速化
を妨げる原因になっている。これに対してこの実施例で
は、リストア電位が上下段とも（１／２）Ｖｃｃである
ため、次のような工夫によりリストア動作の高速化が可
能である。

【００５８】すなわち、リストアを行うための上下段の
センスアンプ駆動線／ＳＡＮ１　とＳＡＰ１　の間には
、図１５に示すように、センスアンプ駆動用のＮＭＯＳ
トランジスタＴｎ２２　，ＰＭＯＳトランジスタＴｐ２
２の他に、イコライズ回路としてＮＭＯＳトランジスタ
Ｔｎ２１　，ＰＭＯＳトランジスタＴｐ２１　が設けら
れる。図１５ではこの他、センスアンプ駆動線／ＳＡＮ
１　側にはＶｓｓを供給するためのＮＭＯＳトランジス
タＴｎ２３　が設けられ、センスアンプ駆動線ＳＡＰ１
　側にはＰＭＯＳトランジスタＴｐ２３　が設けられて
いる。

【００５９】この様なイコライズ回路を用いて、図１６
に示すように、リストア時に、駆動用ＮＭＯＳトランジ
スタＴｎ２２　とＰＭＯＳトランジスタＴｐ２２　をオ
ンすると共に、クロックφ３　，φ４　によってＮＭＯ
ＳトランジスタＴｎ２１　とＰＭＯＳトランジスタＴｐ
２１　をオンして、上段のセンスアンプ駆動線／ＳＡＮ
１　と下段のセンスアンプ駆動線ＳＡＰ１　を短絡する
。（３／４）Ｖｃｃにプリチャージされていたセンスア
ンプ駆動線／ＳＡＮ１　と（１／４）Ｖｃｃにプリチャ
ージされていたセンスアンプ駆動線ＳＡＰ１　は、それ
ぞれ駆動用ＮＭＯＳトランジスタＴｎ２２　とＰＭＯＳ
トランジスタＴｐ２２　により（１／２）Ｖｃｃに引か
れるが、このとき同時に両者の間でトランジスタＴｎ２
１　ｍＴｐ２１　を介して電荷の分配が行われて、その
電位の遷移が加速される。

【００６０】さらに、ＶｓｓにつながるＮＭＯＳトラン
ジスタＴｎ２３　，ＶｃｃにつながるＰＭＯＳトランジ
スタＴｐ２３　をオン駆動すれば、リストア動作は一層
加速される。

【００６１】この様にこの実施例では、昇圧電位を用い
ることなく、高速のリストア動作が可能である。

【００６２】次にワード線について見ると、図１４に示
すように下段のワード線ＷＬ２　は、データの読出し，
書き込み時にＶｓｓから（１／２）Ｖｃｃ以上に上げら
れる。電源はＶｓｓからＶｃｃまであるから、内部昇圧回路は
不要で、例えば中間電位（３／４）Ｖｃｃを用いること
ができる。上段のワード線ＷＬ１　は、データの読出し
，書き込み時にＶｃｃから（１／２）Ｖｃｃ以下に下げ
られる。このときも内部中間電位（１／４）Ｖｃｃを用
いることができる。

【００６３】図１７は、以上のようなワード線駆動を行
うための好ましいワード線イコライズ回路を示している
。下段のワード線ＷＬ２　には、これをＶｓｓの初期状
態に設定するためのＰＭＯＳトランジスタＴｎ３１　と
選択電圧ＶＷＬ２　（例えば、（３／４）Ｖｃｃ））を
与えるためのＰＭＯＳトランジスタＴｐ３１　が設けら
れ、上段のワード線ＷＬ１　には、これをＶｃｃの初期
状態に設定するためのＰＭＯＳトランジスタＴｐ３２　
と選択電圧ＶＷＬ１　（例えば、（１／４）Ｖｃｃ））
を与えるためのＮＭＯＳトランジスタＴｎ３２　が設け
られている。この外に、ワード線ＷＬ１　，ＷＬ２　間
を短絡するためのＮＭＯＳトランジスタＴｎ３３　とＰ
ＭＯＳトランジスタＴｐ３３　の並列回路が設けられて
いる。

【００６４】データ読出し時、ＮＭＯＳトランジスタＴ
ｎ３１　，ＰＭＯＳトランジスタＴｐ３２はオフ、ＮＭ
ＯＳトランジスタＴｎ３２　とＰＭＯＳトランジスタＴ
ｐ３１　がオンになる。このとき同時に、図１８に示す
ようにクロックφ１　，φ２　が入って、ＮＭＯＳトラ
ンジスタＴｎ３３　とＰＭＯＳトランジスタＴｐ３３　
がオン駆動され、上下段のワード線ＷＬ１　，ＷＬ２　
が短絡される。

【００６５】この短絡により、上下のワード線ＷＬ１　
，ＷＬ２　は外部からの電流供給なしにそれぞれ、Ｖｃ
ｃから（１／２）Ｖｃｃに、Ｖｓｓから（１／２）Ｖｃ
ｃに遷移する。その後は、それぞれＮＭＯＳトランジス
タＴｎ３３　とＰＭＯＳトランジスタＴｐ３１　によっ
て、必要な電位ＶＷＬ１　，ＶＷＬ２　まで持って行か
れる。

【００６６】この様にしてこの実施例によれば、無駄な
電流を消費することなく、高速に上下段のワード線の選
択駆動ができる。

【００６７】図１９は、図１４に対応させてデータ読出
し時のビット線のイコライズ信号ＥＱＬ１　，ＥＱＬ２
　、およびビット線データを取り出すためのトランスフ
ァゲートＰＭＯＳトランジスタＴｐ６，Ｔｐ７、トラン
スファゲートＮＭＯＳトランジスタＴｎ６，Ｔｎ７の駆
動信号φ１１，φ２１のプリチャージ電位ＶＢＬ１　，
　ＶＢＬ２　との関係を示している。

【００６８】ビット線プリチャージ時、下段ではイコラ
イズ信号ＥＱＬ２　が（３／４）Ｖｃｃ、上段ではイコ
ライズ信号ＥＱＬ１　が（１／４）Ｖｃｃであり、それ
ぞれのビット線プリチャージ電位ＶＢＬ２　＝（１／４
）Ｖｃｃ、ＶＢＬ１　＝（３／４）Ｖｃｃに対して、（
１／２）Ｖｃｃの電位差がある。すなわちイコライズ回
路６２１　，６２２を構成するＭＯＳトランジスタＴｐ
４，Ｔｐ５、Ｔｎ４，Ｔｎ５のゲート・ソース間電圧は
（１／２）Ｖｃｃが確保される。データ読出し時、上段
のイコライズ信号ＥＱＬ１　はＶｃｃに上げられ、下段
のイコライズ信号ＥＱＬ２　はＶｓｓに下げられる。

【００６９】以上のイコライズ動作もワード線駆動と同
様に昇圧回路を用いることなく、内部電圧のみを用いて
行うことができる。

【００７０】同様に、ビット線データを取り出すための
トランスファゲートＰＭＯＳトランジスタＴｐ６，Ｔｐ
７、トランスファゲートＮＭＯＳトランジスタＴｎ６，
Ｔｎ７の駆動信号φ１１，φ２１をそれぞれ、図１９に
示すように（１／４）Ｖｃｃ，（３／４）Ｖｃｃとする
ことにより、昇圧回路を用いることなく、電位低下のな
いデータ転送が可能である。

【００７１】以上では、ワード線，イコライズ信号，ト
ランスファゲート制御信号に（１／４）Ｖｃｃと（３／
４）Ｖｃｃを用いた例を説明したが、それぞれＶｓｓと
（１／２）Ｖｃｃの間、（１／２）ＶｃｃとＶｃｃの間
で他の適当な電位を用いることができ、その場合に何等
の昇圧回路を必要としない。

【００７２】図２０は、本発明の他の実施例である。こ
の実施例では、半導体基板７１上に集積回路部７３１　
，７３２　を３次元的に集積形成している。下段集積回
路部７３１　の下にＶｓｓ電源線７２が配設され、上下
段の集積回路部７３１　，７３２　の間に（１／２）Ｖ
ｃｃ電源線７４が配設され、上段集積回路部７３２　の
上にＶｃｃ電源線７５が配設される。上下段集積回路部
７３１　，７３２　が同じ回路構成を有し、同期動作を
行うことは、先の各実施例と同様である。Ｖｃｃ電源線
７５とＶｓｓ電源線７２の間に外部電源電圧が印加され
て、上下段集積回路部７３１　，７３２　に直列に電流
が供給される。

【００７３】３次元集積回路は従来より知られているが
、多くの場合上下に異なる回路を構成しようとするため
に発展性に欠けていた。この実施例のように同じ回路を
重ねて、上下で異なる電圧範囲で動作させるようにすれ
ば、３次元集積回路はより実現が容易である。

【００７４】図２１はさらに別の実施例である。この実
施例では、上段集積回路部８１１　と下段集積回路部８
１２　とを、外部電源Ｖｃｃ，Ｖｓｓ間に直列，並列い
ずれの接続もできるようにスイッチ回路８３〜８５が設
けられている。

【００７５】スイッチ回路８３をオン、スイッチ回路８
４，８５をオフとすれば、上記実施例と同様に、上段集
積回路部８１１　と下段集積回路部８１２とは電源Ｖｃ
ｃ，Ｖｓｓ間に直列接続される。スイッチ回路８３をオ
フ、スイッチ回路８４，８５をオンとすれば、上段集積
回路部８１１　と下段集積回路部８１２　とは電源Ｖｃ
ｃ，Ｖｓｓ間に並列接続される。

【００７６】この様な構成とすれば、例えば用いる外部
電源がＶｃｃ＝３．３Ｖの時は直列接続で動作させ、Ｖ
ｃｃ＝１．５Ｖの時は並列接続に切り替えて動作させる
ことにより、同じ電源条件での回路動作を保証すること
ができる。

【００７７】この実施例を３段以上の多段集積回路構成
に拡張すれば、より多くの外部電源例えば、１２Ｖ，５
Ｖ，３．３Ｖ，１．５Ｖ，１．０Ｖ等に対して適宜接続
を切り替えて必要な内部電源の回路動作を行わせること
が可能である。

【００７８】

【発明の効果】以上説明したように本発明によれば、消
費電流の時間変化特性が同じである複数の集積回路部を
電源間に直列接続するようにオンチップに形成すること
によって、降圧器を用いて内部電源を得る従来の方式に
比べて無駄な消費電力のない半導体集積回路装置を提供
することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の集積回路装置の構成を示す
図。

【図２】同実施例の各集積回路部の消費電流の時間変化
特性を示す図。

【図３】同実施例の内部電源電位を示す図。

【図４】本発明の他の実施例の集積回路装置の構成を示
す図。

【図５】同実施例の内部電源電位を示す図。

【図６】本発明をＣＭＯＳ集積回路に適用した第１の構
成例を示す図。

【図７】本発明をＣＭＯＳ集積回路に適用した第２の構
成例を示す図。

【図８】本発明をＣＭＯＳ集積回路に適用した第３の構
成例を示す図。

【図９】本発明をＣＭＯＳ集積回路に適用した第４の構
成例を示す図。

【図１０】本発明を半導体メモリに適用した実施例を示
す図。

【図１１】同実施例がＤＲＡＭの場合の要部構成を示す
図。

【図１２】同じくＤＲＡＭの場合の動作波形を示す図。

【図１３】本発明をＤＲＡＭに適用した場合のコア回路
の他の構成例を示す図。

【図１４】同実施例のＤＲＡＭの動作波形を示す図。

【図１５】同実施例のセンスアンプイコライズ回路の構
成を示す図。

【図１６】図１５のセンスアンプイコライズ回路の動作
波形を示す図。

【図１７】同実施例のワード線イコライズ回路の構成を
示す図。

【図１８】図１７のワード線イコライズ回路の動作波形
を示す図。

【図１９】図１３のコア回路における他の信号波形を示
す図。

【図２０】本発明の他の実施例の集積回路構成を示す図
。

【図２１】本発明のさらに他の実施例の集積回路構成を
示す図。

【図２２】従来の内部降圧器を持つ半導体メモリを示す
図。

【符号の説明】

１１　…上段集積回路部、１２　…下段集積回路部、２…入力回路・制御回路部、３…出力回路部、Ｖｃｃ…外部高電位電源、Ｖｓｓ…外部低電位電源、Ｖｍｍ…内部中間電位、１１，３１…ｎ型半導体基板、２１，４１…ｐ型半導体基板、１２１　〜１２４　，２３１　〜２３３　，３２１　〜
３２３　，４３１　〜４３３　…ｐ型ウェル、１３１　〜１３３　，２２１　〜２２４　，３３１　〜
３３３　，４２１　〜４２３　…ｎ型ウェル、５１１　…上段メモリ回路部、５１２　…下段メモリ回路部、５２…入力回路・制御回路部、５３…出力回路部、６０１　…上段コア回路部、６０２　…下段コア回路部。

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記基板上に形成された、
同様の消費電流の時間変化を示す複数の集積回路部と、
前記複数の集積回路部に直列に電流を供給する手段と、
を備えたことを特徴とする半導体集積回路装置。
【請求項２】第１導電型の半導体基板と、前記基板に形
成された第１および第２の第２導電型ウェルと、前記基
板の第１の第２導電型ウェルの内部および外部にそれぞ
れ形成された第１および第２の第１導電型ウェルと、前
記第１の第１導電型ウェルおよび第１の第２導電型ウェ
ルを用いて形成された、消費電流が時間と共に変化する
ＣＭＯＳ構成の第１の集積回路部と、前記第２の第１導
電型ウェルおよび第２の第２導電型ウェルを用いて形成
された、前記第１の集積回路部と同様の消費電流の時間
変化を示すＣＭＯＳ構成の第２の集積回路部と、前記第
１，第２の集積回路部に直列に電流を供給する電源と、
を備えたことを特徴とする半導体集積回路装置。
【請求項３】第１導電型がｎ型、第２導電型がｐ型であ
って、前記基板，第１の第２導電型ウェルおよび第２の
第１導電型ウェルに高電位電源と低電位電源の間の中間
電位が与えられ、前記第１の第１導電型ウェルに高電位
電源が接続され、前記第２の第２導電型ウェルに低電位
電源が接続され、かつ、前記第１の集積回路部が高電位
側、前記第２の集積回路部が低電位側としてこれらが直
列接続される、ことを特徴とする請求項２記載の半導体
集積回路装置。
【請求項４】第１導電型がｐ型、第２導電型がｎ型であ
って、前記基板，第１の第２導電型ウェルおよび第２の
第１導電型ウェルに高電位電源と低電位電源の間の中間
電位が与えられ、前記第１の第１導電型ウェルに低電位
電源が接続され、前記第２の第２導電型ウェルに高電位
電源が接続され、かつ、前記第１の集積回路部が低電位
側、前記第２の集積回路部が高電位側としてこれらが直
列接続される、ことを特徴とする請求項２記載の半導体
集積回路装置。
【請求項５】第１導電型がｎ型、第２導電型がｐ型であ
って、前記基板，第１の第１導電型ウェルおよび第２の
第２導電型ウェルに高電位電源と低電位電源の間の中間
電位が与えられ、前記第１の第２導電型ウェルに低電位
電源が接続され、前記第２の第１導電型ウェルに高電位
電源が接続され、かつ、前記第１の集積回路部が低電位
側、前記第２の集積回路部が高電位側としてこれらが直
列接続される、ことを特徴とする請求項２記載の半導体
集積回路装置。
【請求項６】第１導電型がｐ型、第２導電型がｎ型であ
って、前記基板，第１の第１導電型ウェルおよび第２の
第２導電型ウェルに高電位電源と低電位電源の間の中間
電位が与えられ、前記第１の第２導電型ウェルに高電位
電源が接続され、前記第２の第１導電型ウェルに低電位
電源が接続され、かつ、前記第１の集積回路部が高電位
側、前記第２の集積回路部が低電位側としてこれらが直
列接続される、ことを特徴とする請求項２記載の半導体
集積回路装置。
【請求項７】前記第１の集積回路部と第２の集積回路部
とが同様の構成で同様の動作をすることを特徴とする請
求項２記載の半導体集積回路装置。
【請求項８】半導体基板と、前記基板に形成された、消
費電流が時間と共に変化する第１のメモリ回路部と、前
記基板に形成された、前記第１のメモリ回路部と同様の
消費電流の時間変化を示す第２のメモリ回路部と、前記
第１，第２のメモリ回路部に直列に電流を供給する電源
と、を備えたことを特徴とする半導体集積回路装置。
【請求項９】前記第１のメモリ回路部と第２のメモリ回
路部とが同様の構成で同様の動作をすることを特徴とす
る請求項８記載の半導体集積回路装置。
【請求項１０】前記第１，第２のメモリ回路部のコア回
路が互いに異なる導電チャネルＭＯＳトランジスタを用
いて構成されていることを特徴とする請求項８記載の半
導体集積回路装置。