JP2014107543A

JP2014107543A - 積層構造を有する集積回路

Info

Publication number: JP2014107543A
Application number: JP2013158654A
Authority: JP
Inventors: Chang Kun Park; チャンクンパク; Ho Yong Hwang; ホヨンファン
Original assignee: Foundation of Soongsil University Industry Cooperation
Current assignee: Foundation of Soongsil University Industry Cooperation
Priority date: 2012-11-22
Filing date: 2013-07-31
Publication date: 2014-06-09
Also published as: US8866543B2; KR101350388B1; US20140139271A1

Abstract

【課題】積層構造を有する集積回路を提供する。
【解決手段】本発明によれば、電源入力端に電源電圧が印加される第１集積回路と、電源入力端が、第１集積回路の接地端と連結されており、連結によって形成された中央ノードに電圧が印加され、接地端が接地電源と連結される第２集積回路と、を含み、電源電圧が、第１及び第２集積回路にそれぞれ第１及び第２電圧に分配されて供給される積層構造を有する集積回路を提供する。前記積層構造を有する集積回路によれば、集積回路を積層構造で連結して、パッド数を減らし、高電源電圧で動作させる利点がある。また、本発明は、パッド数を減らすことによって、生産コストを節減し、高電源電圧を印加するにも拘らず、低電源電圧で集積回路を動作させることができて、電力消耗を減らしうる。
【選択図】図２

Description

本発明は、積層構造を有する集積回路に係り、より詳細には、集積回路を積層構造で連結して、パッド数を減らし、高電源電圧で動作する積層構造を有する集積回路に関する。

一般的に、集積回路は、ＩＣチップ形態で製造される。図１は、従来の一般的な集積回路の構成図である。このような集積回路１０、２０は、メモリ（Ｍｅｍｏｒｙ）、中央処理装置（ＣＰＵ）などに該当する。

図１のように、集積回路１０、２０は、基板に実装されるために、総８つの電源供給パッド（ＰｏｗｅｒＳｕｐｐｌｙＰａｄ）と８つの接地パッド（ＧｒｏｕｎｄＰａｄ）とを必要とする。このように具現された集積回路は、多くのパッドによって生産コストが上昇するという短所がある。

また、最近、集積回路の発展につれて、省エネがイシュー化されている。このような趨勢に合わせて、集積回路の動作電源電圧が低くなっているが、低電源電圧で動作する集積回路を設計することは、設計者に大きな負担として作用する。

本発明の背景となる技術は、大韓民国特許公開第２００９−００９５００３号に開示されている。

本発明の課題は、集積回路を積層構造で連結して、パッド数を減らし、高電源電圧で動作する積層構造を有する集積回路を提供するところに目的がある。

本発明は、電源入力端に電源電圧が印加される第１集積回路と、電源入力端が、前記第１集積回路の接地端と連結されており、前記連結によって形成された中央ノードに電圧が印加され、接地端が接地電源と連結される第２集積回路と、を含み、前記電源電圧が、前記第１及び第２集積回路にそれぞれ第１及び第２電圧に分配されて供給される積層構造を有する集積回路を提供する。

ここで、前記第１及び第２電圧は、前記電源電圧の半分の大きさであり得る。

そして、前記積層構造を有する集積回路は、前記第１及び第２集積回路の電源入力端と前記中央ノードとの間にそれぞれ連結されて、前記第１及び第２電圧が、前記第１及び第２集積回路に、それぞれ一定の大きさで供給されるように制御する第１及び第２レギュレータをさらに含みうる。

また、前記第１及び第２レギュレータは、前記中央ノードに印加される電圧が、前記電源電圧の半分の大きさを保持するように制御することができる。

ここで、前記第１レギュレータは、反転端子には、前記電源電圧の半分よりも小さな第１外部電圧が印加され、非反転端子は、前記中央ノードと連結された第１演算増幅器と、ゲート端が、前記第１演算増幅器の出力端と連結され、ソース端が、前記第１集積回路の電源入力端と連結され、ドレイン端が、前記中央ノードと連結されたＰＭＯＳタイプの第１トランジスタと、を含みうる。また、前記第２レギュレータは、反転端子には、前記電源電圧の半分よりも大きな第２外部電圧が印加され、非反転端子は、前記中央ノードと連結された第２演算増幅器と、ゲート端が、前記第２演算増幅器の出力端と連結され、ソース端が、前記第２集積回路の接地端と連結され、ドレイン端が、前記中央ノードと連結されたＮＭＯＳタイプの第２トランジスタと、を含みうる。

この際、前記中央ノードに印加される電圧が、前記第１外部電圧よりも小さな場合、前記第１及び第２演算増幅器は、それぞれＬｏｗ信号を出力し、前記第１及び第２トランジスタは、それぞれターンオン及びターンオフになり、前記第１集積回路の電源入力端と前記第１トランジスタのドレイン端との間にチャネルが形成されながら、前記中央ノードに印加される電圧の大きさが増加する。

また、前記中央ノードに印加される電圧が、前記第２外部電圧よりも大きな場合、前記第１及び第２演算増幅器は、それぞれＨｉｇｈ信号を出力し、前記第１及び第２トランジスタは、それぞれターンオフ及びターンオンになり、前記第２集積回路の接地端と前記第２トランジスタのドレイン端との間にチャネルが形成されながら、前記中央ノードに印加される電圧の大きさが減少する。

そして、前記積層構造を有する集積回路は、前記第１集積回路の電源入力端と前記中央ノードとの間に連結されて、前記第１電圧及び前記第２電圧が、前記第１集積回路及び前記第２集積回路に、それぞれ一定の大きさで供給されるように制御するが、前記中央ノードが、前記電源電圧の半分よりも大きな目標電圧を保持するように制御する第３レギュレータをさらに含みうる。この際、前記第３レギュレータは、反転端子には、前記目標電圧と同一の第３外部電圧が印加され、非反転端子は、前記中央ノードと連結された第３演算増幅器と、ゲート端が、前記第３演算増幅器の出力端と連結され、ソース端が、前記第１集積回路の電源入力端と連結され、ドレイン端が、前記中央ノードと連結されたＰＭＯＳタイプの第３トランジスタと、を含みうる。

また、前記積層構造を有する集積回路は、前記中央ノードと前記第２集積回路の接地端との間に連結されて、前記第１電圧及び前記第２電圧が、前記第１集積回路及び前記第２集積回路に、それぞれ一定の大きさで供給されるように制御するが、前記中央ノードが、前記電源電圧の半分よりも小さな目標電圧を保持するように制御する第４レギュレータをさらに含みうる。この際、前記第４レギュレータは、反転端子には、前記目標電圧と同一の第４外部電圧が印加され、非反転端子は、前記中央ノードと連結された第４演算増幅器と、ゲート端が、前記第４演算増幅器の出力端と連結され、ソース端が、前記第２集積回路の接地端と連結され、ドレイン端が、前記中央ノードと連結されたＮＭＯＳタイプの第４トランジスタと、を含みうる。

そして、前記積層構造を有する集積回路は、前記第１集積回路の電源入力端と前記中央ノードとの間に備えられる第１キャパシタと、前記中央ノードと前記第２集積回路の接地端との間に備えられる第２キャパシタと、前記第１集積回路の電源入力端と前記第２集積回路の接地端との間に備えられる第３キャパシタと、をさらに含みうる。

本発明による積層構造を有する集積回路によれば、集積回路を積層構造で連結して、パッド数を減らし、高電源電圧で動作させることができる。また、本発明は、パッド数を減らすことによって、生産コストを節減し、高電源電圧を印加するにも拘らず、低電源電圧で集積回路を動作させることができて、電力消耗を減らしうる。

従来の一般的な集積回路の構成図である。本発明の実施形態による積層構造を有する集積回路の構成図である。図２の回路にレギュレータが付加された構成図である。図３の詳細構成図である。図４の２つのレギュレータのうち何れか１つのレギュレータのみ使う場合の構成図である。図４の２つのレギュレータのうち何れか１つのレギュレータのみ使う場合の構成図である。本発明の実施形態による積層構造を有する集積回路の他の例を示す図である。図７の回路にレギュレータが含まれた構成図である。

以下、添付した図面を参考にして本発明の実施形態について当業者が容易に実施できるように詳しく説明する。

図２は、本発明の実施形態による積層構造を有する集積回路の構成図である。図２を参照すると、２つの第１集積回路１１０と第２集積回路１２０は、積層構造で連結されている。図２の実施形態の場合、各集積回路１１０、１２０は、４つの電源入力端と４つの接地端とをそれぞれ有している。

第１集積回路１１０は、電源入力端１１１に電源電圧が印加される。第２集積回路１２０は、電源入力端１２１が第１集積回路１１０の接地端１１２と連結されており、前記連結によって形成された中央ノードＡに電圧が印加される。このような第２集積回路１２０の接地端１２２は、接地電源と連結されている。

ここで、前記中央ノードＡにかかる電圧は、第２集積回路１２０に印加される電源電圧を意味するものであって、具体的に、第１集積回路１１０と第２集積回路１２０とが電圧的には互いに連結されて、電源電圧がそれぞれの集積回路１１０、１２０に配分されるが、実際には、各集積回路１１０、１２０に別個の電源電圧が印加される状態を意味する。

本実施形態で、積層構造とは、回路図でのように、電源電圧ＶＤＤと接地電源ＧＮＤとの間に対して２つの集積回路１１０、１２０が積層されているということを意味するものであって、２つの集積回路１１０、１２０が物理的に上下に積層されることを意味しない。したがって、実際、基板上に具現される時には、２つの集積回路１１０、１２０が、図２（または、以下の図３）のように同一平面上に具現される。

このような図２の構成によれば、従来の図１に比べて、電源供給パッド及び接地パッドが、理論上半分に減る長所がある。例えば、図１の場合、電源供給パッド及び接地パッドが、それぞれ８つで構成されるが、図２では、電源供給パッド及び接地パッドが、それぞれ４つで構成することもできる。

さらに他の長所として、前記第１集積回路１１０の電源入力端１１１に印加された電源電圧は、前記第１集積回路１１０及び第２集積回路１２０にそれぞれ第１電圧及び第２電圧に分配されて供給される。ここで、前記第１電圧及び第２電圧は、前記電源電圧の半分の大きさに該当する。

例えば、図１の場合、各集積回路１０、２０の電源供給パッドに３Ｖの電源電圧が印加される場合、各集積回路１０、２０いずれも３Ｖ電圧で動作する。一方、図２の場合、第１集積回路１１０の電源入力端１１１に３Ｖの電源電圧が印加されれば、３Ｖが１．５Ｖずつ分配されて、それぞれの集積回路１１０、１２０に同一の電圧が供給される。これにより、それぞれの集積回路１１０、１２０は、３Ｖではない１．５Ｖの電源電圧で動作する。

すなわち、本実施形態の場合、高電源電圧が印加されても、各集積回路１１０、１２０にそれぞれ半分ずつ分配されて供給されるので、各集積回路１１０、１２０が、まるで低電源電圧で動作するような同じ効果が得られ、電力消耗も減る長所がある。

理想的な場合には、各集積回路１１０、１２０にそれぞれ１．５Ｖずつの電圧が分配されるが、実際の回路では、多様な変数によって、その分配電圧が一定にならずに揺れる。本発明の実施形態の場合、前述した問題点を補完するように、図２の構成にレギュレータ回路を付け加えている。

図３は、図２の回路にレギュレータが付加された構成図である。前記図２は、集積回路の動作状況に応じて常に一定の電源電圧を保持しにくいが、図３は、それぞれの集積回路１１０、１２０に第１及び第２レギュレータ１６０、１７０を結合して、一定の電圧を保持することができる。また、追加的に、第１ないし第３キャパシタ１３０、１４０、１５０を結合して、リップルが除去された安定した電圧を集積回路１１０、１２０にそれぞれ分配することができる。

ここで、第１キャパシタ１３０は、第１集積回路１１０の電源入力端１１１（ＶＤＤ；電源電圧）と中央ノードＡとの間に備えられる。第２キャパシタ１４０は、中央ノードＡと第２集積回路１２０の接地端１２２（ＧＮＤ；接地電源）との間に備えられる。そして、第３キャパシタ１５０は、第１集積回路１１０の電源入力端１１１（ＶＤＤ；電源電圧）と第２集積回路１２０の接地端１２２（ＧＮＤ；接地電源）との間に備えられる。

そして、第１レギュレータ１６０は、第１集積回路１１０の電源入力端１１１（ＶＤＤ；電源電圧）と中央ノードＡとの間に連結される。第２レギュレータ１７０は、中央ノードＡと第２集積回路１２０の接地端１２２（ＧＮＤ；接地電源）との間に連結される。各レギュレータ１６０、１７０の右側端子には、それぞれの外部電圧が印加される。

このような第１及び第２レギュレータ１６０、１７０は、前記分配された第１電圧及び第２電圧が第１及び第２集積回路１１０、１２０にそれぞれ一定の大きさで供給されるように制御する。さらに詳細には、第１及び第２レギュレータ１６０、１７０は、中央ノードＡに印加される電圧が、前記印加された電源電圧の半分の大きさを保持するように制御する。

図４は、図３の詳細構成図である。このような図４は、図３に示されたレギュレータブロックを詳しく示したものである。各レギュレータ１６０、１７０は、比較器の役割を行う第１及び第２演算増幅器１６１、１７１と、インバータの役割を行う第１及び第２トランジスタ１６２、１７２と、を含んでいる。

まず、第１レギュレータ１６０は、第１演算増幅器１６１と第１トランジスタ１６２とを含む。第１演算増幅器１６１の場合、反転端子（−）には、前記電源電圧（ｅｘ、３Ｖ）の半分（ｅｘ、１．５Ｖ）よりも小さな第１外部電圧（ｅｘ、１．４Ｖ）が印加され、非反転端子（＋）は、中央ノードＡと連結される。

前記第１トランジスタ１６２は、ＰＭＯＳタイプを有し、ゲート端が、第１演算増幅器１６１の出力端と連結され、ソース端が、第１集積回路１１０の電源入力端１１１（ＶＤＤ；電源電圧）と連結され、ドレイン端が、中央ノードＡと連結される。

前記第２レギュレータ１７０は、第２演算増幅器１７１と第２トランジスタ１７２とを含む。第２演算増幅器１７１の場合、反転端子（−）には、電源電圧（ｅｘ、３Ｖ）の半分（ｅｘ、１．５Ｖ）よりも大きな第２外部電圧（ｅｘ、１．６Ｖ）が印加され、非反転端子（＋）は、中央ノードＡと連結される。

前記第２トランジスタ１７２は、ＮＭＯＳタイプであって、ゲート端が、第２演算増幅器１７１の出力端と連結され、ソース端が、第２集積回路１２０の接地端１２２（ＧＮＤ；接地電源）と連結され、ドレイン端が、中央ノードＡと連結される。

以下、前記レギュレータの内部動作を詳しく説明する。説明の便宜上、電源電圧ＶＤＤは、３Ｖ、第１演算増幅器１６１に入力される第１外部電圧は、１．４Ｖ、第２演算増幅器１７１に入力される第２外部電圧は、１．６Ｖと仮定する。

それぞれの演算増幅器１６１、１７１は、非反転端子（＋）に入力される電圧が、反転端子（−）に入力される電圧よりも大きければ、Ｈｉｇｈ、そうでなければ、Ｌｏｗ信号を出力する。下記の表１は、図４に示された第１及び第２演算増幅器の出力値を表わす。

また、第１トランジスタ１６２は、ＰＭＯＳタイプなので、Ｈｉｇｈ信号入力時にターンオフ、Ｌｏｗ信号入力時にターンオンになる。第２トランジスタ１７２は、ＮＭＯＳタイプなので、Ｈｉｇｈ信号入力時にターンオン、Ｌｏｗ信号入力時にターンオフになる。このようなトランジスタの動作を、表１の各場合別に表わせば、表２のようである。

以下、表１及び表２の動作を参照して詳しく説明する。

もし、現在中央ノードＡ上にかかる電圧が、第１外部電圧（１．４Ｖ）よりも小さな場合、第１及び第２演算増幅器１６１、１７１は、それぞれＬｏｗ信号を出力し（表１参照）、第１及び第２トランジスタ１６２、１７２は、それぞれターンオン及びターンオフになる（表２参照）。

ここで、第１トランジスタ１６２のターンオンによれば、第１集積回路１１０の電源入力端１１１（ＶＤＤ；電源電圧）と第１トランジスタ１６２のドレイン端（すなわち、中央ノードＡ部分）との間にチャネルが形成されながら、電源電圧から電流を供給されて、前記中央ノードＡにかかる電圧の大きさが増加する。

もし、現在中央ノードＡ上にかかる電圧が、第２外部電圧（１．６Ｖ）よりも大きな場合、第１及び第２演算増幅器１６１、１７１は、それぞれＨｉｇｈ信号を出力し（表１参照）、第１及び第２トランジスタ１６２、１７２は、それぞれターンオフ及びターンオンになる。

ここで、第２トランジスタ１７２のターンオンによれば、第２集積回路１２０の接地端１２２（ＧＮＤ；接地電源）と第２トランジスタ１７２のドレイン端（すなわち、中央ノードＡ部分）との間にチャネルが形成されながら、中央ノードＡ上に過度に流れていた電流が接地電源に抜け出て、前記中央ノードＡにかかる電圧の大きさが減少する。

もちろん、現在中央ノードＡ上にかかる電圧が、１．５Ｖである場合には、第１及び第２演算増幅器１６１、１７１は、それぞれＨｉｇｈとＬｏｗ信号とを出力し（表１参照）、第１及び第２トランジスタ１６２、１７２は、いずれもターンオフになる（表２参照）。すなわち、この際には、２つのトランジスタ１７１、１６２が動作しないために、この集積回路は、現在の状態のまま保持する。

以上のような方法を通じて回路に流れる電流を制御し、電圧も調節することができる。

以上の実施形態の場合、２つの集積回路１１０、１２０に同一の電源電圧が半分に分配されなければならない場合についてのレギュレータ動作を説明したものである。以下、２つの集積回路１１０、１２０のうち何れか１つの集積回路に電圧がさらに多く分配される場合の実施形態を説明する。

図５及び図６は、図４の２つのレギュレータのうち何れか１つのレギュレータのみ使う場合の構成図である。

まず、図５は、第２集積回路１２０が、第１集積回路１１０よりも常に多くの電流を消耗するように設計された場合の例であって、もし、図４のように、２つのレギュレータ１６０、１７０がなければ、中央ノードＡにかかる電圧は、常に０．５ＶＤＤよりも低くなる傾向を有する。

中央ノードＡの電圧を高めるためには、前記図４の第１レギュレータと同一の構造の第３レギュレータ１６０ａのみあれば良い。すなわち、第３レギュレータ１６０ａは、第１集積回路１１０の電源入力端１１１（ＶＤＤ；電源電圧）と前記中央ノードＡとの間に連結される。

このような第３レギュレータ１６０ａは、ＶＤＤから分配される第１電圧及び第２電圧が第１集積回路１１０及び第２集積回路１２０にそれぞれ一定の大きさで供給されるように制御するが、その大きさは、第１電圧よりも第２電圧が大きくなるように制御する。第２電圧は、前述したように、第２集積回路１２０に供給される電圧を意味する。このために、前記中央ノードＡにかかる電圧が、前記電源電圧ＶＤＤの半分（ｅｘ、１．５Ｖ）よりも大きな目標電圧（ｅｘ、１．６Ｖ）を保持するように制御する。

このために、第３レギュレータ１６０ａは、第３演算増幅器１６１ａ及び第３トランジスタ１６２ａを含む。第３演算増幅器１６１ａの場合、反転端子（−）には、前記目標電圧（ｅｘ、１．６Ｖ）と同一の第３外部電圧が印加され、非反転端子（＋）は、中央ノードＡと連結されている。

第３トランジスタ１６２ａは、ＰＭＯＳタイプであって、ゲート端が、第３演算増幅器１６１ａの出力端と連結され、ソース端が、第１集積回路１１０の電源入力端１１１（ＶＤＤ；電源電圧）と連結され、ドレイン端が、中央ノードＡと連結されている。

例えば、現在中央ノードＡの電圧が、目標電圧１．６Ｖよりも小さな１．４Ｖである場合、第３演算増幅器１６１ａは、Ｌｏｗ信号を出力し、これを受信した第３トランジスタ１６２ａは、ターンオンになる。第３トランジスタ１６２ａのターンオンによって、中央ノードＡにかかる電圧の大きさは、前述した原理で増加する。

図６は、第１集積回路１１０が、第２集積回路１２０よりも常に多くの電流を消耗するように設計された場合の例であって、もし、図４のように、２つのレギュレータ１６０、１７０がなければ、中央ノードＡにかかる電圧は、常に０．５ＶＤＤよりも大きくなる傾向を有する。

中央ノードＡの電圧を低めるためには、前記図４の第２レギュレータと同一の構造の第４レギュレータ１７０ａのみあれば良い。すなわち、第４レギュレータ１７０ａは、前記中央ノードＡと前記第２集積回路１２０の接地端１２２（ＧＮＤ；接地電源）との間に連結される。

このような第４レギュレータ１７０ａは、ＶＤＤから分配される第１電圧及び第２電圧が第１集積回路１１０及び第２集積回路１２０にそれぞれ一定の大きさで供給されるように制御するが、その大きさは、第２電圧よりも第１電圧が大きくなるように制御する。第１電圧は、前述したように、第１集積回路１１０に供給される電圧を意味する。このために、前記中央ノードＡにかかる電圧が、前記電源電圧ＶＤＤの半分（ｅｘ、１．５Ｖ）よりも小さな目標電圧（ｅｘ、１．４Ｖ）を保持するように制御する。

このために、第４レギュレータ１７０ａは、第４演算増幅器１７１ａ及び第４トランジスタ１７２ａを含む。第４演算増幅器１７１ａは、反転端子（−）には、前記目標電圧（ｅｘ、１．４Ｖ）と同一の第４外部電圧が印加され、非反転端子（＋）は、中央ノードＡと連結されている。

第４トランジスタ１７２ａは、ＮＭＯＳタイプであって、ゲート端が、第４演算増幅器１７１ａの出力端と連結され、ソース端が、第２集積回路１２０の接地端１２２（ＧＮＤ；接地電源）と連結され、ドレイン端が、中央ノードＡと連結されている。

例えば、現在中央ノードＡの電圧が、目標電圧１．４Ｖよりも大きな１．６Ｖである場合、第４演算増幅器１７１ａは、Ｈｉｇｈ信号を出力し、これを受信した第４トランジスタ１７２ａは、ターンオンになる。第４トランジスタ１７２ａのターンオンによって、中央ノードＡにかかる電圧の大きさは、前述した原理で減少する。

以上のような本実施形態の場合、第１及び第２集積回路１１０、１２０のピン（端子）数が同一であることを示しているが、本発明が、必ずしもこれに限定されるものではない。すなわち、第１及び第２集積回路１１０、１２０のピン数が互いに異なるとしても、電源入力端と接地端は、基本として含んでいるので、本発明の技術範疇内で該当する端子の間を連結して具現すれば良い。

図７は、本発明の実施形態による積層構造を有する集積回路の他の例を示す。図７は、図２と同一の方法によって３つの集積回路２１０、２２０、２３０を積層構造で具現したものである。このような図７は、全体集積回路が３つの電源供給パッドと３つの接地パッドとで構成された例である。理想的な場合、電源供給パッドに３Ｖの電源電圧が印加されれば、第１ノードＢ及び第２ノードＣの連結によって、各集積回路２１０、２２０、２３０に１Ｖずつ電源が分配される。

図８は、図７の回路にレギュレータが含まれた構成図である。このような図８は、電源電圧ＶＤＤと第１ノードＢとの間に、第１ノードＢと接地電源ＧＮＤとの間に、第１ノードＢと第２ノードＣとの間に、第２ノードＣと接地電源ＧＮＤとの間に、それぞれレギュレータが付加される。ここで、本発明は、以上のような実施形態に必ずしも限定されず、本発明の技術範疇内により多様な変形例が存在できるということはいうまでもない。

以上のような本発明による積層構造を有する集積回路によれば、集積回路を積層構造で連結して、パッド数を減らし、高電源電圧で動作させる利点がある。また、本発明は、パッド数を減らすことによって、生産コストを節減し、高電源電圧を印加するにも拘らず、低電源電圧で集積回路を動作させることができて、電力消耗を減らしうる。

本発明は、図面に示された実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。

本発明は、積層構造を有する集積回路に利用されうる。

１０集積回路
２０集積回路
１１０第１集積回路
１１１電源入力端
１１２接地端
１２０第２集積回路
１２１電源入力端
１２２接地端
１３０第１キャパシタ
１４０第２キャパシタ
１５０第３キャパシタ
１６０第１レギュレータ
１６１第１演算増幅器
１６２第１トランジスタ
１７０第２レギュレータ
１７１第２演算増幅器
１７２第２トランジスタ
１６０ａ第３レギュレータ
１６１ａ第３演算増幅器
１６２ａ第３トランジスタ
２１０集積回路
２２０集積回路
２３０集積回路

Claims

電源入力端に電源電圧が印加される第１集積回路と、
電源入力端が、前記第１集積回路の接地端と連結されており、前記連結によって形成された中央ノードに電圧が印加され、接地端が接地電源と連結される第２集積回路と、を含み、
前記電源電圧が、前記第１及び第２集積回路にそれぞれ第１及び第２電圧に分配されて供給される積層構造を有する集積回路。
前記第１及び第２電圧は、前記電源電圧の半分の大きさである請求項１に記載の積層構造を有する集積回路。
前記第１及び第２集積回路の電源入力端と前記中央ノードとの間にそれぞれ連結されて、前記第１及び第２電圧が、前記第１及び第２集積回路に、それぞれ一定の大きさで供給されるように制御する第１及び第２レギュレータをさらに含む請求項１に記載の積層構造を有する集積回路。
前記第１及び第２レギュレータは、
前記中央ノードに印加される電圧が、前記電源電圧の半分の大きさを保持するように制御する請求項３に記載の積層構造を有する集積回路。
前記第１レギュレータは、
反転端子には、前記電源電圧の半分よりも小さな第１外部電圧が印加され、非反転端子は、前記中央ノードと連結された第１演算増幅器と、
ゲート端が、前記第１演算増幅器の出力端と連結され、ソース端が、前記第１集積回路の電源入力端と連結され、ドレイン端が、前記中央ノードと連結されたＰＭＯＳタイプの第１トランジスタと、を含み、
前記第２レギュレータは、
反転端子には、前記電源電圧の半分よりも大きな第２外部電圧が印加され、非反転端子は、前記中央ノードと連結された第２演算増幅器と、
ゲート端が、前記第２演算増幅器の出力端と連結され、ソース端が、前記第２集積回路の接地端と連結され、ドレイン端が、前記中央ノードと連結されたＮＭＯＳタイプの第２トランジスタと、
を含む請求項４に記載の積層構造を有する集積回路。
前記中央ノードに印加される電圧が、前記第１外部電圧よりも小さな場合、
前記第１及び第２演算増幅器は、それぞれＬｏｗ信号を出力し、前記第１及び第２トランジスタは、それぞれターンオン及びターンオフになり、
前記第１集積回路の電源入力端と前記第１トランジスタのドレイン端との間にチャネルが形成されながら、前記中央ノードに印加される電圧の大きさが増加する請求項５に記載の積層構造を有する集積回路。
前記中央ノードに印加される電圧が、前記第２外部電圧よりも大きな場合、
前記第１及び第２演算増幅器は、それぞれＨｉｇｈ信号を出力し、前記第１及び第２トランジスタは、それぞれターンオフ及びターンオンになり、
前記第２集積回路の接地端と前記第２トランジスタのドレイン端との間にチャネルが形成されながら、前記中央ノードに印加される電圧の大きさが減少する請求項５に記載の積層構造を有する集積回路。
前記第１集積回路の電源入力端と前記中央ノードとの間に連結されて、前記第１電圧及び前記第２電圧が、前記第１集積回路及び前記第２集積回路に、それぞれ一定の大きさで供給されるように制御するが、
前記中央ノードが、前記電源電圧の半分よりも大きな目標電圧を保持するように制御する第３レギュレータをさらに含み、
前記第３レギュレータは、
反転端子には、前記目標電圧と同一の第３外部電圧が印加され、非反転端子は、前記中央ノードと連結された第３演算増幅器と、
ゲート端が、前記第３演算増幅器の出力端と連結され、ソース端が、前記第１集積回路の電源入力端と連結され、ドレイン端が、前記中央ノードと連結されたＰＭＯＳタイプの第３トランジスタと、
を含む請求項１に記載の積層構造を有する集積回路。
前記中央ノードと前記第２集積回路の接地端との間に連結されて、前記第１電圧及び前記第２電圧が、前記第１集積回路及び前記第２集積回路に、それぞれ一定の大きさで供給されるように制御するが、
前記中央ノードが、前記電源電圧の半分よりも小さな目標電圧を保持するように制御する第４レギュレータをさらに含み、
前記第４レギュレータは、
反転端子には、前記目標電圧と同一の第４外部電圧が印加され、非反転端子は、前記中央ノードと連結された第４演算増幅器と、
ゲート端が、前記第４演算増幅器の出力端と連結され、ソース端が、前記第２集積回路の接地端と連結され、ドレイン端が、前記中央ノードと連結されたＮＭＯＳタイプの第４トランジスタと、
を含む請求項１に記載の積層構造を有する集積回路。
前記第１集積回路の電源入力端と前記中央ノードとの間に備えられる第１キャパシタと、
前記中央ノードと前記第２集積回路の接地端との間に備えられる第２キャパシタと、
前記第１集積回路の電源入力端と前記第２集積回路の接地端との間に備えられる第３キャパシタと、
をさらに含む請求項３、８、９のうち何れか一項に記載の積層構造を有する集積回路。