JP2010119091A - 信号増幅回路 - Google Patents
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- 230000003321 amplification Effects 0.000 title claims abstract description 17
- 238000003199 nucleic acid amplification method Methods 0.000 title claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 23
- 238000004519 manufacturing process Methods 0.000 description 16
- 238000003745 diagnosis Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45085—Long tailed pairs
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means
- H03F3/45641—Measuring at the loading circuit of the differential amplifier
- H03F3/45659—Controlling the loading circuit of the differential amplifier
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/261—Amplifier which being suitable for instrumentation applications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45418—Indexing scheme relating to differential amplifiers the CMCL comprising a resistor addition circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45424—Indexing scheme relating to differential amplifiers the CMCL comprising a comparator circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45646—Indexing scheme relating to differential amplifiers the LC comprising an extra current source
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Abstract
【解決手段】信号増幅回路300は、負帰還増幅回路240、上限電圧制限回路230、下限電圧制限回路220で構成される。負帰還増幅回路240と上限電圧回路230および下限電圧回路220に跨る構成要素であるM16,M17を設け、クランプ動作時にこのM16、M17のオン抵抗を制御することによって、低消費電流タイプの信号増幅回路を提供することができる。
【選択図】 図1
Description
また、従来から用いられている電子部品についても、より高度な制御を目的として製品の高精度化・多機能化が進められている。
(1)ワイヤやハーネス等が断線した際に、ダイアグ領域の電圧を出力する手段。
まず、(1)については、特許文献1に開示されているのでここでは省略する。
次に、(2)についてであるが、従来法としては、信号処理回路(出力用の演算増幅器:オペアンプ41)の飽和電圧を利用するという形が最も一般的な方法である。
Vout=(Vin+ − Vin−)×(R43÷R42)+Vref3
となる。
(1)オペアンプ41の出力段に使用しているトランジスタの飽和電圧(サチュレーション電圧)
(2)オペアンプ41の出力段に使用しているトランジスタのインピーダンス成分
<抵抗46にて発生する電圧降下>
(3)抵抗46の抵抗値
(4)抵抗46に流れる電流(≒Vout端子02より流入出する負荷電流)
図9、図10は、出力の下限飽和電圧、上限飽和電圧について説明する図である。
つまり、出力特性の飽和電圧のバラツキを吸収できるように、Va〜Vb,Vc〜Vdの区間を広く確保しておけば良い。
また、図13は、特許文献3にが開示されている信号増幅回路の構成である。Q18、Q19、R13、R14、R15により基準電圧を作成し、Q14、Q15が電圧制限のためのトランジスタになり、前述の基準電圧がQ14、Q15のベースに入力されている。
一方、オペアンプの出力がR13とR14の分圧点+Q14のVbeを上回るとQ15がオン状態へ遷移。オペアンプから電流を引き込み、Voutの電圧がそれ以上にならないよう制御する。
つまり、特許文献2や特許文献3に開示されている方法では、負帰還増幅回路のシンク・ソース能力を大きくしなければならない場合には、例えば、低抵抗負荷駆動の場合などでは、消費電流の増加が飛躍的に大きくなる。また、上限制限電圧の値が低い場合や下限制限電圧の値が高い場合には、消費電流が飛躍的に大きくなる。
前記第1電圧制限回路は、前記負帰還増幅回路の出力電圧が前記第1基準電圧を下回るときに、前記負帰還増幅回路の出力端子とグランド端子間の抵抗値を大きくして、前記負帰還増幅回路の下限飽和電圧を前記第1基準電圧に固定し、
前記第2電圧制限回路は、前記負帰還増幅回路の出力電圧が第2基準電圧を上回るときに、前記負帰還増幅回路の出力端子と電圧源端子間の抵抗値を大きくして、前記負帰還増幅回路の上限飽和電圧を前記第2基準電圧に固定する信号増幅回路において、前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第1PMOSトランジスタと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続された第1NMOSトランジスタとを有し、前記第1PMOSトランジスタと前記第1NMOSトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記第1電圧制限回路は、第1オペアンプと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続され前記第1NMOSトランジスタと直列接続される第2NMOSトランジスタとを有しており、
前記第1オペアンプの反転入力端子は、前記第1基準電圧源に接続されており、
前記第1オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続されており、
前記第1オペアンプの出力端子は、前記第2NMOSトランジスタのゲート端子に接続されており、
前記第2電圧制限回路は、第2オペアンプと、前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に接続され前記第1PMOSトランジスタと直列接続される第2PMOSトランジスタとを有しており、
前記第2オペアンプの反転入力端子は、第2基準電圧源に接続されており、
前記第2オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続しており、
前記第2オペアンプの出力端子は、前記第2PMOSトランジスタのゲート端子に接続されているものとする。
前記第2PMOSトランジスタは、前記第1PMOSトランジスタと前記負帰還増幅回路の出力端子との間に接続されているものとする。
前記第1電圧制限回路は、前記負帰還増幅回路の出力電圧が前記第1基準電圧を下回るときに、前記負帰還増幅回路の出力端子とグランド端子間の抵抗値を大きくして、前記負帰還増幅回路の下限飽和電圧を前記第1基準電圧に固定し、
前記第2電圧制限回路は、前記負帰還増幅回路の出力電圧が第2基準電圧を上回るときに、前記負帰還増幅回路の出力端子と電圧源端子間の抵抗値を大きくして、前記負帰還増幅回路の上限飽和電圧を前記第2基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第1PMOSトランジスタと、前記負帰還増幅回路の電源の低電位側と該負帰還増幅回路の出力端子との間に接続された第1NMOSトランジスタとを有し、前記第1PMOSトランジスタと前記第1NMOSトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記第1電圧制限回路は、第1オペアンプと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続され前記第1NMOSトランジスタと直列接続される第2NMOSトランジスタと、第1抵抗と、第2抵抗とを有しており、
前記第1抵抗と前記第2抵抗は直列接続され前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に設けられており、
前記第1オペアンプの反転入力端子は、第1基準電圧源に接続されており、
前記第1オペアンプの非反転入力端子は、前記第1抵抗と前記第2抵抗の接続点に接続されており、
前記第1オペアンプの出力端子は、前記第2NMOSトランジスタのゲート端子に接続されており、
前記第2電圧制限回路は、第2オペアンプと、前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に接続され前記第1PMOSトランジスタと直列接続される第2PMOSトランジスタと、第3抵抗と、第4抵抗とを有しており、
前記第3抵抗と前記第4抵抗は直列接続され前記負帰還増幅回路の電源の低電位側と前記不帰還増幅回路の出力端子との間に設けられており、
前記第2オペアンプの反転入力端子は、第2基準電圧源に接続されており、
前記第2オペアンプの非反転入力端子は、前記第3抵抗と前記第4抵抗の接続点に接続されており、
前記第2オペアンプの出力端子は、前記第2PMOSトランジスタのゲート端子に接続されているものとする。
前記第2PMOSトランジスタは、前記第1PMOSトランジスタと前記負帰還増幅回路の出力端子との間に接続されているものとする。
前記第5抵抗の一端は、前記負入力端子に接続されており、他端は前記第6抵抗の一端に接続されており、
前記第7抵抗の一端は、前記正入力端子に接続されており、他端は前記第8抵抗の一端に接続されており、
前記第5抵抗と前記第6抵抗との接続点は前記第3オペアンプの反転入力端子に接続されており、
前記第7抵抗と前記第8抵抗との接続点は前記第3オペアンプの非反転入力端子に接続されており、
前記第6抵抗の他端と前記負帰還増幅回路の出力端子が接続されており、
前記第8抵抗の他端は、第3基準電圧源に接続されているものとする。
前記第2オペアンプの出力端子と前記第2オペアンプの差動入力部の出力との間に接続された第2の位相補償用コンデンサと、
前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第3の位相補償用コンデンサと、
を備えたこととする。
前記下限電圧制限回路は、前記負帰還増幅回路の出力電圧が前記第1基準電圧を下回るときに、前記負帰還増幅回路の出力端子とグランド端子間の抵抗値を大きくして、前記負帰還増幅回路の下限飽和電圧を前記第1基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第1PMOSトランジスタと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続された第1NMOSトランジスタとを有し、前記第1PMOSトランジスタと前記第1NMOSトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記下限電圧制限回路は、第1オペアンプと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続され前記第1NMOSトランジスタと直列接続される第2NMOSトランジスタとを有しており、
前記第1オペアンプの反転入力端子は、前記第1基準電圧源に接続されており、
前記第1オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続されており、
前記第1オペアンプの出力端子は、前記第2NMOSトランジスタのゲート端子に接続されているものとする。
前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第2の位相補償用コンデンサと、
を備えたこととする。
前記上限電圧制限回路は、前記負帰還増幅回路の出力電圧が第1基準電圧を上回るときに、前記負帰還増幅回路の出力端子と電圧源端子間の抵抗値を大きくして、前記負帰還増幅回路の上限飽和電圧を前記第1基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第1PMOSトランジスタと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続された第1NMOSトランジスタとを有し、前記第1PMOSトランジスタと前記第1NMOSトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記上限電圧制限回路は、第1オペアンプと、前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に接続され前記第1PMOSトランジスタと直列接続される第2PMOSトランジスタとを有しており、
前記第1オペアンプの反転入力端子は、第1基準電圧源に接続されており、
前記第1オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続しており、
前記第1オペアンプの出力端子は、前記第2PMOSトランジスタのゲート端子に接続されているものとする。
前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第2の位相補償用コンデンサと、
を備えたこととする。
また、上限制限電圧/下限制限電圧を変化させる場合も、基準電圧(Vref1,Vref2)の値を変更するのみで良く、この場合に関しても消費電流を増加させる必要がない。
信号増幅回路300は、負帰還増幅回路240、上限電圧制限回路230、下限電圧制限回路220で構成される。負帰還増幅回路240はオペアンプ241と抵抗242、243、244および245で構成され、抵抗242はVin−端子(負入力端子)、抵抗244はVin+端子(正入力端子)、抵抗245は第3基準電圧Vref3に接続している。尚、上限電圧制限回路230および下限電圧制限回路220は、それぞれ第2電圧制限回路および第1電圧制限回路である。
つぎに回路動作について説明する。定常時において、Vout>Vref1 かつ Vout<Vref2のとき、オペアンプ231の出力はLowであり、M16はオン状態にある。また、オペアンプ221の出力はHighであり、M17はオン状態にある。M16とM17が共にオン状態にあるため、オペアンプ241を構成するM15とM18は接続点250の間は短絡状態となり、通常のオペアンプ動作を行うことができる。
また、負帰還増幅回路240(オペアンプ241)のシンク・ソース能力を増強した場合においても、変更すべきはM16、M17のオン抵抗のみであり、従来のように消費電流を増加させる必要が無い。
以下、従来の図12の構成と図1の構成との消費電流について説明する。
(Vref1−オペアンプ41の下限飽和電圧)/抵抗46
=(0.1V−0.05V)/10Ω = 5mA
となり、オペアンプ21は5mA以上の電流駆動能力(ソース電流能力)を持たせなければならないことがわかる。
(オペアンプ41の上限飽和電圧−Vref2)/抵抗46
=(4.95V−4.9V)/10Ω = 5mA
となり、オペアンプ31は5mA以上の電流駆動能力(シンク電流能力)を持たせなければならないことがわかる。
また、オペアンプ221の+端子はR31、R32の接続点に接続され,−端子はVref1に接続され、出力端子はM17のゲート端子へ接続される。
その結果、回路構成がより簡素化され、レイアウト面積が削減、コスト削減につなげることができる。
また、これらの抵抗R31〜R34を介して流れる電流は、数100kΩ程度の抵抗値に設定すればμA程度に抑えることが出来るので、消費電流の増加は殆どない。
図16および図17は、この発明の信号増幅回路の要部回路図である。
上限または下限のどちらかの電圧のみを制限したい場合には、図16または図17に記載の信号増幅回路を用いることで本発明の効果を得ることができる。
221、231、241 オペアンプ
230、230a 上限電圧制限回路
240 負帰還増幅回路
242〜245 抵抗
250〜252 接続点
300、400 信号増幅回路
Vout 出力電圧/出力端子
VL 下限制限電圧
VH 上限制限電圧
Claims (11)
- 負帰還増幅回路と、前記負帰還回路の出力電圧を制限する第1および第2電圧制限回路と、前記第1電圧制限回路に第1基準電圧を印加する第1基準電圧源と、前記第2電圧制限回路に第2基準電圧を印加する第2基準電圧源と、を備え、
前記第1電圧制限回路は、前記負帰還増幅回路の出力電圧が前記第1基準電圧を下回るときに、前記負帰還増幅回路の出力端子とグランド端子間の抵抗値を大きくして、前記負帰還増幅回路の下限飽和電圧を前記第1基準電圧に固定し、
前記第2電圧制限回路は、前記負帰還増幅回路の出力電圧が第2基準電圧を上回るときに、前記負帰還増幅回路の出力端子と電圧源端子間の抵抗値を大きくして、前記負帰還増幅回路の上限飽和電圧を前記第2基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第1PMOSトランジスタと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続された第1NMOSトランジスタとを有し、前記第1PMOSトランジスタと前記第1NMOSトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記第1電圧制限回路は、第1オペアンプと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続され前記第1NMOSトランジスタと直列接続される第2NMOSトランジスタとを有しており、
前記第1オペアンプの反転入力端子は、前記第1基準電圧源に接続されており、
前記第1オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続されており、
前記第1オペアンプの出力端子は、前記第2NMOSトランジスタのゲート端子に接続されており、
前記第2電圧制限回路は、第2オペアンプと、前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に接続され前記第1PMOSトランジスタと直列接続される第2PMOSトランジスタとを有しており、
前記第2オペアンプの反転入力端子は、第2基準電圧源に接続されており、
前記第2オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続しており、
前記第2オペアンプの出力端子は、前記第2PMOSトランジスタのゲート端子に接続されていることを特徴とする信号増幅回路。 - 前記第2NMOSトランジスタは、前記第1NMOSトランジスタと前記負帰還増幅回路の出力端子との間に接続され、
前記第2PMOSトランジスタは、前記第1PMOSトランジスタと前記負帰還増幅回路の出力端子との間に接続されていることを特徴とする請求項1に記載の信号増幅回路。 - 負帰還増幅回路と、前記負帰還回路の出力電圧を制限する第1および第2電圧制限回路と、前記第1電圧制限回路に第1基準電圧を印加する第1基準電圧源と、前記第2電圧制限回路に第2基準電圧印加する第2基準電圧源と、を備え、
前記第1電圧制限回路は、前記負帰還増幅回路の出力電圧が前記第1基準電圧を下回るときに、前記負帰還増幅回路の出力端子とグランド端子間の抵抗値を大きくして、前記負帰還増幅回路の下限飽和電圧を前記第1基準電圧に固定し、
前記第2電圧制限回路は、前記負帰還増幅回路の出力電圧が第2基準電圧を上回るときに、前記負帰還増幅回路の出力端子と電圧源端子間の抵抗値を大きくして、前記負帰還増幅回路の上限飽和電圧を前記第2基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第1PMOSトランジスタと、前記負帰還増幅回路の電源の低電位側と該負帰還増幅回路の出力端子との間に接続された第1NMOSトランジスタとを有し、前記第1PMOSトランジスタと前記第1NMOSトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記第1電圧制限回路は、第1オペアンプと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続され前記第1NMOSトランジスタと直列接続される第2NMOSトランジスタと、第1抵抗と、第2抵抗とを有しており、
前記第1抵抗と前記第2抵抗は直列接続され前記負帰還増幅回路の電源の高電位側と前記不帰還増幅回路の出力端子との間に設けられており、
前記第1オペアンプの反転入力端子は、第1基準電圧源に接続されており、
前記第1オペアンプの非反転入力端子は、前記第1抵抗と前記第2抵抗の接続点に接続されており、
前記第1オペアンプの出力端子は、前記第2NMOSトランジスタのゲート端子に接続されており、
前記第2電圧制限回路は、第2オペアンプと、前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に接続され前記第1PMOSトランジスタと直列接続される第2PMOSトランジスタと、第3抵抗と、第4抵抗とを有しており、
前記第3抵抗と前記第4抵抗は直列接続され前記負帰還増幅回路の電源の低電位側と前記不帰還増幅回路の出力端子との間に設けられており、
前記第2オペアンプの反転入力端子は、第2基準電圧源に接続されており、
前記第2オペアンプの非反転入力端子は、前記第3抵抗と前記第4抵抗の接続点に接続されており、
前記第2オペアンプの出力端子は、前記第2PMOSトランジスタのゲート端子に接続されていることを特徴とする信号増幅回路。 - 前記第2NMOSトランジスタは、前記第1NMOSトランジスタと前記負帰還増幅回路の出力端子との間に接続され、
前記第2PMOSトランジスタは、前記第1PMOSトランジスタと前記負帰還増幅回路の出力端子との間に接続されていることを特徴とする請求項3に記載の信号増幅回路。 - 前記負帰還増幅回路は、第3オペアンプと、第5〜第8の4つの抵抗と、正入力端子と、負入力端子と、出力端子とおよび第3基準電圧源とを有しており、
前記第5抵抗の一端は、前記負入力端子に接続されており、他端は前記第6抵抗の一端に接続されており、
前記第7抵抗の一端は、前記正入力端子に接続されており、他端は前記第8抵抗の一端に接続されており、
前記第5抵抗と前記第6抵抗との接続点は前記第3オペアンプの反転入力端子に接続されており、
前記第7抵抗と前記第8抵抗との接続点は前記第3オペアンプの非反転入力端子に接続されており、
前記第6抵抗の他端と前記負帰還増幅回路の出力端子が接続されており、
前記第8抵抗の他端は、第3基準電圧源に接続されていることを特徴とした請求項1ないし4のいずれか一項に記載の信号増幅回路。 - 前記第1オペアンプの出力端子と前記第1オペアンプの差動入力部の出力との間に接続された第1の位相補償用コンデンサと、
前記第2オペアンプの出力端子と前記第2オペアンプの差動入力部の出力との間に接続された第2の位相補償用コンデンサと、
前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第3の位相補償用コンデンサと、
を備えたことを特徴とする請求項1ないし5のいずれか一項に記載の信号増幅回路。 - 負帰還増幅回路と、前記負帰還回路の出力電圧を制限する下限電圧制限回路と、前記下限電圧制限回路に第1基準電圧を印加する第1基準電圧源と、を備え、
前記下限電圧制限回路は、前記負帰還増幅回路の出力電圧が前記第1基準電圧を下回るときに、前記負帰還増幅回路の出力端子とグランド端子間の抵抗値を大きくして、前記負帰還増幅回路の下限飽和電圧を前記第1基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第1PMOSトランジスタと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続された第1NMOSトランジスタとを有し、前記第1PMOSトランジスタと前記第1NMOSトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記下限電圧制限回路は、第1オペアンプと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続され前記第1NMOSトランジスタと直列接続される第2NMOSトランジスタとを有しており、
前記第1オペアンプの反転入力端子は、前記第1基準電圧源に接続されており、
前記第1オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続されており、
前記第1オペアンプの出力端子は、前記第2NMOSトランジスタのゲート端子に接続されていることを特徴とする信号増幅回路。 - 前記第1オペアンプの出力端子と前記第1オペアンプの差動入力部の出力との間に接続された第1の位相補償用コンデンサと、
前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第2の位相補償用コンデンサと、
を備えたことを特徴とする請求項7に記載の信号増幅回路。 - 負帰還増幅回路と、前記負帰還回路の出力電圧を制限する上限電圧制限回路と、前記上限電圧制限回路に第1基準電圧を印加する第1基準電圧源と、を備え、
前記上限電圧制限回路は、前記負帰還増幅回路の出力電圧が第1基準電圧を上回るときに、前記負帰還増幅回路の出力端子と電圧源端子間の抵抗値を大きくして、前記負帰還増幅回路の上限飽和電圧を前記第1基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第1PMOSトランジスタと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続された第1NMOSトランジスタとを有し、前記第1PMOSトランジスタと前記第1NMOSトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記上限電圧制限回路は、第1オペアンプと、前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に接続され前記第1PMOSトランジスタと直列接続される第2PMOSトランジスタとを有しており、
前記第1オペアンプの反転入力端子は、第1基準電圧源に接続されており、
前記第1オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続しており、
前記第1オペアンプの出力端子は、前記第2PMOSトランジスタのゲート端子に接続されていることを特徴とする信号増幅回路。 - 前記第1オペアンプの出力端子と前記第1オペアンプの差動入力部の出力との間に接続された第1の位相補償用コンデンサと、
前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第2の位相補償用コンデンサと、
を備えたことを特徴とする請求項9に記載の信号増幅回路。 - 前記第1オペアンプの非反転入力端子と前記負帰還増幅回路の出力端子との間に抵抗を備えることを特徴とする請求項7ないし10のいずれか一項に記載の信号増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009196956A JP5471172B2 (ja) | 2008-10-16 | 2009-08-27 | 信号増幅回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008267242 | 2008-10-16 | ||
JP2008267242 | 2008-10-16 | ||
JP2009196956A JP5471172B2 (ja) | 2008-10-16 | 2009-08-27 | 信号増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010119091A true JP2010119091A (ja) | 2010-05-27 |
JP5471172B2 JP5471172B2 (ja) | 2014-04-16 |
Family
ID=42108187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009196956A Active JP5471172B2 (ja) | 2008-10-16 | 2009-08-27 | 信号増幅回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8237505B2 (ja) |
JP (1) | JP5471172B2 (ja) |
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- 2009-08-27 JP JP2009196956A patent/JP5471172B2/ja active Active
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Also Published As
Publication number | Publication date |
---|---|
US20100097146A1 (en) | 2010-04-22 |
JP5471172B2 (ja) | 2014-04-16 |
US8237505B2 (en) | 2012-08-07 |
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