WO2014034237A1

WO2014034237A1 - 電流検出回路及びそれを用いた電流制御装置

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Publication number: WO2014034237A1
Application number: PCT/JP2013/067167
Authority: WO
Inventors: 理仁曽根原; 義孝阿部; 亮一大浦; 堅一星野; 清臣角谷; 良介石田
Original assignee: 日立オートモティブシステムズ株式会社
Priority date: 2012-08-31
Filing date: 2013-06-24
Publication date: 2014-03-06
Also published as: JP2014049975A; JP5814892B2

Abstract

低損失で、常時電流検出を可能とする高信頼な電流検出回路を提供する。電流検出回路は、ハイサイドドライバ１のドライバ用トランジスタ１１と並列に接続され、電磁負荷６に出力される負荷電流ＩｏｕｔＨに比例した検出電流ＩｃｕｒＨを出力するハイサイド電流検出回路１２と、ローサイドドライバ２のドライバ用トランジスタ２１と並列に接続され、電磁負荷６に出力される負荷電流ＩｏｕｔＬに比例した検出電流ＩｃｕｒＬを出力するローサイド電流検出回路２２とを備える。この電流検出回路は、検出電流ＩｃｕｒＨと検出電流ＩｃｕｒＬとを合わせた検出電流Ｉｃｕｒを検出することにより、電磁負荷６に流れる負荷電流Ｉｏｕｔを検出する。

Description

電流検出回路及びそれを用いた電流制御装置

　本発明は、電流検出回路及びそれを用いた電流制御装置に関する。

　従来、車両に搭載される各種機器の電子制御化が進んでおり、これに伴って、電気信号を機械的運動や油圧に変換するために、モータやソレノイドなどの電動アクチュエータが広く用いられるようになっている。これらの電動アクチュエータを正確に制御するためには、制御対象の電動アクチュエータに流れる電流を常時、高精度に検出する必要がある。

　電流を検出する一般的な方法としては、電流検出抵抗を検出対象の機器に対して直列に挿入し、その電流検出抵抗の両端電圧を測定する方法がある。しかし、このような方法では、電流検出抵抗による電力損失が生じるという問題がある。そこで、制御対象の電動アクチュエータを駆動するドライバ用トランジスタに対して、小型の電流検出用トランジスタ等により構成される電流検出回路を並列に接続し、この電流検出回路に流れる小電流を検出することで、低損失な電流検出を実現する方法が知られている（特許文献１）。

特開２００６－２０３４１５号公報

　特許文献１に記載された駆動回路では、駆動用のＰＷＭ信号がそれぞれ入力されるハイサイドスイッチング素子とローサイドスイッチング素子に対して、電流検出回路が並列に接続されており、この電流検出回路により、ハイサイドスイッチング素子とローサイドスイッチング素子にそれぞれ流れる電流を検出している。しかし、ハイサイドスイッチング素子とローサイドスイッチング素子の両方がオフするデッドタイム期間では、電流値を正常に検出することができない。このように、従来の電流検出方法では、正確に電流検出を行えない期間が存在するという課題があった。

　上記課題に鑑みて、本発明の主な目的は、低損失で、常時電流検出を可能とする高信頼な電流検出回路を提供することにある。

　本発明による電流検出回路は、電源からの電力供給を受けて負荷を駆動する負荷駆動回路に接続され、負荷駆動回路から負荷に出力される負荷電流を検出するものである。負荷駆動回路は、電源の正極側に接続され、第１のハイサイド駆動電流を出力するハイサイドドライバ用トランジスタと、電源の負極側に接続され、第１のローサイド駆動電流を出力するローサイドドライバ用トランジスタとを備える。電流検出回路は、ハイサイドドライバ用トランジスタと並列に接続され、第１のハイサイド駆動電流に応じて負荷に出力されるハイサイド負荷電流に比例したハイサイド検出電流を出力するハイサイド電流検出回路と、ローサイドドライバ用トランジスタと並列に接続され、第１のローサイド駆動電流に応じて負荷に出力されるローサイド負荷電流に比例したローサイド検出電流を出力するローサイド電流検出回路とを備える。そして、ハイサイド検出電流とローサイド検出電流とを合わせた検出電流を検出することにより、負荷電流を検出するものである。
　本発明による電流制御装置は、上記の電流検出回路と、電流検出回路による検出電流の検出結果に基づいて、負荷駆動回路を制御するための制御信号を出力する制御手段とを備えるものである。

　本発明によれば、低損失で、常時電流検出を可能とする高信頼な電流検出回路を提供できる。

本発明の第１の実施形態による電流検出回路を適用した負荷駆動回路の構成を示すブロック図である。本発明の第１の実施形態による電流検出回路を適用した負荷駆動回路の詳細な回路構成の一例を示す図である。図２の負荷駆動回路における各信号のタイミングチャートの一例である。電流コピー回路の一構成例を示す図である。電流コピー回路の一構成例を示す図である。本発明の第２の実施形態による電流検出回路を適用した負荷駆動回路の構成を示す図である。本発明の第３の実施形態による電流検出回路を適用した負荷駆動回路の構成を示す図である。図６の負荷駆動回路における各信号のタイミングチャートの一例である。本発明の第４の実施形態による電流検出回路を適用した負荷駆動回路の構成を示す図である。図８の負荷駆動回路における各信号のタイミングチャートの一例である。本発明の第５の実施形態による電流検出回路を適用した負荷駆動回路の構成を示す図である。図１０の負荷駆動回路における各信号のタイミングチャートの一例である。本発明の第６の実施形態による電流検出回路を適用した負荷駆動回路の構成を示すブロック図である。図１２の電流源の一構成例を示す図である。図１２の温度補正手段の構成例を示す図である。図１２の温度補正手段の構成例を示す図である。本発明の第７の実施形態による電流検出回路を適用した負荷駆動回路の構成を示すブロック図である。図１５の可変電流源の一構成例を示す図である。図１５の温度補正手段の構成例を示す図である。図１５の温度補正手段の構成例を示す図である。本発明の第８の実施形態による電流検出回路を適用した負荷駆動回路の構成を示すブロック図である。図１８の温度補正手段の構成例を示す図である。本発明の第９の実施形態による電流検出回路を適用した負荷駆動回路の構成を示すブロック図である。図２０の温度補正手段の構成例を示す図である。本発明の第１０の実施形態による電流制御装置の構成を示すブロック図である。

　以下の各実施形態では、低損失で、常時電流検出を可能とする高信頼な電流検出回路の構成及び動作について説明する。

（第１の実施形態）
　図１は、本発明の第１の実施形態による電流検出回路を適用した負荷駆動回路の構成を示すブロック図である。図１に示す負荷駆動回路は、電源５から電源電圧ＶＢによる電力供給を受けて電磁負荷６を駆動するためのものであり、ドライバ用トランジスタ１１および２１と、ハイサイド電流検出回路１２と、ローサイド電流検出回路２２と、検出抵抗７と、出力回路８ａと、コンパレータ８ｂとを備えている。

　ドライバ用トランジスタ１１とハイサイド電流検出回路１２とは、電源５に対して互いに並列に接続されており、これらはハイサイドドライバ１を構成している。ハイサイドドライバ１は、電源５の正極側と電磁負荷６との間に接続されており、外部から入力信号ＩＮＨとして入力されるＯＮ／ＯＦＦ信号に応じて動作する。同様に、ドライバ用トランジスタ２１とローサイド電流検出回路２２とは、互いに並列に接続されており、これらはローサイドドライバ２を構成している。ローサイドドライバ２は、電源５の負極側およびグランド電位ＧＮＤと電磁負荷６との間に接続されており、外部から入力信号ＩＮＬとして入力されるＯＮ／ＯＦＦ信号に応じて動作する。

　ドライバ用トランジスタ１１は、外部からの入力信号ＩＮＨに応じて動作し、ＯＮ状態またはＯＦＦ状態に切り替えられる。これにより、ドライバ用トランジスタ１１を介して電流が流れ、ハイサイドドライバ１から電磁負荷６に負荷電流ＩｏｕｔＨが出力される。同様に、ドライバ用トランジスタ２１は、外部からの入力信号ＩＮＬに応じて動作し、ＯＮ状態またはＯＦＦ状態に切り替えられる。これにより、ドライバ用トランジスタ２１を介して電流が流れ、ローサイドドライバ２から電磁負荷６に負荷電流ＩｏｕｔＬが出力される。

　ハイサイドドライバ１のドライバ用トランジスタ１１と、ローサイドドライバ２のドライバ用トランジスタ２１とは、電磁負荷６への出力端子ＯＵＴとそれぞれ接続されている。これにより、ハイサイドドライバ１からの負荷電流ＩｏｕｔＨと、ローサイドドライバ２からの負荷電流ＩｏｕｔＬとを合わせた負荷電流Ｉｏｕｔが電磁負荷６へ出力され、電磁負荷６が駆動される。本実施形態による電流検出回路は、ハイサイド電流検出回路１２、ローサイド電流検出回路２２、検出抵抗７、出力回路８ａおよびコンパレータ８ｂを用いて、この負荷電流Ｉｏｕｔを検出する。

　ハイサイドドライバ１において、ハイサイド電流検出回路１２は、負荷電流ＩｏｕｔＨを検出し、負荷電流ＩｏｕｔＨに比例した検出電流ＩｃｕｒＨを出力する。この検出電流ＩｃｕｒＨは、所定の比率ＲＨ（ＲＨ＞１）を用いて以下の式（１）で表される。
　ＩｃｕｒＨ＝ＩｏｕｔＨ／ＲＨ　　　・・・（１）

　ローサイドドライバ２において、ローサイド電流検出回路２２は、負荷電流ＩｏｕｔＬを検出し、負荷電流ＩｏｕｔＬに比例した検出電流ＩｃｕｒＬを出力する。この検出電流ＩｃｕｒＬは、所定の比率ＲＬ（ＲＬ＞１）を用いて以下の式（２）で表される。
　ＩｃｕｒＬ＝ＩｏｕｔＬ／ＲＬ　　　・・・（２）

　ハイサイド電流検出回路１２から出力された検出電流ＩｃｕｒＨと、ローサイド電流検出回路２２から出力された検出電流ＩｃｕｒＬとは、検出抵抗７に入力される。すると、検出電流ＩｃｕｒＨと検出電流ＩｃｕｒＬとを合わせた検出電流Ｉｃｕｒが検出抵抗７に流れ、この検出電流Ｉｃｕｒに応じた電圧が検出抵抗７の両端間に生じる。このようにして、検出抵抗７において検出電流Ｉｃｕｒが電圧に変換される。

　電流検出結果を出力するための出力回路８ａは、ボルテージフォロアなどにより構成されており、検出電流Ｉｃｕｒに応じた検出抵抗７の電圧を検出し、その検出結果に応じた電圧信号を出力端子ＣＵＲに出力する。具体的には、検出抵抗７の抵抗値をＲｃｕｒとすると、以下の式（３）で表される電圧Ｖｃｕｒを出力端子ＣＵＲに出力する。
　Ｖｃｕｒ＝Ｉｃｕｒ×Ｒｃｕｒ　　　・・・（３）

　ここで、Ｉｃｕｒ＝ＩｃｕｒＨ＋ＩｃｕｒＬであるため、上記の式（３）は、前述の式（１）、（２）を用いて以下の式（４）のように変形することができる。
　Ｖｃｕｒ＝（ＩｏｕｔＨ／ＲＨ＋ＩｏｕｔＬ／ＲＬ）×Ｒｃｕｒ　　　・・・（４）

　上記の式（４）において、本実施形態の電流検出回路を構成するための好適な条件として、ＲＨ＝ＲＬ＝Ｒとする。この場合、Ｉｏｕｔ＝ＩｏｕｔＨ＋ＩｏｕｔＬであることから、式（４）をさらに以下の式（５）のように変形することができる。
　Ｖｃｕｒ＝（Ｉｏｕｔ／Ｒ）×Ｒｃｕｒ　　　・・・（５）

　上記の式（５）と式（３）から、以下の式（６）の関係が求められる。
　Ｉｃｕｒ＝Ｉｏｕｔ／Ｒ　　　・・・（６）

　上記の式（６）により、検出抵抗７では、検出対象である負荷電流Ｉｏｕｔを１／Ｒ倍した検出電流Ｉｃｕｒが流れ、この検出電流Ｉｃｕｒが電圧に変換されることが分かる。したがって、元の負荷電流Ｉｏｕｔをそのまま検出する場合と比べて、低損失化を図ることができる。

　過電流検知用の回路であるコンパレータ８ｂは、オペアンプなどを用いて構成されており、検出電流Ｉｃｕｒに応じた検出抵抗７の出力電圧と、過電流に対する所定の閾値電圧Ｖｏｖｃとを比較することで過電流検知を行う。そして、その検知結果に応じた過電流検知信号を出力端子ＯＶＣに出力する。すなわち、上記の式（５）によって表される検出抵抗７の電圧Ｖｃｕｒが閾値電圧Ｖｏｖｃよりも大きい場合、負荷電流Ｉｏｕｔが過電流状態にあるとして、出力端子ＯＶＣの電圧をＬｏｗからＨｉｇｈに変化させる。

　以上説明したように、本実施形態による電流検出回路において、ハイサイド電流検出回路１２とローサイド電流検出回路２２は、負荷電流Ｉｏｕｔに対して同一の比率Ｒで小さくした検出電流ＩｃｕｒＨ、ＩｃｕｒＬをそれぞれ出力する。そのため、検出抵抗７で電圧変換を行う前に、これらの検出電流ＩｃｕｒＨおよび検出電流ＩｃｕｒＬを加算するだけで、負荷電流Ｉｏｕｔに応じた検出電流Ｉｃｕｒを常に得ることができる。したがって、特別な追加回路を設けることなく、検出電流Ｉｃｕｒを検出することで負荷電流Ｉｏｕｔを常時検出することが可能となり、それによって電流制御の連続性の確保や、過電流などの異常検知の常時実行が可能となるため、制御の高信頼化に優位である。

　ここで、検出電流ＩｃｕｒＨ，ＩｃｕｒＬに対する比率ＲＨとＲＬについて、前述のようにＲＨ＝ＲＬ＝Ｒの条件を満たすためには、ハイサイド電流検出回路１２やローサイド電流検出回路２２を精度よく製造する必要がある。そのため、ハイサイドドライバ１のドライバ用トランジスタ１１およびハイサイド電流検出回路１２と、ローサイドドライバ２のドライバ用トランジスタ２１およびローサイド電流検出回路２２とは、同一のシリコン基板上に作られた半導体回路を用いて構成することが好ましい。さらに、その半導体回路を集積化することで、電流検出の高精度化に加えて、電流検出回路の小型化を図ることもできる。

　なお、以上説明した本実施形態による電流検出回路では、ボルテージフォロアを用いて出力回路８ａを構成すると共に、オペアンプを用いたコンパレータ８ｂにより過電流検知を行うことで、検出電流Ｉｃｕｒが検出抵抗７に流れることを妨げないようにし、高精度な電流検出を実現している。しかし、このような回路構成としなくても、電流検出結果の出力回路や過電流検知用の回路に流れる電流が検出電流Ｉｃｕｒに対して十分に小さいような場合は、上記のボルテージフォロワやオペアンプは本発明において必須の構成要素ではなく、これらを省略することが可能である。

　また、過電流検知用のコンパレータ８ｂは、これを備えることで電流検出回路としての信頼性向上に優位なものであるが、本発明において必須の構成ではなく、省略することも可能である。

　さらに、過電流検知用の回路は、コンパレータ８ｂのような構成に限定されるものではない。たとえば、検出電流Ｉｃｕｒと過電流に対する所定の閾値電流とを比較し、その比較結果に応じた信号を出力する電流比較回路を、過電流検知用の回路として用いることもできる。

　次に、図１の負荷駆動回路のさらに具体的な回路構成について説明する。図２は、本発明の第１の実施形態による電流検出回路を適用した負荷駆動回路の詳細な回路構成の一例を示す図である。この負荷駆動回路は、たとえば電磁負荷６としてリニアソレノイドを用いた場合のリニアソレノイドドライバにおいて適用されるものであり、昇圧回路１０ａと、ハイサイドＮＭＯＳドライバ１１ｎと、ハイサイド電流検出回路１２ａと、ローサイドＮＭＯＳドライバ２１ｎと、ローサイド電流検出回路２２ａと、検出抵抗７と、ハイサイドプリドライバ９Ｈと、ローサイドプリドライバ９Ｌとを備えている。なお、図２では、図１で示した出力回路８ａおよびコンパレータ８ｂは省略している。

　昇圧回路１０ａは、電源５からの電源電圧ＶＢよりも高電位の電圧Ｖｃｐを発生し、ハイサイド電流検出回路１２ａおよびハイサイドプリドライバ９Ｈへ出力する。この昇圧回路１０ａは、たとえばチャージポンプやＤＣＤＣコンバータなどで構成される。

　ハイサイドＮＭＯＳドライバ１１ｎは、電源５と電磁負荷６の間に接続されており、電磁負荷６を駆動するために用いられるＮ型ＭＯＳＦＥＴである。このハイサイドＮＭＯＳドライバ１１ｎは、図１のドライバ用トランジスタ１１に相当するものである。

　ハイサイド電流検出回路１２ａは、ハイサイドＮＭＯＳドライバ１１ｎと並列に接続されており、検出用ＮＭＯＳ１２ｎと、オペアンプ１２１と、ＮＭＯＳ１２２ｎと、電流コピー回路１２３とを備えている。このハイサイド電流検出回路１２ａは、図１のハイサイド電流検出回路１２に相当するものである。

　検出用ＮＭＯＳ１２ｎは、ハイサイドＮＭＯＳドライバ１１ｎよりもサイズの小さなＮ型ＭＯＳＦＥＴである。この検出用ＮＭＯＳ１２ｎとハイサイドＮＭＯＳドライバ１１ｎとは、互いの特性を均一化するため、同一の製造プロセスで同一のシリコン基板上に製造されることが好ましい。さらに、そのシリコン基板上において、検出用ＮＭＯＳ１２ｎとハイサイドＮＭＯＳドライバ１１ｎとは互いに近傍に配置されることが好ましい。

　オペアンプ１２１およびＮＭＯＳ１２２ｎは、ハイサイドＮＭＯＳドライバ１１ｎのドレイン電位と、検出用ＮＭＯＳ１２ｎのドレイン電位とを等電位にするための仮想短絡回路を構成する。

　電流コピー回路１２３は、昇圧回路１０ａからの電圧Ｖｃｐを用いて、駆動電流ＩｓＨを生成して出力すると共に、検出電流ＩｃｕｒＨを生成して出力する。駆動電流ＩｓＨは、ＮＭＯＳ１２２ｎおよび検出用ＮＭＯＳ１２ｎを介して電磁負荷６へ出力され、検出電流ＩｃｕｒＨは検出抵抗７へ出力される。ここで、駆動電流ＩｓＨと検出電流ＩｃｕｒＨの間には、所定の電流コピー比率ＲｃＨ（ＲｃＨ＞１）を用いて、以下の式（７）の関係が成り立つ。
　ＩｃｕｒＨ＝ＩｓＨ／ＲｃＨ　　　・・・（７）

　ハイサイド電流検出回路１２ａは、以上説明したような各回路を用いて、ハイサイドＮＭＯＳドライバ１１ｎとハイサイド電流検出回路１２ａにより構成されるハイサイドドライバから電磁負荷６へ出力される負荷電流ＩｏｕｔＨを検出し、負荷電流ＩｏｕｔＨに比例した検出電流ＩｃｕｒＨを出力する。

　ハイサイドＮＭＯＳドライバ１１ｎに流れる駆動電流ＩｍＨと、検出用ＮＭＯＳ１２ｎに流れる駆動電流ＩｓＨとの間の比率は、これらを構成するＭＯＳＦＥＴのゲート幅やゲート長の比率により決定される。たとえば、ハイサイドＮＭＯＳドライバ１１ｎと検出用ＮＭＯＳ１２ｎのゲート長が同じであり、検出用ＮＭＯＳ１２ｎのゲート幅に対するハイサイドＮＭＯＳドライバ１１ｎのゲート幅の比率がＮＨ（ＮＨ＞１）である場合、この比率ＮＨを用いて、駆動電流ＩｍＨと駆動電流ＩｓＨとの間に以下の式（８）のような比例関係が成り立つ。
　ＩｍＨ＝ＮＨ×ＩｓＨ　　　・・・（８）

　ここで、ＩｏｕｔＨ＝ＩｍＨ＋ＩｓＨであるため、上記の式（８）から以下の式（９）を求めることができる。
　ＩｓＨ＝ＩｏｕｔＨ／（ＮＨ＋１）　　　・・・（９）

　前述の式（７）および上記の式（９）から、以下の式（１０）が求められる。
　ＩｃｕｒＨ＝ＩｏｕｔＨ／（（ＮＨ＋１）×ＲｃＨ）　　　・・・（１０）

　上記の式（１０）により、ハイサイド電流検出回路１２ａは、ハイサイドドライバからの負荷電流ＩｏｕｔＨを１／（（ＮＨ＋１）×ＲｃＨ）倍した検出電流ＩｃｕｒＨを出力することが分かる。ここで、前述のようにＮＨ＞１かつＲｃＨ＞１である。したがって、ハイサイド電流検出回路１２ａから出力される検出電流ＩｃｕｒＨは負荷電流ＩｏｕｔＨに比例しており、さらにその大きさは負荷電流ＩｏｕｔＨに比べて十分に小さいことが分かる。

　ローサイドＮＭＯＳドライバ２１ｎは、電磁負荷６とグランド電位ＧＮＤの間に接続されており、電磁負荷６を駆動するために用いられるＮ型ＭＯＳＦＥＴである。このローサイドＮＭＯＳドライバ１１ｎは、図１のドライバ用トランジスタ２１に相当するものである。

　ローサイド電流検出回路２２ａは、ローサイドＮＭＯＳドライバ２１ｎと並列に接続されており、ハイサイド電流検出回路１２ａと同様に、検出用ＮＭＯＳ２２ｎと、オペアンプ２２１と、ＮＭＯＳ２２２ｎと、電流コピー回路２２３とを備えている。このローサイド電流検出回路２２ａは、図１のローサイド電流検出回路２２に相当するものである。

　検出用ＮＭＯＳ２２ｎは、ローサイドＮＭＯＳドライバ２１ｎよりもサイズの小さなＮ型ＭＯＳＦＥＴである。この検出用ＮＭＯＳ２２ｎとローサイドＮＭＯＳドライバ２１ｎとは、互いの特性を均一化するため、同一の製造プロセスで同一のシリコン基板上に製造されることが好ましい。さらに、そのシリコン基板上において、検出用ＮＭＯＳ２２ｎとローサイドＮＭＯＳドライバ２１ｎとは互いに近傍に配置されることが好ましい。

　オペアンプ２２１およびＮＭＯＳ２２２ｎは、ローサイドＮＭＯＳドライバ２１ｎのソース電位と、検出用ＮＭＯＳ２２ｎのソース電位とを等電位にするための仮想短絡回路を構成する。

　電流コピー回路２２３は、昇圧回路１０ａからの電圧Ｖｃｐを用いて、駆動電流ＩｓＬを生成して出力すると共に、検出電流ＩｃｕｒＬを生成して出力する。駆動電流ＩｓＬは、ＮＭＯＳ２２２ｎおよび検出用ＮＭＯＳ２２ｎを介して電磁負荷６へ出力され、検出電流ＩｃｕｒＬは検出抵抗７へ出力される。ここで、駆動電流ＩｓＬと検出電流ＩｃｕｒＬの間には、所定の電流コピー比率ＲｃＬ（ＲｃＬ＞１）を用いて、以下の式（１１）の関係が成り立つ。
　ＩｃｕｒＬ＝ＩｓＬ／ＲｃＬ　　　・・・（１１）

　なお、図２において、電流コピー回路２２３は、前述のハイサイド電流検出回路１２ａの電流コピー回路１２３と同じく、昇圧回路１０ａからの電圧Ｖｃｐを用いて動作するように構成されている。しかし、上記のような動作が可能であれば、他の電圧供給源からの電圧を用いてもよい。ただし、後述の図３で示すように、ローサイド電流検出回路２２ａの電流コピー回路１２３とハイサイド電流検出回路１２ａの電流コピー回路２２３とは、互いの動作期間を補完し合うように動作する。したがって、昇圧回路１０ａの負荷変動を軽減するため、これらは共通の昇圧回路１０ａから電圧Ｖｃｐを供給されることが好ましい。

　ローサイド電流検出回路２２ａは、以上説明したような各回路を用いて、前述のハイサイド電流検出回路１２ａと同様に、ローサイドＮＭＯＳドライバ２１ｎとローサイド電流検出回路２２ａにより構成されるローサイドドライバから電磁負荷６へ出力される負荷電流ＩｏｕｔＬを検出し、負荷電流ＩｏｕｔＬに比例した検出電流ＩｃｕｒＬを出力する。

　ローサイドＮＭＯＳドライバ２１ｎに流れる駆動電流ＩｍＬと、検出用ＮＭＯＳ２２ｎに流れる駆動電流ＩｓＬとの間の比率は、これらを構成するＭＯＳＦＥＴのゲート幅やゲート長の比率により決定される。たとえば、ローサイドＮＭＯＳドライバ２１ｎと検出用ＮＭＯＳ２２ｎのゲート長が同じであり、検出用ＮＭＯＳ２２ｎのゲート幅に対するローサイドＮＭＯＳドライバ２１ｎのゲート幅の比率がＮＬ（ＮＬ＞１）である場合、この比率ＮＬを用いて、駆動電流ＩｍＬと駆動電流ＩｓＬとの間に以下の式（１２）のような比例関係が成り立つ。
　ＩｍＬ＝ＮＬ×ＩｓＬ　　　・・・（１２）

　ここで、ＩｏｕｔＬ＝ＩｓＬ＋ＩｍＬであるため、上記の式（１２）から以下の式（１３）を求めることができる。
　ＩｓＬ＝ＩｏｕｔＬ／（ＮＬ＋１）　　　・・・（１３）

　前述の式（１１）および上記の式（１３）から、以下の式（１４）が求められる。
　ＩｃｕｒＬ＝ＩｏｕｔＬ／（（ＮＬ＋１）×ＲｃＬ）　　　・・・（１４）

　上記の式（１４）により、ローサイド電流検出回路２２ａは、ローサイドドライバからの負荷電流ＩｏｕｔＬを１／（（ＮＬ＋１）×ＲｃＬ）倍した検出電流ＩｃｕｒＬを出力することが分かる。ここで、前述のようにＮＬ＞１かつＲｃＬ＞１である。したがって、ローサイド電流検出回路２２ａから出力される検出電流ＩｃｕｒＬも、前述のハイサイド電流検出回路１２ａから出力される検出電流ＩｃｕｒＨと同様に、負荷電流ＩｏｕｔＬに比例しており、さらにその大きさは負荷電流ＩｏｕｔＬに比べて十分に小さいことが分かる。

　検出抵抗７は、図１と同様に、ハイサイドドライバからの検出電流ＩｃｕｒＨとローサイドドライバからの検出電流ＩｃｕｒＬとを合わせた検出電流Ｉｃｕｒを電圧に変換するためのものである。

　ハイサイドプリドライバ９Ｈは、昇圧回路１０ａから供給される電圧Ｖｃｐを用いて、入力信号ＩＮＨを基に、ハイサイドドライバにおけるハイサイドＮＭＯＳドライバ１１ｎおよび検出用ＭＯＳ１２ｎを駆動するためのゲート信号ＨＧＡＴＥとしてのＯＮ／ＯＦＦ信号を生成する。このゲート信号ＨＧＡＴＥがハイサイドプリドライバ９ＨからハイサイドＮＭＯＳドライバ１１ｎと検出用ＭＯＳ１２ｎのゲート端子へそれぞれ出力されることにより、ハイサイドＮＭＯＳドライバ１１ｎと検出用ＭＯＳ１２ｎがそれぞれ動作し、ハイサイドドライバがＯＮ状態またはＯＦＦ状態に切り替えられる。なお、必要であれば、ハイサイドプリドライバ９Ｈがレベル変換機能を有してもよい。図２では、ハイサイドプリドライバ９Ｈの電源端子が昇圧回路１０ａと接続され、基準電位端子が電磁負荷６への出力端子ＯＵＴと接続されているが、これらは必須の接続ではない。

　ローサイドプリドライバ９Ｌは、入力信号ＩＮＬを基に、ローサイドドライバにおけるローサイドＮＭＯＳドライバ２１ｎおよび検出用ＭＯＳ２２ｎを駆動するためのゲート信号ＬＧＡＴＥとしてのＯＮ／ＯＦＦ信号を生成する。このゲート信号ＬＧＡＴＥがローサイドプリドライバ９ＬからローサイドＮＭＯＳドライバ２１ｎと検出用ＭＯＳ２２ｎのゲート端子へそれぞれ出力されることにより、ローサイドＮＭＯＳドライバ２１ｎと検出用ＭＯＳ２２ｎがそれぞれ動作し、ローサイドドライバがＯＮ状態またはＯＦＦ状態に切り替えられる。なお、このローサイドプリドライバ９Ｌもハイサイドプリドライバ９Ｈと同様に、必要であればレベル変換機能を有してもよい。ローサイドプリドライバ９Ｌの電源端子の電圧は、ローサイドＮＭＯＳドライバ２１ｎとローサイド検出用ＮＭＯＳ２２ｎのゲート耐圧や閾値電圧に応じて決定されるため、図２では省略している。また、図２では、ローサイドプリドライバ９Ｌの基準電位端子がグランド電位ＧＮＤと接続されている。これは必須の接続ではないが、このようにすることで、ローサイドプリドライバ９Ｌの基準電位を、ローサイドＮＭＯＳドライバ２１ｎおよび検出用ＮＭＯＳ２２ｎのソース端子と同電位にすることが好ましい。

　次に、図２に示した負荷駆動回路における各信号の出力タイミングについて説明する。図３は、図２の負荷駆動回路における各信号のタイミングチャートの一例である。このタイミングチャートでは、ハイサイドプリドライバ９Ｈへの入力信号ＩＮＨと、ローサイドプリドライバ９Ｌへの入力信号ＩＮＬと、電磁負荷６への出力端子ＯＵＴの電圧と、ハイサイドプリドライバ９Ｈから出力されるゲート信号ＨＧＡＴＥと、ローサイドプリドライバ９Ｌから出力されるゲート電圧ＬＧＡＴＥとを示している。また、電磁負荷６への負荷電流Ｉｏｕｔと、ハイサイドドライバからの負荷電流ＩｏｕｔＨと、ローサイドドライバからの負荷電流ＩｏｕｔＬと、ハイサイド電流検出回路１２ａから出力される検出電流ＩｃｕｒＨと、ローサイド電流検出回路２２ａから出力される検出電流ＩｃｕｒＬと、これらの検出電流ＩｃｕｒＨおよびＩｃｕｒＬを合わせた検出電流Ｉｃｕｒと、出力端子ＣＵＲに出力される検出抵抗７の電圧Ｖｃｕｒとを示している。

　なお、図３のタイミングチャートでは、入力信号ＩＮＨがＯＮの期間をハイサイドＯＮ期間Ｔ１、入力信号ＩＮＬがＯＮの期間をローサイドＯＮ期間Ｔ３とそれぞれ定義している。また、ハイサイドＯＮ期間Ｔ１からローサイドＯＮ期間Ｔ３への遷移期間をデッドタイム期間Ｔ２ａ、ローサイドＯＮ期間Ｔ３からハイサイドＯＮ期間Ｔ１への遷移期間をデッドタイム期間Ｔ２ｂとそれぞれ定義している。これらのデッドタイム期間Ｔ２ａ、Ｔ２ｂは、ハイサイドドライバとローサイドドライバの貫通電流が発生するのを防止するために、ハイサイドドライバとローサイドドライバの両方をオフとする期間である。

　ハイサイドＯＮ期間Ｔ１では、ハイサイドドライバからの負荷電流ＩｏｕｔＨが電磁負荷６に流れ、ローサイドドライバからの負荷電流ＩｏｕｔＬは流れない。すなわち、リーク電流の影響を無視して考えると、Ｉｏｕｔ＝ＩｏｕｔＨかつＩｏｕｔＬ＝０である。そのため、出力端子ＯＵＴの電圧は、電源電圧ＶＢからハイサイドＮＭＯＳドライバ１１ｎのオン電圧ＶｏｎＨだけ電圧降下した電圧となる。なお、ハイサイドＮＭＯＳドライバ１１ｎのオン抵抗をＲｏｎＨとすると、オン電圧ＶｏｎＨは以下の式（１５）で表すことができる。
　ＶｏｎＨ＝ＩｍＨ×ＲｏｎＨ　　　・・・（１５）

　ハイサイドＮＭＯＳドライバ１１ｎのソース電圧は、出力端子ＯＵＴの電圧に等しい。ハイサイドＮＭＯＳドライバ１１ｎがオフからオンとなる閾値電圧をＶｔｈｎと表すと、ハイサイドＮＭＯＳドライバ１１ｎをオンさせるために必要なゲート信号ＨＧＡＴＥの電圧は、以下の式（１６）で表すことができる。
　ＨＧＡＴＥ＝ＶＢ－ＶｏｎＨ＋Ｖｔｈｎ　　　・・・（１６）

　上記の式（１５）を用いて、式（１６）は以下の式（１７）のように変形できる。
　ＨＧＡＴＥ＝ＶＢ－ＩｍＨ×ＲｏｎＨ＋Ｖｔｈｎ　　　・・・（１７）

　ここで、大電流を駆動する電流検出回路においては、オン抵抗ＲｏｎＨは低抵抗であることが好ましく、ＩｍＨ×ＲｏｎＨ＜Ｖｔｈｎの関係が成り立つ。したがって、上記の式（１７）で表されるゲート信号ＨＧＡＴＥの電圧は、電源電圧ＶＢよりも高いことが分かる。そのため、昇圧回路１０ａから電源電圧ＶＢよりも高電位の電圧Ｖｃｐをハイサイドプリドライバ９Ｈへ供給することで、ハイサイドプリドライバ９Ｈから電源電圧ＶＢよりも高い電圧でゲート信号ＨＧＡＴＥを出力できるようにしている。

　ハイサイドＯＮ期間Ｔ１からローサイドＯＮ期間Ｔ３への遷移期間であるデッドタイム期間Ｔ２ａでは、ハイサイドＮＭＯＳドライバ１１ｎおよびローサイドＮＭＯＳドライバ２１ｎは共にオフとなる。このとき、電磁負荷６によるフライバック電圧が発生し、ローサイドＮＭＯＳドライバ２１ｎのボディダイオードを介して、グランド電位ＧＮＤから電磁負荷６へ負荷電流ＩｏｕｔＬが流れる。すなわち、リーク電流の影響を無視して考えると、Ｉｏｕｔ＝ＩｏｕｔＬかつＩｏｕｔＨ＝０である。そのため、出力端子ＯＵＴの電圧は、グランド電位ＧＮＤからローサイドＮＭＯＳドライバ２１ｎのボディダイオードの順方向電圧ＶＯＦＦだけ電圧降下した電圧となる。このときのゲート信号ＨＧＡＴＥの電圧は、ハイサイドＮＭＯＳドライバ１１ｎを完全にオフさせるため、以下の式（１８）の関係を満たすことが好ましい。
　ＨＧＡＴＥ＝－ＶＯＦＦ　　　・・・（１８）

　なお、図２に示したように、ハイサイドプリドライバ９Ｈの基準電位は、出力端子ＯＵＴと同電位であることが望ましい。しかし、ハイサイドプリドライバ９Ｈの基準電位に求められる条件は、ハイサイドＮＭＯＳドライバ１１ｎのゲート－ソース間電圧が閾値電圧Ｖｔｈｎ以下であるときの特性に依存するため、必ずしも出力端子ＯＵＴと同電位とする必要はない。

　ローサイドＯＮ期間Ｔ３では、ローサイドドライバからの負荷電流ＩｏｕｔＬが電磁負荷６に流れ、ハイサイドドライバからの負荷電流ＩｏｕｔＨは流れない。すなわち、リーク電流の影響を無視して考えると、Ｉｏｕｔ＝ＩｏｕｔＬかつＩｏｕｔＨ＝０である。そのため、出力端子ＯＵＴの電圧は、グランド電位ＧＮＤからローサイドＮＭＯＳドライバ２１ｎのオン電圧ＶｏｎＬだけ電圧降下した電圧となる。なお、ローサイドＮＭＯＳドライバ２１ｎのオン抵抗をＲｏｎＬとすると、オン電圧ＶｏｎＬは以下の式（１９）で表すことができる。
　ＶｏｎＬ＝ＩｍＬ×ＲｏｎＬ　　　・・・（１９）

　なお、デッドタイム期間Ｔ２ａと同様に、ローサイドＯＮ期間Ｔ３では、ハイサイドＮＭＯＳドライバ１１ｎを完全にオフさせることが好ましい。このときのゲート信号ＨＧＡＴＥの電圧は、以下の式（２０）で表すことができる。ただし、ハイサイドプリドライバ９Ｈの基準電位に求められる条件は、前述のようにハイサイドＮＭＯＳドライバ１１ｎのゲート－ソース間電圧が閾値電圧Ｖｔｈｎ以下であるときの特性に依存するため、これは必須ではない。
　ＨＧＡＴＥ＝－ＶｏｎＬ＝－ＩｍＬ×ＲｏｎＬ　　　・・・（２０）

　ローサイドＯＮ期間Ｔ３からハイサイドＯＮ期間Ｔ１への遷移期間であるデッドタイム期間Ｔ２ｂでは、前述のデッドタイム期間Ｔ２ａと同様である。すなわち、ハイサイドＮＭＯＳドライバ１１ｎおよびローサイドＮＭＯＳドライバ２１ｎは共にオフとなり、電磁負荷６によるフライバック電圧が発生することで、ローサイドＮＭＯＳドライバ２１ｎのボディダイオードを介して、グランド電位ＧＮＤから電磁負荷６へ負荷電流ＩｏｕｔＬが流れる。すなわち、リーク電流の影響を無視して考えると、Ｉｏｕｔ＝ＩｏｕｔＬかつＩｏｕｔＨ＝０である。そのため、出力端子ＯＵＴの電圧は、グランド電位ＧＮＤからローサイドＮＭＯＳドライバ２１ｎのボディダイオードの順方向電圧ＶＯＦＦだけ電圧降下した電圧となる。このときのゲート信号ＨＧＡＴＥの電圧は、ハイサイドＮＭＯＳドライバ１１ｎを完全にオフさせるため、前述の式（１８）の関係を満たすことが好ましいが、これは必須のものではない。

　図３のタイミングチャートにおいて、リーク電流などの影響を無視すれば、ハイサイドＯＮ期間Ｔ１では前述のようにＩｏｕｔ＝ＩｏｕｔＨかつＩｏｕｔＬ＝０であることから、Ｉｃｕｒ＝ＩｃｕｒＨかつＩｃｕｒＬ＝０である。したがって、このハイサイドＯＮ期間Ｔ１における検出電流Ｉｃｕｒは、前述の式（１０）により、以下の式（２１）で表すことができる。
　Ｉｃｕｒ＝ＩｏｕｔＨ／（（ＮＨ＋１）×ＲｃＨ）　　　・・・（２１）

　一方、デッドタイム期間Ｔ２ａ、Ｔ２ｂおよびローサイドＯＮ期間Ｔ３では、前述のようにＩｏｕｔ＝ＩｏｕｔＬかつＩｏｕｔＨ＝０であることから、Ｉｃｕｒ＝ＩｃｕｒＬかつＩｃｕｒＨ＝０である。したがって、これらの期間における検出電流Ｉｃｕｒは、前述の式（１４）により、以下の式（２２）で表すことができる。
　Ｉｃｕｒ＝ＩｏｕｔＬ／（（ＮＬ＋１）×ＲｃＬ）　　　・・・（２２）

　上記の式（２１）および（２２）から、本実施形態による電流検出回路は、全ての期間において、負荷電流Ｉｏｕｔに比例した検出電流Ｉｃｕｒを出力できることが分かる。したがって、この検出電流Ｉｃｕｒを用いることで、負荷電流Ｉｏｕｔを常時検出することが可能となり、それによって電流制御の連続性の確保や、過電流などの異常検知の常時実行が可能となる。そのため、制御の高信頼化に優位である

　ここで、全ての期間において検出電流Ｉｃｕｒから負荷電流Ｉｏｕｔを高精度に検出するためには、上記の式（２１）、（２２）で用いられる電流検出の比率が等しいことが好ましい。すなわち、ＮＨ＝ＮＬかつＲｃＨ＝ＲｃＬとすることが好ましい。そのためには、対応関係にあるデバイス同士を同一のシリコン基板上に形成して、互いに近傍の位置に配置し、同じ製造プロセスで製造することが効果的である。すなわち、図２においては、ハイサイドドライバのハイサイドＮＭＯＳドライバ１１ｎ、検出用ＮＭＯＳ１２ｎおよび電流コピー回路１２３と、ローサイドドライバのローサイドＮＭＯＳドライバ２１ｎ、検出用ＮＭＯＳ２２ｎおよび電流コピー回路２２３とを、全て同一のシリコン基板上に作ることが好ましい。さらに、これらに加えて、ハイサイド電流検出回路１２ａのオペアンプ１２１およびＮＭＯＳ１２２ｎや、ローサイド電流検出回路２２ａのオペアンプ２２１およびＮＭＯＳ２２２ｎについても、同一のシリコン基板上に形成してもよい。これにより、電流検出精度の向上を図ることができる。さらに、これらの回路をワンチップに集積化することになるため、電流検出回路の小型化や低コスト化にも優位となる。

　なお、図３のタイミングチャートでは、負荷電流Ｉｏｕｔ、ＩｏｕｔＨおよびＩｏｕｔＬの単位を（Ａ）で表しているのに対して、検出電流ＩｃｕｒＨ、ＩｃｕｒＬおよびＩｃｕｒの単位を（ｍＡ）で表している。これは、負荷電流Ｉｏｕｔ、ＩｏｕｔＨおよびＩｏｕｔＬに比べて、検出電流ＩｃｕｒＨ、ＩｃｕｒＬおよびＩｃｕｒが小電流であることを示している。すなわち、検出電流Ｉｃｕｒを負荷電流Ｉｏｕｔの千分の一程度にすることで、低損失化に優位であることを示している。この点は、以降で説明する他の各実施形態のタイミングチャートにおいても同様である。

　図４（ａ）、図４（ｂ）は、図２のハイサイド電流検出回路１２ａ内の電流コピー回路１２３、ローサイド電流検出回路２２ａ内の電流コピー回路２２３の一構成例をそれぞれ示す図である。なお、これらの図に示した回路構成は一例であり、入力電流に対して一定の比率で電流を出力するものであれば、電流コピー回路１２３、２２３においてどのような回路構成を適用してもよい。

　図４（ａ）は、カレントミラー回路として公知の回路構成を電流コピー回路１２３、２２３に適用した例を示している。この電流コピー回路１２３、２２３は、同一のシリコン基板上にそれぞれ形成されたＰＭＯＳトランジスタであるＰＭＡ２３１およびＰＭＢ２３２を備えている。ＰＭＡ２３１を介して流れる電流Ｉｉｎは、前述の駆動電流ＩｓＨ、ＩｓＬとして出力され、ＰＭＢ２３２を介して流れる電流Ｉｏｕｔは、前述の検出電流ＩｃｕｒＨ、ＩｃｕｒＬとして出力される。これらの電流の間には、前述の式（７）、（１１）の関係が成り立つ。たとえば、ＰＭＡ２３１とＰＭＢ２３２が同じゲート長を有しているとすると、これらのゲート幅の比率は前述の電流コピー比率ＲｃＨ、ＲｃＬに等しい。

　図４（ｂ）に示す電流コピー回路１２３、２２３は、同一のシリコン基板上にそれぞれ形成され、互いに特性の等しい抵抗ｒＡ２３３および抵抗ｒＢ２３４と、これらの抵抗間の電位を等電位にするための仮想短絡回路を構成するオペアンプＩＮ２３５およびＰＭＯＳトランジスタ２３６とを備えている。抵抗ｒＡ２３３を介して流れる電流Ｉｉｎは、前述の駆動電流ＩｓＨ、ＩｓＬとして出力され、抵抗ｒＢ２３４を介して流れる電流Ｉｏｕｔは、前述の検出電流ＩｃｕｒＨ、ＩｃｕｒＬとして出力される。これらの電流の間には、前述の式（７）、（１１）の関係が成り立ち、抵抗ｒＡ２３３と抵抗ｒＢ２３４の抵抗値の比率は前述の電流コピー比率ＲｃＨ、ＲｃＬに等しい。

　以上説明した本発明の第１の実施形態によれば、以下の（１）～（５）のような作用効果を奏する。

（１）本実施形態による電流検出回路は、電源５からの電力供給を受けて電磁負荷６を駆動する負荷駆動回路に接続され、この負荷駆動回路から電磁負荷６に出力される負荷電流Ｉｏｕｔを検出する。本実施形態において、負荷駆動回路は、電源５の正極側に接続され、駆動電流ＩｍＨを出力するハイサイドＮＭＯＳドライバ１１（図１）、１１ｎ（図２）と、電源５の負極側に接続され、駆動電流ＩｍＬを出力するローサイドＮＭＯＳドライバ２１（図１）、２１ｎ（図２）とを備える。また、電流検出回路は、電源５に対してハイサイドＮＭＯＳドライバ１１、１１ｎと並列に接続され、駆動電流ＩｍＨに応じて電磁負荷６に出力される負荷電流ＩｏｕｔＨに比例した検出電流ＩｃｕｒＨを出力するハイサイド電流検出回路１２（図１）、１２ａ（図２）と、電源５に対してローサイドＮＭＯＳドライバ２１、２１ｎと並列に接続され、駆動電流ＩｍＬに応じて電磁負荷６に出力される負荷電流ＩｏｕｔＬに比例した検出電流ＩｃｕｒＬを出力するローサイド電流検出回路２２（図１）、２２ａ（図２）とを備える。この電流検出回路は、検出電流ＩｃｕｒＨと検出電流ＩｃｕｒＬとを合わせた検出電流Ｉｃｕｒを検出することにより、負荷電流Ｉｏｕｔを検出する。このようにしたので、低損失で、常時電流検出を可能とする高信頼な電流検出回路を提供することができる。

（２）ハイサイド電流検出回路１２ａは、ハイサイドＮＭＯＳドライバ１１ｎと共通のゲート信号ＨＧＡＴＥに応じて動作し、駆動電流ＩｍＨに比例した駆動電流ＩｓＨを出力する検出用ＮＭＯＳ１２ｎと、駆動電流ＩｓＨに比例した電流を検出電流ＩｃｕｒＨとして出力する電流コピー回路１２３とを有する。また、ローサイド電流検出回路２２ａは、ローサイドＮＭＯＳドライバ２１ｎと共通のゲート信号ＬＧＡＴＥに応じて動作し、駆動電流ＩｍＬに比例した駆動電流ＩｓＬを出力する検出用ＮＭＯＳ２２ｎと、駆動電流ＩｓＬに比例した電流を検出電流ＩｃｕｒＬとして出力する電流コピー回路２２３とを有する。本実施形態による電流検出回路において、駆動電流ＩｍＨと駆動電流ＩｓＨとを合わせた電流は、負荷電流ＩｏｕｔＨとして電磁負荷６に出力され、駆動電流ＩｍＬと駆動電流ＩｓＬとを合わせた電流は、負荷電流ＩｏｕｔＬとして電磁負荷６に出力される。このようにしたので、簡単な回路構成により各回路を実現することができる。

（３）本実施形態による電流検出回路は、検出電流Ｉｃｕｒを電圧に変換するための検出抵抗７をさらに備え、この検出抵抗７の電圧に基づいて検出電流Ｉｃｕｒを検出する。このようにしたので、検出電流Ｉｃｕｒを簡単な回路で高精度に検出することができる。

（４）また、本実施形態による電流検出回路は、検出電流Ｉｃｕｒに基づいて過電流検知を行う過電流検知回路としてのコンパレータ８ｂをさらに備える。このようにしたので、負荷電流Ｉｏｕｔが過電流状態にある場合、これを確実に検知することができる。

（５）ハイサイドＮＭＯＳドライバ１１ｎ、ローサイドＮＭＯＳドライバ２１ｎ、ハイサイド電流検出回路１２およびローサイド電流検出回路２２は、同一の半導体基板上に形成することができる。このようにすれば、電流検出の高精度化を図ることができる。

（第２の実施形態）
　次に、本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態による電流検出回路を適用した負荷駆動回路の構成を示す図である。以下では、この図５に示す負荷駆動回路について、第１の実施形態で説明した図２の負荷駆動回路との違いを中心に説明する。

　なお、図５の回路構成は、図１の負荷駆動回路の詳細について、図２とは別の一例を示したものである。この図５の回路構成においても、図２と同様に、図１で示した出力回路８ａおよびコンパレータ８ｂは省略している。

　図５の回路構成では、図２のハイサイド電流検出回路１２ａに代えてハイサイド電流検出回路１２ｂが設けられている。このハイサイド電流検出回路１２ｂは、図２のハイサイド電流検出回路１２ａと比べて、電流コピー回路１２３を有していない点と、ＮＭＯＳ１２２ｎの代わりにＰＭＯＳ１２２ｐを有している点とが異なっている。また、ハイサイドＮＭＯＳドライバ１１ｎと検出用ＮＭＯＳ１２ｎのドレイン端子同士が接続されており、オペアンプ１２１およびＰＭＯＳ１２２ｐによって構成される仮想短絡回路により、ハイサイドＮＭＯＳドライバ１１ｎのソース電位と、検出用ＮＭＯＳ１２ｎのソース電位とが等電位にされている点も異なっている。

　上記のような回路構成の違いにより、図５のハイサイド電流検出回路１２ｂは、検出用ＮＭＯＳ１２ｎを流れる駆動電流ＩｓＨを検出電流ＩｃｕｒＨとして検出抵抗７へ出力する。すなわち、図５の負荷駆動回路においては、ハイサイドＮＭＯＳドライバ１１ｎに流れる駆動電流ＩｍＨがそのまま負荷電流ＩｏｕｔＨとして出力される。

　第１の実施形態と同様に、ハイサイドＮＭＯＳドライバ１１ｎと検出用ＮＭＯＳ１２ｎのゲート長が同じであり、検出用ＮＭＯＳ１２ｎのゲート幅に対するハイサイドＮＭＯＳドライバ１１ｎのゲート幅の比率がＮＨ（ＮＨ＞１）である場合、駆動電流ＩｍＨと駆動電流ＩｓＨとの間には、前述の式（８）のような比例関係が成り立つ。ここで、本実施形態では上記のようにＩｏｕｔＨ＝ＩｍＨ、ＩｃｕｒＨ＝ＩｓＨであるため、式（８）から以下の式（２３）を求めることができる。
　ＩｃｕｒＨ＝ＩｓＨ＝ＩｏｕｔＨ／ＮＨ　　　・・・（２３）

　上記の式（２３）により、ハイサイド電流検出回路１２ｂは、ハイサイドドライバからの負荷電流ＩｏｕｔＨを１／ＮＨ倍した検出電流ＩｃｕｒＨを出力することが分かる。ここで、前述のようにＮＨ＞１である。したがって、第１の実施形態と同様に、ハイサイド電流検出回路１２ｂから出力される検出電流ＩｃｕｒＨは負荷電流ＩｏｕｔＨに比例しており、さらにその大きさは負荷電流ＩｏｕｔＨに比べて小さいことが分かる。

　なお、ローサイドドライバについては、第１の実施形態と同様のローサイド電流検出回路２２ａを有している。このローサイド電流検出回路２２ａの電流コピー回路２２３への電源として、図５では図２と同様の昇圧回路１０ａから電圧Ｖｃｐを供給するようにしたが、本実施形態では前述のように、ハイサイド電流検出回路１２ｂにおいて電流コピー回路１２３が不要となる。そのため、電流コピー回路２２３の電源は、これを駆動させるために必要な電圧や電流を供給する能力を持った他の電源、たとえば電源５からの電源電圧ＶＢで代替することができる。このようにすると、ハイサイドプリドライバ９Ｈへの電力供給能力に限定して昇圧回路１０ａの回路構成を決定すればよいため、小型化等に優位である。

　以上説明した本実施形態の負荷駆動回路では、図３のタイミングチャートに示した第１の実施形態における各信号の出力タイミングと同様の出力タイミングで各信号が出力される。したがって、第１の実施形態と同様に、全ての期間において、負荷電流Ｉｏｕｔに比例した検出電流Ｉｃｕｒを出力することができる。

　また、本実施形態において、全ての期間で検出電流Ｉｃｕｒから負荷電流Ｉｏｕｔを高精度に検出するためには、以下の式（２４）を満たすことが好ましい。この式（２４）を満たすことで、前述の式（２３）で表されるハイサイドＯＮ期間Ｔ１での電流検出の比率と、第１の実施の形態で説明した式（２２）で表されるデッドタイム期間Ｔ２ａ、Ｔ２ｂおよびローサイドＯＮ期間Ｔ３での電流検出の比率とを等しくすることができる。
　１／ＮＨ＝１／（（ＮＬ＋１）×ＲｃＬ）　　　・・・（２４）

　一例として、ＮＨ＞＞１、ＮＬ＞＞１かつ、ＮＨ＝ＮＬとした時に、１／ＮＨ≒１／（ＮＬ＋１）と考えると、ＲｃＬ＝１とすることで上記の式（２４）を満たすことができる。そのためには、対応関係にあるデバイス同士を同一のシリコン基板上に形成して、互いに近傍の位置に配置し、同じ製造プロセスで製造することが効果的である。すなわち、図５においては、ハイサイドドライバのハイサイドＮＭＯＳドライバ１１ｎおよび検出用ＮＭＯＳ１２ｎと、ローサイドドライバのローサイドＮＭＯＳドライバ２１ｎ、検出用ＮＭＯＳ２２ｎおよび電流コピー回路２２３とを、全て同一のシリコン基板上に作ることが好ましい。さらに、これらに加えて、ハイサイド電流検出回路１２ｂのオペアンプ１２１およびＰＭＯＳ１２２ｐや、ローサイド電流検出回路２２ａのオペアンプ２２１およびＮＭＯＳ２２２ｎについても、同一のシリコン基板上に形成してもよい。これにより、電流検出精度の向上を図ることができる。さらに、これらの回路をワンチップに集積化することになるため、電流検出回路の小型化や低コスト化にも優位となる。

　以上説明した本発明の第２の実施形態によれば、第１の実施の形態で説明した（１）、（３）～（５）の作用効果に加えて、さらに以下の（６）のような作用効果を奏する。

（６）ハイサイド電流検出回路１２ｂは、ハイサイドＮＭＯＳドライバ１１ｎと共通のゲート信号ＨＧＡＴＥに応じて動作し、駆動電流ＩｍＨに比例した駆動電流ＩｓＨを検出電流ＩｃｕｒＨとして出力する検出用ＮＭＯＳ１２ｎを有する。また、ローサイド電流検出回路２２ａは、ローサイドＮＭＯＳドライバ２１ｎと共通のゲート信号ＬＧＡＴＥに応じて動作し、駆動電流ＩｍＬに比例した駆動電流ＩｓＬを出力する検出用ＮＭＯＳ２２ｎと、駆動電流ＩｓＬに比例した電流を検出電流ＩｃｕｒＬとして出力する電流コピー回路２２３とを有する。本実施形態による電流検出回路において、駆動電流ＩｍＨは、負荷電流ＩｏｕｔＨとして電磁負荷６に出力され、駆動電流ＩｍＬと駆動電流ＩｓＬとを合わせた電流は、負荷電流ＩｏｕｔＬとして電磁負荷６に出力される。このようにしたので、簡単な回路構成により各回路を実現することができる。

（第３の実施形態）
　次に、本発明の第３の実施形態について説明する。図６は、本発明の第３の実施形態による電流検出回路を適用した負荷駆動回路の構成を示す図である。以下では、この図６に示す負荷駆動回路について、第１の実施形態で説明した図２の負荷駆動回路との違いを中心に説明する。

　なお、図６の回路構成は、図１の負荷駆動回路の詳細について、図２、５とは別の一例を示したものである。この図６の回路構成においても、図２、５と同様に、図１で示した出力回路８ａおよびコンパレータ８ｂは省略している。

　図６の回路構成では、図２のハイサイドＮＭＯＳドライバ１１ｎに代えてハイサイドＰＭＯＳドライバ１１ｐが、ハイサイド電流検出回路１２ａに代えてハイサイド電流検出回路１２ｃがそれぞれ設けられている。このハイサイド電流検出回路１２ｃは、図２のハイサイド電流検出回路１２ａと比べて、検出用ＮＭＯＳ１２ｎに代えて検出用ＰＭＯＳ１２ｐが設けられている点が異なっている。検出用ＰＭＯＳ１２ｐは、ハイサイドＰＭＯＳドライバ１１ｐよりもサイズの小さなＰ型ＭＯＳＦＥＴである。この検出用ＰＭＯＳ１２ｐとハイサイドＰＭＯＳドライバ１１ｐとは、互いの特性を均一化するため、同一の製造プロセスで同一のシリコン基板上に製造されることが好ましい。さらに、そのシリコン基板上において、検出用ＰＭＯＳ１２ｐとハイサイドＰＭＯＳドライバ１１ｐとは互いに近傍に配置されることが好ましい。

　なお、図６において、ハイサイドＰＭＯＳドライバ１１ｐおよび検出用ＰＭＯＳ１２ｐへ共通のゲート信号ＨＧＡＴＥを出力するハイサイドプリドライバ９Ｈへは、図２、５とは異なり、電源１０ｂから電圧Ｖｈｇが供給されている。この電圧Ｖｈｇは、前述の昇圧回路１０ａからの電圧Ｖｃｐとは異なり、電源電圧ＶＢ以下である。

　また、図６の回路構成では、第２の実施形態で説明した図５のハイサイド電流検出回路１２ｂと同様に、図２のハイサイド電流検出回路１２ａと比べて、電流コピー回路１２３を有していない点と、ＮＭＯＳ１２２ｎの代わりにＰＭＯＳ１２２ｐを有している点とが異なっている。なお、ハイサイド電流検出回路１２ｃでは、ハイサイドＰＭＯＳドライバ１１ｐと検出用ＰＭＯＳ１２ｐのソース端子同士が接続されており、オペアンプ１２１およびＰＭＯＳ１２２ｐによって構成される仮想短絡回路により、ハイサイドＰＭＯＳドライバ１１ｐのドレイン電位と、検出用ＰＭＯＳ１２ｐのドレイン電位とが等電位にされている。

　上記のような回路構成の違いにより、図６のハイサイド電流検出回路１２ｃは、検出用ＰＭＯＳ１２ｐを流れる駆動電流ＩｓＨを検出電流ＩｃｕｒＨとして検出抵抗７へ出力する。すなわち、図６の負荷駆動回路においては、ハイサイドＰＭＯＳドライバ１１ｐに流れる駆動電流ＩｍＨがそのまま負荷電流ＩｏｕｔＨとして出力される。

　第１、第２の実施形態と同様に、ハイサイドＰＭＯＳドライバ１１ｐと検出用ＰＭＯＳ１２ｐのゲート長が同じであり、検出用ＰＭＯＳ１２ｐのゲート幅に対するハイサイドＰＭＯＳドライバ１１ｐのゲート幅の比率がＮＨ（ＮＨ＞１）である場合、駆動電流ＩｍＨと駆動電流ＩｓＨとの間には、前述の式（８）のような比例関係が成り立つ。ここで、本実施形態では上記のようにＩｏｕｔＨ＝ＩｍＨ、ＩｃｕｒＨ＝ＩｓＨであるため、第２の実施形態と同様に、式（８）から前述の式（２３）の関係を求めることができる。この式（２３）により、ハイサイド電流検出回路１２ｃは、ハイサイドドライバからの負荷電流ＩｏｕｔＨを１／ＮＨ倍した検出電流ＩｃｕｒＨを出力することが分かる。すなわち、第１、第２の実施形態と同様に、ハイサイド電流検出回路１２ｃから出力される検出電流ＩｃｕｒＨは負荷電流ＩｏｕｔＨに比例しており、さらにその大きさは負荷電流ＩｏｕｔＨに比べて小さいことが分かる。

　なお、ローサイドドライバについては、第２の実施形態と同じく、第１の実施形態と同様のローサイド電流検出回路２２ａを有している。

　図７は、図６の負荷駆動回路における各信号のタイミングチャートの一例である。このタイミングチャートは、図３に示した第１の実施形態によるタイミングチャートと比べて、ハイサイドプリドライバ９Ｈから出力されるゲート信号ＨＧＡＴＥが異なっている。具体的には、ハイサイドＯＮ期間Ｔ１では、電源電圧ＶＢよりも低い前述の電圧Ｖｈｇをゲート信号ＨＧＡＴＥとして出力する一方で、デッドタイム期間Ｔ２ａ、Ｔ２ｂおよびローサイドＯＮ期間Ｔ３では、電源電圧ＶＢをゲート信号ＨＧＡＴＥとして出力する。このように、本実施形態において、ハイサイドＰＭＯＳドライバ１１ｐをオンさせるために必要なゲート信号ＨＧＡＴＥの電圧Ｖｈｇは、電源電圧ＶＢ以下である。そのため、前述の第１、第２の実施形態のように、電源電圧ＶＢよりも高電位の電圧Ｖｃｐを供給するために昇圧回路１０ａを設ける必要がない。

　上記の電圧Ｖｈｇは、ハイサイドＰＭＯＳドライバ１１ｐおよび検出用ＰＭＯＳ１２ｐのゲートーソース間に対する耐電圧等により制約される。この電圧Ｖｈｇを出力するために、図６では電源１０ｂが設けられている。しかし、電圧Ｖｈｇとして適切な電圧値を出力可能な回路が既にある場合、電源１０ｂを設ける必要はない。

　なお、本実施形態において、全ての期間で検出電流Ｉｃｕｒから負荷電流Ｉｏｕｔを高精度に検出するためには、前述の第２の実施形態と同様に、式（２４）の条件を満たすことが好ましい。すなわち、ＮＨ＝ＮＬかつＲｃＬ＝１の条件を満たすことが好ましい。

　以上説明した本発明の第３の実施形態によれば、第２の実施の形態で説明したのと同様の作用効果を奏することができる。

（第４の実施形態）
　次に、本発明の第４の実施形態について説明する。図８は、本発明の第４の実施形態による電流検出回路を適用した負荷駆動回路の構成を示す図である。以下では、この図８に示す負荷駆動回路について、第１の実施形態で説明した図２の負荷駆動回路との違いを中心に説明する。

　なお、図８の回路構成は、図１の負荷駆動回路の詳細について、図２、５、６とは別の一例を示したものである。この図８の回路構成においても、図２、５、６と同様に、図１で示した出力回路８ａおよびコンパレータ８ｂは省略している。

　図８の回路構成では、前述の第３の実施形態と同様に、図２のハイサイドＮＭＯＳドライバ１１ｎに代えてハイサイドＰＭＯＳドライバ１１ｐが設けられている。また、ハイサイド電流検出回路１２ａに代えてハイサイド電流検出回路１２ｄが設けられている。このハイサイド電流検出回路１２ｄは、図６のハイサイド電流検出回路１２ｃと同様に、検出用ＰＭＯＳ１２ｐと、オペアンプ１２１およびＰＭＯＳ１２２ｐによって構成される仮想短絡回路とを有しているが、これらの配置がハイサイド電流検出回路１２ｃとは反対になっている。すなわち、ハイサイド電流検出回路１２ｄでは、ハイサイドＰＭＯＳドライバ１１ｐと検出用ＰＭＯＳ１２ｐのドレイン端子同士が接続されており、オペアンプ１２１およびＰＭＯＳ１２２ｐによって構成される仮想短絡回路により、ハイサイドＰＭＯＳドライバ１１ｐのソース電位と、検出用ＰＭＯＳ１２ｐのソース電位とが等電位にされている。

　また、図８の回路構成では、図２等のローサイド電流検出回路２２ａに代えてローサイド電流検出回路２２ｂが設けられている。このローサイド電流検出回路２２ｂは、ハイサイド電流検出回路１２ｃでは、図２等のローサイド電流検出回路２２ａと同様に、検出用ＮＭＯＳ２２ｎと、オペアンプ２２１およびＮＭＯＳ２２２ｎによって構成される仮想短絡回路と、電流コピー回路２２３とを有しているが、これらの配置がローサイド電流検出回路２２ａとは反対になっている。すなわち、ローサイド電流検出回路２２ｂでは、ローサイドＮＭＯＳドライバ２１ｎと検出用ＮＭＯＳ２２ｎのソース端子同士が接続されており、オペアンプ２２１およびＮＭＯＳ２２２ｎによって構成される仮想短絡回路により、ローサイドＮＭＯＳドライバ２１ｎのドレイン電位と、検出用ＮＭＯＳ２２ｎのドレイン電位とが等電位にされている。

　なお、図８において、ハイサイドＰＭＯＳドライバ１１ｐおよび検出用ＰＭＯＳ１２ｐへ共通のゲート信号ＨＧＡＴＥを出力するハイサイドプリドライバ９Ｈへは、図６と同様に、電源１０ｂから電圧Ｖｈｇが供給されている。

　図２と図８を比較すると、図２の回路構成では、電磁負荷６が出力端子ＯＵＴとグランド電位ＧＮＤの間に接続されているのに対して、図８の回路構成では、電磁負荷６が出力端子ＯＵＴと電源５の正極側との間に接続されている。そのため、負荷電流ＩｏｕｔＨ、ＩｏｕｔＬおよびＩｏｕｔと、駆動電流ＩｍＨ、ＩｓＨ、ＩｍＬおよびＩｓＬとが、図２とは逆方向にそれぞれ流れる。すなわち、図８において、これらの各電流はその方向を示す図中の矢印とはそれぞれ反対の方向に流れるため、これらの電流の大きさはいずれも負の値で表される。本実施形態の電流検出回路は、上記のような回路構成の違いにより、負荷電流Ｉｏｕｔに比例した検出電流Ｉｃｕｒを検出抵抗７において検出できるようにしている。

　ハイサイドＰＭＯＳドライバ１１ｐと検出用ＰＭＯＳ１２ｐのゲート長が同じであり、検出用ＰＭＯＳ１２ｐのゲート幅に対するハイサイドＰＭＯＳドライバ１１ｐのゲート幅の比率がＮＨ（ＮＨ＞１）である場合、駆動電流ＩｍＨと駆動電流ＩｓＨとの間には、前述の第１の実施形態で説明した式（８）のような比例関係が成り立つ。また、本実施形態では、図２のハイサイド電流検出回路１２ａと同様にＩｏｕｔＨ＝ＩｍＨ＋ＩｓＨである。そのため、第１の実施形態と同様に、式（９）の関係が成り立つ。

　ここで、図８のハイサイド電流検出回路１２ｄは、図中の矢印とは逆方向に流れる駆動電流ＩｓＨを検出電流ＩｃｕｒＨとして検出抵抗７へ出力することから、ＩｃｕｒＨ＝－ＩｓＨである。そのため、式（９）から以下の式（２５）を求めることができる。
　ＩｃｕｒＨ＝－ＩｏｕｔＨ／（ＮＨ＋１）　　　・・・（２５）

　上記の式（２５）により、ハイサイド電流検出回路１２ｄは、ハイサイドドライバからの負荷電流ＩｏｕｔＨを－１／（ＮＨ＋１）倍した検出電流ＩｃｕｒＨを出力することが分かる。ここで、前述のようにＮＨ＞１である。したがって、第１～第３の実施形態と同様に、ハイサイド電流検出回路１２ｄから出力される検出電流ＩｃｕｒＨは負荷電流ＩｏｕｔＨに比例しており、さらにその大きさは負荷電流ＩｏｕｔＨに比べて十分に小さいことが分かる。

　一方、ローサイドＮＭＯＳドライバ２１ｎと検出用ＮＭＯＳ２２ｎのゲート長が同じであり、検出用ＮＭＯＳ２２ｎのゲート幅に対するローサイドＮＭＯＳドライバ２１ｎのゲート幅の比率がＮＬ（ＮＬ＞１）である場合、駆動電流ＩｍＨと駆動電流ＩｓＨとの間には、前述の第１の実施形態で説明した式（１２）のような比例関係が成り立つ。また、駆動電流ＩｓＬと検出電流ＩｃｕｒＬの間には、前述の電流コピー比率ＲｃＬ（ＲｃＬ＞１）を用いて、以下の式（２６）の関係が成り立つ。
　ＩｃｕｒＬ＝－ＩｓＬ／ＲｃＬ　　　・・・（２６）

　ここで、ＩｏｕｔＬ＝ＩｍＬであるため、式（１２）、（２６）から以下の式（２７）
を求めることができる。
　ＩｃｕｒＬ＝－ＩｏｕｔＬ／（ＮＬ×ＲｃＬ）　　　・・・（２７）

　上記の式（２７）により、ローサイド電流検出回路２２ｂは、ローサイドドライバからの負荷電流ＩｏｕｔＬを－１／（ＮＬ×ＲｃＬ）倍した検出電流ＩｃｕｒＬを出力することが分かる。ここで、前述のようにＮＬ＞１かつＲｃＬ＞１である。したがって、第１～第３の実施形態と同様に、ローサイド電流検出回路２２ｂから出力される検出電流ＩｃｕｒＬは負荷電流ＩｏｕｔＬに比例しており、さらにその大きさは負荷電流ＩｏｕｔＬに比べて十分に小さいことが分かる。

　図９は、図８の負荷駆動回路における各信号のタイミングチャートの一例である。

　図９において、ローサイドＯＮ期間Ｔ３では、電磁負荷６からローサイドＮＭＯＳドライバ２１ｎを経由して負荷電流ＩｏｕｔＬがグランド電位ＧＮＤに流れ、ハイサイドドライバからの負荷電流ＩｏｕｔＨは流れない。すなわち、リーク電流の影響を無視して考えると、Ｉｏｕｔ＝ＩｏｕｔＬかつＩｏｕｔＨ＝０である。そのため、出力端子ＯＵＴの電圧は、グランド電位ＧＮＤからローサイドＮＭＯＳドライバ２１ｎのオン電圧ＶｏｎＬだけ昇圧した電圧となる。なお、ローサイドＮＭＯＳドライバ２１ｎのオン抵抗をＲｏｎＬとすると、オン電圧ＶｏｎＬは前述の式（１９）で表すことができる。

　ローサイドＯＮ期間Ｔ３からハイサイドＯＮ期間Ｔ１への遷移期間であるデッドタイム期間Ｔ２ｂでは、ハイサイドＰＭＯＳドライバ１１ｐおよびローサイドＮＭＯＳドライバ２１ｎは共にオフとなり、電磁負荷６によるフライバック電圧が発生することで、ハイサイドＰＭＯＳドライバ１１ｐのボディダイオードを介して、電磁負荷６から電源５へ負荷電流ＩｏｕｔＨが流れる。すなわち、リーク電流の影響を無視して考えると、Ｉｏｕｔ＝ＩｏｕｔＨかつＩｏｕｔＬ＝０である。そのため、出力端子ＯＵＴの電圧は、電源電圧ＶＢからハイサイドＰＭＯＳドライバ１１ｐのボディダイオードの順方向電圧ＶＯＦＦだけ昇圧した電圧となる。このときのゲート信号ＨＧＡＴＥの電圧は、ハイサイドＮＭＯＳドライバ１１ｎを完全にオフさせるため、電源電圧ＶＢと等しいことが好ましい。

　ハイサイドＯＮ期間Ｔ１では、電磁負荷６からの負荷電流ＩｏｕｔＨがハイサイドドライバを経由して電源５に流れ、ローサイドドライバからの負荷電流ＩｏｕｔＬは流れない。すなわち、リーク電流の影響を無視して考えると、Ｉｏｕｔ＝ＩｏｕｔＨかつＩｏｕｔＬ＝０である。そのため、出力端子ＯＵＴの電圧は、電源電圧ＶＢからハイサイドＰＭＯＳドライバ１１ｐのオン電圧ＶｏｎＨだけ昇圧した電圧となる。なお、ハイサイドＰＭＯＳドライバ１１ｐのオン抵抗をＲｏｎＨとすると、オン電圧ＶｏｎＨは前述の式（１５）で表すことができる。このときのゲート信号ＨＧＡＴＥは、前述のように電源１０ｂから供給される電圧Ｖｈｇであり、これは電源電圧ＶＢよりも低い。この電圧Ｖｈｇは、ハイサイドＰＭＯＳドライバ１１ｐおよび検出用ＰＭＯＳ１２ｐのゲートーソース間に対する耐電圧等により制約される。この電圧Ｖｈｇを出力するために、図８では電源１０ｂが設けられている。しかし、電圧Ｖｈｇとして適切な電圧値を出力可能な回路が既にある場合、電源１０ｂを設ける必要はない。

　ハイサイドＯＮ期間Ｔ１からローサイドＯＮ期間Ｔ３への遷移期間であるデッドタイム期間Ｔ２ａでは、デッドタイム期間Ｔ２ｂと同様に、ハイサイドＰＭＯＳドライバ１１ｐおよびローサイドＮＭＯＳドライバ２１ｎは共にオフとなる。このとき、電磁負荷６によるフライバック電圧が発生し、ハイサイドＰＭＯＳドライバ１１ｐのボディダイオードを介して、電磁負荷６から電源５へ負荷電流ＩｏｕｔＨが流れる。すなわち、リーク電流の影響を無視して考えると、Ｉｏｕｔ＝ＩｏｕｔＨかつＩｏｕｔＬ＝０である。そのため、出力端子ＯＵＴの電圧は、電源電圧ＶＢからハイサイドＰＭＯＳドライバ１１ｐのボディダイオードの順方向電圧ＶＯＦＦだけ昇圧した電圧となる。このときのゲート信号ＨＧＡＴＥの電圧は、ハイサイドＮＭＯＳドライバ１１ｎを完全にオフさせるため、電源電圧ＶＢと等しいことが好ましい。

　本実施形態において、全ての期間で検出電流Ｉｃｕｒから負荷電流Ｉｏｕｔを高精度に検出するためには、以下の式（２８）を満たすことが好ましい。この式（２８）を満たすことで、前述の式（２５）で表されるデッドタイム期間Ｔ２ａ、Ｔ２ｂおよびハイサイドＯＮ期間Ｔ１での電流検出の比率と、前述の式（２７）で表されるローサイドＯＮ期間Ｔ３での電流検出の比率とを等しくすることができる。
　１／（ＮＨ＋１）＝１／（ＮＬ×ＲｃＬ）　　　・・・（２８）

　一例として、ＮＨ＞＞１、ＮＬ＞＞１かつ、ＮＨ＝ＮＬとした時に１／（ＮＨ＋１）≒１／ＮＬと考えると、ＲｃＬ＝１とすることで上記の式（２８）を満たすことができる。そのためには、対応関係にあるデバイス同士を同一のシリコン基板上に形成して、互いに近傍の位置に配置し、同じ製造プロセスで製造することが効果的である。すなわち、図８においては、ハイサイドドライバのハイサイドＰＭＯＳドライバ１１ｐおよび検出用ＰＭＯＳ１２ｐと、ローサイドドライバのローサイドＮＭＯＳドライバ２１ｎ、検出用ＮＭＯＳ２２ｎおよび電流コピー回路２２３とを、全て同一のシリコン基板上に作ることが好ましい。さらに、これらに加えて、ハイサイド電流検出回路１２ｄのオペアンプ１２１およびＰＭＯＳ１２２ｐや、ローサイド電流検出回路２２ｂのオペアンプ２２１およびＮＭＯＳ２２２ｎについても、同一のシリコン基板上に形成してもよい。これにより、電流検出精度の向上を図ることができる。さらに、これらの回路をワンチップに集積化することになるため、電流検出回路の小型化や低コスト化にも優位となる。

　以上説明した本発明の第４の実施形態によれば、第１の実施の形態で説明した（１）、（３）～（５）の作用効果に加えて、さらに以下の（７）のような作用効果を奏する。

（７）ハイサイド電流検出回路１２ｄは、ハイサイドＰＭＯＳドライバ１１ｐと共通のゲート信号ＨＧＡＴＥに応じて動作し、駆動電流ＩｍＨに比例した駆動電流ＩｓＨを検出電流ＩｃｕｒＨとして出力する検出用ＰＭＯＳ１２ｐを有する。また、ローサイド電流検出回路２２ｂは、ローサイドＮＭＯＳドライバ２１ｎと共通のゲート信号ＬＧＡＴＥに応じて動作し、駆動電流ＩｍＬに比例した駆動電流ＩｓＬを出力する検出用ＮＭＯＳ２２ｎと、駆動電流ＩｓＬに比例した電流を検出電流ＩｃｕｒＬとして出力する電流コピー回路２２３とを有する。本実施形態による電流検出回路において、駆動電流ＩｍＨと駆動電流ＩｓＨとを合わせた電流は、負荷電流ＩｏｕｔＨとして電磁負荷６に出力され、駆動電流ＩｍＬは、負荷電流ＩｏｕｔＬとして電磁負荷６に出力される。このようにしたので、簡単な回路構成により各回路を実現することができる。

（第５の実施形態）
　次に、本発明の第５の実施形態について説明する。図１０は、本発明の第５の実施形態による電流検出回路を適用した負荷駆動回路の構成を示す図である。以下では、この図１０に示す負荷駆動回路について、第１の実施形態で説明した図２の負荷駆動回路との違いを中心に説明する。

　なお、図１０の回路構成は、図１の負荷駆動回路の詳細について、図２、５、６、８とは別の一例を示したものである。この図１０の回路構成においても、図２、５、６、８と同様に、図１で示した出力回路８ａおよびコンパレータ８ｂは省略している。

　図１０の回路構成では、前述の第４の実施形態と同様に、電磁負荷６が出力端子ＯＵＴと電源５の正極側の間に接続されている。一方、第４の実施形態とは異なり、ハイサイドＰＭＯＳドライバ１１ｐではなく、図２、５と同様のハイサイドＮＭＯＳドライバ１１ｎが設けられている。また、ハイサイド電流検出回路１２ａに代えてハイサイド電流検出回路１２ｅが設けられている。このハイサイド電流検出回路１２ｅは、図５のハイサイド電流検出回路１２ｂと同様に、検出用ＮＭＯＳ１２ｎと、オペアンプ１２１およびＰＭＯＳ１２２ｐによって構成される仮想短絡回路とを有しているが、これらの配置がハイサイド電流検出回路１２ｂとは反対になっている。すなわち、ハイサイド電流検出回路１２ｅでは、ハイサイドＮＭＯＳドライバ１１ｎと検出用ＮＭＯＳ１２ｎのソース端子同士が接続されており、オペアンプ１２１およびＰＭＯＳ１２２ｐによって構成される仮想短絡回路により、ハイサイドＮＭＯＳドライバ１１ｎのドレイン電位と、検出用ＮＭＯＳ１２ｎのドレイン電位とが等電位にされている。

　なお、図１０において、ハイサイドＮＭＯＳドライバ１１ｎおよび検出用ＮＭＯＳ１２ｎへ共通のゲート信号ＨＧＡＴＥを出力するハイサイドプリドライバ９Ｈへは、図５と同様に、昇圧回路１０ａから電圧Ｖｃｐが供給されている。

　ハイサイドＮＭＯＳドライバ１１ｎと検出用ＮＭＯＳ１２ｎのゲート長が同じであり、検出用ＮＭＯＳ１２ｎのゲート幅に対するハイサイドＮＭＯＳドライバ１１ｎのゲート幅の比率がＮＨ（ＮＨ＞１）である場合、駆動電流ＩｍＨと駆動電流ＩｓＨとの間には、前述の第１の実施形態で説明した式（８）のような比例関係が成り立つ。ここで、本実施形態では、前述の第４の実施形態と同様に、ＩｏｕｔＨ＝ＩｍＨ＋ＩｓＨ、ＩｃｕｒＨ＝－ＩｓＨであるため、前述の式（９）の関係が成り立ち、式（９）から前述の式（２５）の関係を求めることができる。この式（２５）により、ハイサイド電流検出回路１２ｄは、ハイサイドドライバからの負荷電流ＩｏｕｔＨを－１／（ＮＨ＋１）倍した検出電流ＩｃｕｒＨを出力することが分かる。すなわち、第１～第４の実施形態と同様に、ハイサイド電流検出回路１２ｄから出力される検出電流ＩｃｕｒＨは負荷電流ＩｏｕｔＨに比例しており、さらにその大きさは負荷電流ＩｏｕｔＨに比べて小さいことが分かる。

　なお、ローサイドドライバについては、第４の実施形態と同様のローサイド電流検出回路２２ｂを有している。

　図１１は、図１０の負荷駆動回路における各信号のタイミングチャートの一例である。

　図１１において、ローサイドＯＮ期間Ｔ３では、電磁負荷６からローサイドＮＭＯＳドライバ２１ｎを経由して負荷電流ＩｏｕｔＬがグランド電位ＧＮＤに流れ、ハイサイドドライバからの負荷電流ＩｏｕｔＨは流れない。すなわち、リーク電流の影響を無視して考えると、Ｉｏｕｔ＝ＩｏｕｔＬかつＩｏｕｔＨ＝０である。そのため、出力端子ＯＵＴの電圧は、グランド電位ＧＮＤからローサイドＮＭＯＳドライバ２１ｎのオン電圧ＶｏｎＬだけ昇圧した電圧となる。なお、ローサイドＮＭＯＳドライバ２１ｎのオン抵抗をＲｏｎＬとすると、オン電圧ＶｏｎＬは前述の式（１９）で表すことができる。

　ローサイドＯＮ期間Ｔ３からハイサイドＯＮ期間Ｔ１への遷移期間であるデッドタイム期間Ｔ２ｂでは、ハイサイドＮＭＯＳドライバ１１ｎおよびローサイドＮＭＯＳドライバ２１ｎは共にオフとなり、電磁負荷６によるフライバック電圧が発生することで、ハイサイドＮＭＯＳドライバ１１ｎのボディダイオードを介して、電磁負荷６から電源５へ負荷電流ＩｏｕｔＨが流れる。すなわち、リーク電流の影響を無視して考えると、Ｉｏｕｔ＝ＩｏｕｔＨかつＩｏｕｔＬ＝０である。そのため、出力端子ＯＵＴの電圧は、電源電圧ＶＢからハイサイドＮＭＯＳドライバ１１ｎのボディダイオードの順方向電圧ＶＯＦＦだけ昇圧した電圧となる。このときのゲート信号ＨＧＡＴＥの電圧は、ハイサイドＮＭＯＳドライバ１１ｎを完全にオフさせるため、以下の式（２９）を満たすことが好ましい。
　ＨＧＡＴＥ＝ＶＢ＋ＶＯＦＦ　　　・・・（２９）

　ハイサイドＯＮ期間Ｔ１では、電磁負荷６からの負荷電流ＩｏｕｔＨがハイサイドドライバを経由して電源５に流れ、ローサイドドライバからの負荷電流ＩｏｕｔＬは流れない。すなわち、リーク電流の影響を無視して考えると、Ｉｏｕｔ＝ＩｏｕｔＨかつＩｏｕｔＬ＝０である。そのため、出力端子ＯＵＴの電圧は、電源電圧ＶＢからハイサイドＮＭＯＳドライバ１１ｎのオン電圧ＶｏｎＨだけ昇圧した電圧となる。なお、ハイサイドＮＭＯＳドライバ１１ｎのオン抵抗をＲｏｎＨとすると、オン電圧ＶｏｎＨは前述の式（１５）で表すことができる。

　ハイサイドＮＭＯＳドライバ１１ｎのソース電圧は、出力端子ＯＵＴの電圧に等しい。ハイサイドＮＭＯＳドライバ１１ｎがオフからオンとなる閾値電圧をＶｔｈｎと表すと、ハイサイドＮＭＯＳドライバ１１ｎをオンさせるために必要なゲート信号ＨＧＡＴＥの電圧は、以下の式（３０）で表すことができる。
　ＨＧＡＴＥ＝ＶＢ＋ＶｏｎＨ＋Ｖｔｈｎ　　　・・・（３０）

　前述の式（１５）を用いて、式（３０）は以下の式（３１）のように変形できる。
　ＨＧＡＴＥ＝ＶＢ＋ＩｍＨ×ＲｏｎＨ＋Ｖｔｈｎ　　　・・・（３１）

　上記の式（３１）から、ゲート信号ＨＧＡＴＥの電圧は電源電圧ＶＢよりも高いことが分かる。そのため、昇圧回路１０ａから電源電圧ＶＢよりも高電位の電圧Ｖｃｐをハイサイドプリドライバ９Ｈへ供給することで、ハイサイドプリドライバ９Ｈから電源電圧ＶＢよりも高い電圧でゲート信号ＨＧＡＴＥを出力できるようにしている。

　ハイサイドＯＮ期間Ｔ１からローサイドＯＮ期間Ｔ３への遷移期間であるデッドタイム期間Ｔ２ａでは、デッドタイム期間Ｔ２ｂと同様に、ハイサイドＮＭＯＳドライバ１１ｎおよびローサイドＮＭＯＳドライバ２１ｎは共にオフとなる。このとき、電磁負荷６によるフライバック電圧が発生し、ハイサイドＮＭＯＳドライバ１１ｎのボディダイオードを介して、電源５から電磁負荷６へ負荷電流ＩｏｕｔＨが流れる。すなわち、リーク電流の影響を無視して考えると、Ｉｏｕｔ＝ＩｏｕｔＨかつＩｏｕｔＬ＝０である。そのため、出力端子ＯＵＴの電圧は、電源電圧ＶＢからハイサイドＮＭＯＳドライバ１１ｎのボディダイオードの順方向電圧ＶＯＦＦだけ昇圧した電圧となる。このときのゲート信号ＨＧＡＴＥの電圧は、ハイサイドＮＭＯＳドライバ１１ｎを完全にオフさせるため、前述の式（２９）を満たすことが好ましい。

　なお、本実施形態において、全ての期間で検出電流Ｉｃｕｒから負荷電流Ｉｏｕｔを高精度に検出するためには、前述の第４の実施形態と同様に、式（２８）の条件を満たすことが好ましい。すなわち、ＮＨ＝ＮＬかつＲｃＬ＝１の条件を満たすことが好ましい。

　以上説明した本発明の第５の実施形態によれば、第４の実施の形態で説明したのと同様の作用効果を奏することができる。

　これまで説明したように、第１～第５の各実施形態では、ハイサイドドライバ１およびローサイドドライバ２のドライバ用トランジスタ１１、２１とそれぞれ並列に、ハイサイド電流検出回路１２、ローサイド電流検出回路２２が設けられている。ハイサイド電流検出回路１２は、電磁負荷６に流れる負荷電流ＩｏｕｔＨに比例した検出電流ＩｃｕｒＨを出力し、ローサイド電流検出回路２２は、電磁負荷６に流れる負荷電流ＩｏｕｔＬに比例した検出電流ＩｃｕｒＬを出力する。これらの検出電流ＩｃｕｒＨ、ＩｃｕｒＬを合計した検出電流Ｉｃｕｒを検出抵抗７で電圧出力に変換することで、低損失で常時電流検出が可能となり、電流検出回路の高信頼化に優位である。

　また、ハイサイド電流検出回路１２からの検出電流ＩｃｕｒＨと、ローサイド電流検出回路２２からの検出電流ＩｃｕｒＬとを合わせて、一つの検出抵抗７で電圧に変換する。したがって、ハイサイドドライバ１とローサイドドライバ２に対して個別に検出抵抗を設ける必要がなく、共通の検出抵抗７に集約することができるため、小型化・低コスト化に効果がある。

（第６の実施形態）
　次に、本発明の第６の実施形態について説明する。図１２は、本発明の第６の実施形態による電流検出回路を適用した負荷駆動回路の構成を示すブロック図である。以下では、この図１２に示す負荷駆動回路について、第１の実施形態で説明した図１の負荷駆動回路との違いを中心に説明する。

　なお、図１２は、本発明による電流検出回路を適用した負荷駆動回路の構成として、図１とは別の回路構成を示したものである。この図１２の回路構成において、図１で示した出力回路８ａおよびコンパレータ８ｂは省略している。また、図１２ではハイサイド電流検出回路１２およびローサイド電流検出回路２２の詳細な構成を示していないが、これには第１～第５の各実施形態で説明したような回路構成のいずれを用いてもよい。

　図１２の回路構成では、図１の検出抵抗７に代えて、検出抵抗７ａと、電流源５０に接続された参照抵抗７ｂとを備えている。また、検出抵抗７ａおよび参照抵抗７ｂに接続された温度補正手段３ａを備えている。

　ハイサイド電流検出回路１２から出力された検出電流ＩｃｕｒＨと、ローサイド電流検出回路２２から出力された検出電流ＩｃｕｒＬとは、検出抵抗７ａに入力される。すると、検出電流ＩｃｕｒＨと検出電流ＩｃｕｒＬとを合わせた検出電流Ｉｃｕｒが検出抵抗７ａに流れ、この検出電流Ｉｃｕｒに応じた電圧が検出抵抗７ａの両端間に生じる。このようにして、検出抵抗７ａにおいて検出電流Ｉｃｕｒが電圧に変換される。検出抵抗７ａの電圧は、温度補正手段３ａに接続された出力端子ＣＵＲに出力される。この出力端子ＣＵＲの電圧Ｖｃｕｒは、検出抵抗７の抵抗値をＲｃｕｒとすると、前述の式（３）により表される。

　電流源５０は、一定の参照電流Ｉｒｅｆを参照抵抗７ｂに出力する。このとき、参照電流Ｉｒｅｆとして、温度による変動がなるべく小さな電流を電流源５０が出力することが好ましい。この参照電流Ｉｒｅｆが参照抵抗７ｂを流れることにより、参照電流Ｉｒｅｆに応じた電圧が参照抵抗７ｂの両端間に生じる。このようにして、参照抵抗７ｂにおいて参照電流Ｉｒｅｆが電圧に変換される。参照抵抗７ｂの電圧は、温度補正手段３ａに接続された出力端子ＲＥＦに出力される。この出力端子ＲＥＦの電圧Ｖｒｅｆは、参照抵抗７ｂの抵抗値をＲｒｅｆとすると、以下の式（３２）で表される。
　Ｖｒｅｆ＝Ｉｒｅｆ×Ｒｒｅｆ　　　・・・（３２）

　温度補正手段３ａは、出力端子ＣＵＲの電圧Ｖｃｕｒと出力端子ＲＥＦの電圧Ｖｒｅｆとを入力し、これらの電圧に基づいて温度補正信号ＣＵＲ＿ａｄｊを出力する。この温度補正信号ＣＵＲ＿ａｄｊは、電圧Ｖｃｕｒの温度依存性を電圧Ｖｒｅｆにより補正した電圧を表している。

　なお、検出抵抗７ａと参照抵抗７ｂには、温度による抵抗値の変動特性がなるべく等しいものを用いることが好ましい。たとえば、同一の半導体集積回路上に、互いに近傍に配置されて等しい素子寸法で形成された一組の抵抗器を、検出抵抗７ａおよび参照抵抗７ｂとして用いることができる。

　図１３は、図１２の電流源５０の一構成例を示す図である。なお、この図に示した回路構成は一例であり、一定の参照電流Ｉｒｅｆを出力するものであれば、電流源５０においてどのような回路構成を適用してもよい。

　図１３に示す電流源５０は、基準電圧Ｖｃｒｅｆを出力する基準電圧源５１０と、基準抵抗値Ｒｃｒｅｆを有する基準抵抗５１１と、オペアンプ５１２と、ＮＭＯＳ５１３と、カレントミラー５１４とを備えている。この回路構成において、オペアンプ５１２およびＮＭＯＳ５１３は、基準抵抗５１１の両端電圧を基準電圧Ｖｃｒｅｆと等しくするための負帰還を構成する。

　電流源５０が出力する参照電流Ｉｒｅｆは、前述のように温度による変動が小さいことを特長とする。ここで、図１３の回路構成において、参照電流Ｉｒｅｆは基準抵抗５１１を流れる電流に等しいため、Ｉｒｅｆ＝Ｖｃｒｅｆ／Ｒｃｒｅｆと表される。そのため、参照電流Ｉｒｅｆの温度による変動を小さくするためには、基準電圧源５１０が発生する基準電圧Ｖｃｒｅｆおよび基準抵抗５１１の抵抗値Ｒｃｒｅｆの温度依存性を共に小さくすることが好ましい。あるいは、基準電圧Ｖｃｒｅｆと抵抗値Ｒｃｒｅｆの温度依存性を等しくすることで、温度変化に対してＶｃｒｅｆ／Ｒｃｒｅｆを一定としてもよい。

　図１４（ａ）、図１４（ｂ）は、図１２の温度補正手段３ａの構成例をそれぞれ示す図である。なお、これらの図に示した構成は一例であり、電圧Ｖｃｕｒの温度依存性を電圧Ｖｒｅｆにより補正した温度補正信号ＣＵＲ＿ａｄｊを出力するものであれば、温度補正手段３ａにおいてどのような構成を適用してもよい。いずれの構成を用いた場合にも、温度による電流検出結果の誤差を小さくすることができ、電流検出回路の高信頼化に優位となる。

　図１４（ａ）に示す温度補正手段３ａにおいて、出力端子ＣＵＲから入力された電圧Ｖｃｕｒと、出力端子ＲＥＦから入力された電圧Ｖｒｅｆとは、ローパスフィルタ３０１にそれぞれ入力される。ローパスフィルタ３０１は、たとえば抵抗と容量で構成されており、電圧Ｖｃｕｒ、Ｖｒｅｆからノイズなどの高周波成分をそれぞれ除去してＡＤコンバータ３０２へそれぞれ出力する。ＡＤコンバータ３０２は、ローパスフィルタ３０１を通過した電圧Ｖｃｕｒ、Ｖｒｅｆをデジタル値にそれぞれ変換する。

　ＲＥＦ初期値３０３は、予め所定の基準温度で取得された電圧Ｖｒｅｆの初期値を保持している。ＡＤコンバータ３０２によりデジタル値に変換された電圧Ｖｒｅｆをこの電圧Ｖｒｅｆの初期値により除算することで、参照抵抗７ｂの抵抗値Ｒｒｅｆに対する温度依存性係数が算出される。この温度依存性係数を用いて、ＡＤコンバータ３０２によりデジタル値に変換された電圧Ｖｃｕｒを除算することで、温度補正手段３ａは温度補正信号ＣＵＲ＿ａｄｊを算出して出力する。ここで、検出抵抗７ａと参照抵抗７ｂは、前述のように温度による抵抗値の変動特性がほぼ等しい。したがって、温度補正手段３ａでは、参照抵抗７ｂの抵抗値Ｒｒｅｆに対する温度依存性係数を上記のようにして算出することで、特性の等しい検出抵抗７ａの抵抗値Ｒｃｕｒに対する温度依存性係数を求め、これを用いて温度補正信号ＣＵＲ＿ａｄｊを算出することができる。

　たとえば、所定の基準温度における検出抵抗７ａと参照抵抗７ｂの抵抗値をＲｃｕｒ（０）、Ｒｒｅｆ（０）とそれぞれ表し、任意の温度Ｔにおける検出抵抗７ａと参照抵抗７ｂの抵抗値をＲｃｕｒ（Ｔ）、Ｒｒｅｆ（Ｔ）とそれぞれ表す。また、検出抵抗７ａと参照抵抗７ｂの抵抗値の温度依存性をαｃｕｒ、αｒｅｆとそれぞれ表す。この場合、任意の温度Ｔにおける出力端子ＣＵＲの電圧をＶｃｕｒ（Ｔ）と表し、出力端子ＲＥＦの電圧をＶｒｅｆ（Ｔ）と表すと、前述の式（３）、（３２）から、これらは以下の式（３３）、（３４）でそれぞれ表される。
　Ｖｃｕｒ（Ｔ）＝Ｉｃｕｒ×αｃｕｒ×Ｒｃｕｒ（０）　　　・・・（３３）
　Ｖｒｅｆ（Ｔ）＝Ｉｒｅｆ×αｒｅｆ×Ｒｒｅｆ（０）　　　・・・（３４）

　また、基準温度における出力端子ＲＥＦの電圧をＶｒｅｆ（０）とすると、これは以下の式（３５）で表される。
　Ｖｒｅｆ（０）＝Ｉｒｅｆ×Ｒｒｅｆ（０）　　　・・・（３５）

　ここで、前述のように図１４（ａ）に示す温度補正手段３ａは、電圧Ｖｒｅｆをその初期値により除算することで温度依存係数を算出し、これを用いて電圧Ｖｃｕｒを除算することで温度補正信号ＣＵＲ＿ａｄｊを算出する。すなわち、温度補正信号ＣＵＲ＿ａｄｊの電圧は、以下の式（３６）で表すことができる。
　ＣＵＲ＿ａｄｊ＝Ｖｃｕｒ（Ｔ）／（Ｖｒｅｆ（Ｔ）／Ｖｒｅｆ（０））
　　　・・・（３６）

　上記の式（３３）、（３４）、（３５）および（３６）から、以下の式（３７）が得られる。
　ＣＵＲ＿ａｄｊ＝Ｉｃｕｒ×Ｒｃｕｒ（０）×αｃｕｒ／αｒｅｆ　　・・・（３７）

　ここで、検出抵抗７ａと参照抵抗７ｂは、前述のように温度による抵抗値の変動特性がほぼ等しいため、上記の式（３７）においてαｃｕｒ＝αｒｅｆである。したがって、式（３７）を変形することで以下の式（３８）が得られる。
　ＣＵＲ＿ａｄｊ＝Ｉｃｕｒ×Ｒｃｕｒ（０）＝Ｖｃｕｒ（０）　　　・・・（３８）

　上記の式（３８）から、温度補正信号ＣＵＲ＿ａｄｊは、検出電流Ｉｃｕｒに応じて検出抵抗７ａから出力端子ＣＵＲに出力される基準温度での電圧Ｖｃｕｒ（０）と等しいことが分かる。すなわち、温度補正手段３ａから出力される温度補正信号ＣＵＲ＿ａｄｊでは、検出電流Ｉｃｕｒの検出結果から検出抵抗７ａの抵抗値の温度依存性が除去されていることが分かる。

　なお、図１２の回路構成において、検出抵抗７ａに流れる検出電流Ｉｃｕｒの温度依存性は、第１の実施形態で説明したように、ハイサイド電流検出回路１２における検出電流ＩｃｕｒＨに対する比率ＲＨの温度依存性や、ローサイド電流検出回路２２における検出電流ＩｃｕｒＬに対する比率ＲＬの温度依存性に応じて決定される。前述のように、ハイサイドドライバ１のドライバ用トランジスタ１１およびハイサイド電流検出回路１２と、ローサイドドライバ２のドライバ用トランジスタ２１およびローサイド電流検出回路２２とを、同一のシリコン基板上に作られた半導体回路を用いて構成することで、上記の比率ＲＨ、ＲＬの温度依存性を低減することができる。したがって、検出抵抗７ａの抵抗値の温度依存性αｃｕｒや、参照抵抗７ｂの抵抗値の温度依存性αｒｅｆに比べて、検出電流Ｉｃｕｒの温度依存性を小さくすることができる。

　図１４（ｂ）は、図１４（ａ）とは別の温度補正手段３ａの構成例を示している。この温度補正手段３ａでは、ローパスフィルタ３０１を通過した電圧Ｖｒｅｆが参照電圧として、ローパスフィルタ３０１を通過した電圧Ｖｃｕｒと同じＡＤコンバータ３０２に入力される。ＡＤコンバータ３０２は、ローパスフィルタ３０１を通過した電圧Ｖｃｕｒと参照電圧Ｖｒｅｆをデジタル値にそれぞれ変換し、参照電圧Ｖｒｅｆを用いて電圧Ｖｃｕｒを正規化することにより、温度補正信号ＣＵＲ＿ａｄｊを算出して出力する。すなわち、温度補正信号ＣＵＲ＿ａｄｊは、以下の式（３９）で表すことができる。
　ＣＵＲ＿ａｄｊ＝Ｖｃｕｒ（Ｔ）／Ｖｒｅｆ（Ｔ）　　　・・・（３９）

　前述のようにαｃｕｒ＝αｒｅｆであるため、前述の式（３３）および（３４）と、上記の式（３９）から、以下の式（４０）が得られる。
　ＣＵＲ＿ａｄｊ＝Ｉｃｕｒ×Ｒｃｕｒ（０）／（Ｉｒｅｆ×Ｒｒｅｆ（０））
　　　・・・（４０）

　上記の式（４０）において、右辺のＲｃｕｒ（０）／（Ｉｒｅｆ×Ｒｒｅｆ（０））は、所定の基準温度における検出抵抗７ａの抵抗値Ｒｃｕｒ（０）および参照抵抗７ｂの抵抗値Ｒｒｅｆ（０）によって定まる定数である。すなわち、温度補正手段３ａから出力される温度補正信号ＣＵＲ＿ａｄｊでは、検出電流Ｉｃｕｒの検出結果から、検出抵抗７ａの抵抗値の温度依存性が除去されていることが分かる。そのため、広い温度範囲において負荷電流Ｉｏｕｔを高精度に検出することができ、高信頼化に優位となる。

　以上説明したように、本実施形態による電流検出回路では、温度補正手段３ａにより、検出電流Ｉｃｕｒによって検出抵抗７ａに生じる電圧Ｖｃｕｒの温度依存性を除去する。これにより、検出抵抗７ａの抵抗値の温度変化による負荷電流Ｉｏｕｔの検出結果の誤差を補正することができる。そのため、広い温度範囲において負荷電流Ｉｏｕｔを高精度に検出することができ、高信頼化に優位となる。

　また、ハイサイド電流検出回路１２からの検出電流ＩｃｕｒＨと、ローサイド電流検出回路２２からの検出電流ＩｃｕｒＬとを合わせて、一つの検出抵抗７ａで電圧に変換する。したがって、検出抵抗７ａと対で設けられる参照抵抗７ｂも一つで済むため、少ない部品の追加で電流検出回路の高精度化が可能である。

　以上説明した本発明の第６の実施形態によれば、第１～第５の各実施形態で説明した（１）～（７）の作用効果に加えて、さらに以下の（８）、（９）のような作用効果を奏
する。

（８）本実施形態による電流検出回路は、一定の参照電流Ｉｒｅｆを出力する電流源５０と、参照電流Ｉｒｅｆを電圧に変換するための参照抵抗７ｂと、参照抵抗７ｂの電圧に基づいて、検出抵抗７ａの抵抗値の温度変化による負荷電流Ｉｏｕｔの検出結果の誤差を補正する温度補正手段３ａとをさらに備える。このようにしたので、広い温度範囲において負荷電流Ｉｏｕｔを高精度に検出することができる。

（９）検出抵抗７ａおよび参照抵抗７ｂは、同一の半導体基板上に形成することができる。このようにすれば、負荷電流Ｉｏｕｔの検出結果に対する温度補正を高精度で行うことができる。

（第７の実施形態）
　次に、本発明の第７の実施形態について説明する。図１５は、さらなる電流検出の高精度化を可能とする、本発明の第７の実施形態による電流検出回路を適用した負荷駆動回路の構成を示すブロック図である。以下では、この図１５に示す負荷駆動回路について、第６の実施形態で説明した図１２の負荷駆動回路との違いを中心に説明する。

　なお、図１５は、本発明による電流検出回路を適用した負荷駆動回路の構成として、図１、１２とは別の回路構成を示したものである。この図１５の回路構成において、図１で示した出力回路８ａおよびコンパレータ８ｂは省略している。また、図１５ではハイサイド電流検出回路１２およびローサイド電流検出回路２２の詳細な構成を示していないが、これには第１～第５の各実施形態で説明したような回路構成のいずれを用いてもよい。

　図１５の回路構成では、第６の実施形態で説明した図１２の回路構成と同様に、図１の検出抵抗７に代えて、検出抵抗７ａと参照抵抗７ｂを備えている。この参照抵抗７ｂは、図１２とは異なり、可変電流源５１に接続されている。また、図１２の温度補正手段３ａに代えて、温度補正手段３ｂを備えている。

　可変電流源５１は、図１２の電流源５０と同様に、温度による変動が小さい参照電流Ｉｒｅｆを参照抵抗７ｂに出力する。さらに可変電流源５１は、この参照電流Ｉｒｅｆを外部からの可変電流選択信号に応じて変化させることができる。

　温度補正手段３ｂは、図１２の温度補正手段３ａと同様に、出力端子ＣＵＲの電圧Ｖｃｕｒと出力端子ＲＥＦの電圧Ｖｒｅｆとを入力し、これらの電圧に基づいて温度補正信号ＣＵＲ＿ａｄｊを出力する。この温度補正信号ＣＵＲ＿ａｄｊは、電圧Ｖｃｕｒの温度依存性を電圧Ｖｒｅｆにより補正した電圧を表している。

　図１６は、図１５の可変電流源５１の一構成例を示す図である。なお、この図に示した回路構成は一例であり、可変電流選択信号に応じて変化する参照電流Ｉｒｅｆを出力するものであれば、可変電流源５１においてどのような回路構成を適用してもよい。

　図１６に示す可変電流源５１は、第６の実施形態で説明した図１３の電流源５０と同様に、基準電圧Ｖｃｒｅｆを出力する基準電圧源５１０と、基準抵抗値Ｒｃｒｅｆを有する基準抵抗５１１と、オペアンプ５１２と、ＮＭＯＳ５１３とを有し、さらにカレントミラー５１５を備えている。この回路構成において、オペアンプ５１２およびＮＭＯＳ５１３は、基準抵抗５１１の両端電圧を基準電圧Ｖｃｒｅｆと等しくするための負帰還を構成する。

　カレントミラー５１５は、ＰＭＯＳトランジスタであるＰＭＯＳａ５１５ａ、ＰＭＯＳｂ５１５ｂおよびＰＭＯＳｃ５１５ｃと、ＰＭＯＳｂ５１５ｂとＰＭＯＳｃ５１５ｃのドレイン端子に接続されているスイッチ５１６とを備える。スイッチ５１６の開閉状態は、可変電流選択信号によって切り替えられる。この回路構成により、ＰＭＯＳａ５１５ａをコピー元として、ＰＭＯＳｂ５１５ｂやＰＭＯＳｃ５１５ｃに入力電流がコピーされて参照電流Ｉｒｅｆが流れる。この参照電流Ｉｒｅｆの大きさは、スイッチ５１６の開閉状態に応じて変化される。

　たとえば、ＰＭＯＳａ５１５ａ、ＰＭＯＳｂ５１５ｂおよびＰＭＯＳｃ５１５ｃについて、これらのゲート長とゲート幅がそれぞれ同一であるとする。また、可変電流選択信号がＨｉｇｈのときにスイッチ５１６がＯＮされ、Ｌｏｗのときにスイッチ５１６がＯＦＦされるとする。このような場合、可変電流選択信号がＨｉｇｈであってスイッチ５１６がＯＮであるときの参照電流ＩｒｅｆＨは下記の式（４１）により、可変電流選択信号がＬｏｗであってスイッチ５１６がＯＦＦであるときの参照電流ＩｒｅｆＬは下記の式（４２）により、それぞれ表すことができる。
　ＩｒｅｆＨ＝２×Ｖｒｅｆｃ／Ｒｒｅｆｃ　　　・・・（４１）
　ＩｒｅｆＬ＝Ｖｒｅｆｃ／Ｒｒｅｆｃ　　　・・・（４２）

　上記の式（４１）、（４２）により、可変電流源５１では、可変電流選択信号に応じて参照電流Ｉｒｅｆを変化できることが分かる。

　図１７（ａ）、図１７（ｂ）は、図１５の温度補正手段３ｂの構成例をそれぞれ示す図である。これらの図に示す温度補正手段３ｂは、リーク電流や、図１に示した出力回路８ａ（図１５では省略している）のオフセットの影響による温度補正誤差の除去を目的として設けられたものである。なお、これらの図に示した構成は一例であり、電圧Ｖｃｕｒの温度依存性を電圧Ｖｒｅｆにより補正した温度補正信号ＣＵＲ＿ａｄｊを出力するものであれば、温度補正手段３ｂにおいてどのような構成を適用してもよい。いずれの構成を用いた場合にも、温度による電流検出結果の誤差を小さくすることができ、電流検出回路の高信頼化に優位となる。

　図１７（ａ）に示す温度補正手段３ｂにおいて、出力端子ＣＵＲから入力された電圧Ｖｃｕｒと、出力端子ＲＥＦから入力された電圧Ｖｒｅｆとは、ローパスフィルタ３０１にそれぞれ入力される。ローパスフィルタ３０１は、電圧Ｖｃｕｒ、Ｖｒｅｆからノイズなどの高周波成分をそれぞれ除去してＡＤコンバータ３０２へそれぞれ出力する。ＡＤコンバータ３０２は、ローパスフィルタ３０１を通過した電圧Ｖｃｕｒ、Ｖｒｅｆをデジタル値にそれぞれ変換する。ＡＤコンバータ３０２から出力された電圧Ｖｒｅｆのデジタル値はレジスタ３０４に、電圧Ｖｃｕｒのデジタル値はレジスタ３０５においてそれぞれ保持される。

　レジスタ３０４に保持された電圧Ｖｒｅｆのデジタル値は、デマルチプレクサ３０６により、可変電流選択信号に応じて分離され、レジスタ３０７または３０８に出力される。すなわち、可変電流選択信号がＬｏｗであってスイッチ５１６がＯＦＦである場合は、電圧Ｖｒｅｆのデジタル値がレジスタ３０７に出力されて保持され、可変電流選択信号がＨｉｇｈであってスイッチ５１６がＯＮである場合は、電圧Ｖｒｅｆのデジタル値がレジスタ３０８に出力されて保持される。そして、レジスタ３０８に保持されたスイッチＯＮ時の電圧Ｖｒｅｆのデジタル値から、レジスタ３０７に保持されたスイッチＯＦＦ時の電圧Ｖｒｅｆのデジタル値が減算される。これにより、可変電流源５１から参照電流ＩｒｅｆＨが出力されたときの参照抵抗７ｂの電圧と、可変電流源５１から参照電流ＩｒｅｆＬが出力されたときの参照抵抗７ｂの電圧との間の差分が、電圧Ｖｒｅｆの傾きとして算出される。

　傾き初期値３０９は、予め所定の基準温度で取得された電圧Ｖｒｅｆの傾きの初期値を保持している。上記のようにして算出された電圧Ｖｒｅｆの傾きをこの電圧Ｖｒｅｆの傾きの初期値により除算することで、参照抵抗７ｂの抵抗値Ｒｒｅｆに対する温度依存性係数が算出される。この温度依存性係数を用いて、レジスタ３０５から出力された電圧Ｖｃｕｒのデジタル値を除算することで、温度補正手段３ｂは温度補正信号ＣＵＲ＿ａｄｊを算出して出力する。ここで、検出抵抗７ａと参照抵抗７ｂは、第６の実施形態で説明したように、温度による抵抗値の変動特性がほぼ等しい。したがって、温度補正手段３ｂでは、参照抵抗７ｂの抵抗値Ｒｒｅｆに対する温度依存性係数を上記のようにして算出することで、特性の等しい検出抵抗７ａの抵抗値Ｒｃｕｒに対する温度依存性係数を求め、これを用いて温度補正信号ＣＵＲ＿ａｄｊを算出することができる。

　たとえば、第６の実施形態と同様に、所定の基準温度における検出抵抗７ａと参照抵抗７ｂの抵抗値をＲｃｕｒ（０）、Ｒｒｅｆ（０）とそれぞれ表し、任意の温度Ｔにおける検出抵抗７ａと参照抵抗７ｂの抵抗値をＲｃｕｒ（Ｔ）、Ｒｒｅｆ（Ｔ）とそれぞれ表す。また、検出抵抗７ａと参照抵抗７ｂの抵抗値の温度依存性が等しいものとして、これらをαと表す。さらに、任意の温度Ｔにおけるリーク電流などによる出力端子ＣＵＲのオフセット電圧をＶｃｕｒｏｆｆ（Ｔ）、出力端子ＲＥＦのオフセット電圧をＶｒｅｆｏｆｆ（Ｔ）とそれぞれ表し、所定の基準温度における出力端子ＣＵＲのオフセット電圧をＶｃｕｒｏｆｆ（０）、出力端子ＲＥＦのオフセット電圧をＶｒｅｆｏｆｆ（０）とそれぞれ表す。この場合、任意の温度Ｔにおける出力端子ＣＵＲの電圧Ｖｃｕｒ（Ｔ）と表し、可変電流選択信号がＨｉｇｈであってスイッチ５１６がＯＮである場合の出力端子ＲＥＦの電圧をＶｒｅｆＨ（Ｔ）と表し、可変電流選択信号がＬｏｗであってスイッチ５１６がＯＦＦである場合の出力端子ＲＥＦの電圧をＶｒｅｆＬ（Ｔ）と表すと、これらは以下の式（４３）、（４４）、（４５）でそれぞれ表される。
　Ｖｃｕｒ（Ｔ）＝Ｉｃｕｒ×α×Ｒｃｕｒ（０）＋Ｖｃｕｒｏｆｆ（Ｔ）
　　　・・・（４３）
　ＶｒｅｆＨ（Ｔ）＝ＩｒｅｆＨ×α×Ｒｒｅｆ（０）＋Ｖｒｅｆｏｆｆ（Ｔ）
　　　・・・（４４）
　ＶｒｅｆＬ（Ｔ）＝ＩｒｅｆＬ×α×Ｒｒｅｆ（０）＋Ｖｒｅｆｏｆｆ（Ｔ）
　　　・・・（４５）

　また、基準温度におけるスイッチＯＮ時の出力端子ＲＥＦの電圧をＶｒｅｆＨ（０）、スイッチＯＦＦ時の出力端子ＲＥＦの電圧をＶｒｅｆＬ（０）とすると、これらは以下の式（４６）、（４７）で表される。
　ＶｒｅｆＨ（０）＝ＩｒｅｆＨ×Ｒｒｅｆ（０）＋Ｖｒｅｆｏｆｆ（０）
　　　・・・（４６）
　ＶｒｅｆＬ（０）＝ＩｒｅｆＬ×Ｒｒｅｆ（０）＋Ｖｒｅｆｏｆｆ（０）
　　　・・・（４７）

　前述のような算出方法により、レジスタ３０７、３０８からそれぞれ出力されるデジタル値を基に、温度Ｔにおける電圧Ｖｒｅｆの傾きが求められる。この算出結果をＶｒｅｆＨ＿Ｌ（Ｔ）と表すと、これは上記の式（４４）、（４５）により、以下の式（４８）で表すことができる。
　ＶｒｅｆＨ＿Ｌ（Ｔ）＝ＶｒｅｆＨ（Ｔ）－ＶｒｅｆＬ（Ｔ）
　　＝（ＩｒｅｆＨ－ＩｒｅｆＬ）×α×Ｒｒｅｆ（０）　　　・・・（４８）

　また、基準温度における電圧Ｖｒｅｆの傾きの算出結果をＶｒｅｆＨ＿Ｌ（０）と表すと、これは上記の式（４６）、（４７）により、以下の式（４９）で表すことができる。
　ＶｒｅｆＨ＿Ｌ（０）＝ＶｒｅｆＨ（０）－ＶｒｅｆＬ（０）
　　＝（ＩｒｅｆＨ－ＩｒｅｆＬ）×Ｒｒｅｆ（０）　　　・・・（４９）

　したがって、温度補正手段３ｂから出力される温度補正信号ＣＵＲ＿ａｄｊの電圧は、以下の式（５０）で表すことができる。
　ＣＵＲ＿ａｄｊ＝Ｖｃｕｒ（Ｔ）／（ＶｒｅｆＨ＿Ｌ（Ｔ）／ＶｒｅｆＨ＿Ｌ（０））
　　＝（Ｉｃｕｒ×α×Ｒｃｕｒ（０）＋Ｖｃｕｒｏｆｆ（Ｔ））／α
　　＝Ｉｃｕｒ×Ｒｃｕｒ（０）＋Ｖｃｕｒｏｆｆ（Ｔ）／α
　　＝Ｖｃｕｒ（０）＋Ｖｃｕｒｏｆｆ（Ｔ）／α　　　・・・（５０）

　一方、前述の第６の実施形態における温度補正手段３ａは、上記のような電圧Ｖｒｅｆの傾きによる補正を行っていない。このときの温度補正信号ＣＵＲ＿ａｄｊの電圧は、前述の式（３６）で表される。式（３６）は、式（４３）～（４７）から以下の式（５１）のように変形できる。なお、式（５１）において、Ｖｒｅｆ（Ｔ）、Ｖｒｅｆ（０）は、式（４４）、（４６）においてＩｒｅｆＨ＝Ｉｒｅｆとすること、または式（４５）、（４７）においてＩｒｅｆＬ＝Ｉｒｅｆとすることでそれぞれ得られる。
　ＣＵＲ＿ａｄｊ＝Ｖｃｕｒ（Ｔ）／（Ｖｒｅｆ（Ｔ）／Ｖｒｅｆ（０））
　　＝（Ｉｃｕｒ×α×Ｒｃｕｒ（０）＋Ｖｃｕｒｏｆｆ（Ｔ））／（（Ｉｒｅｆ×α×Ｒｒｅｆ（０）＋Ｖｒｅｆｏｆｆ（Ｔ））／（Ｉｒｅｆ×Ｒｒｅｆ（０）＋Ｖｒｅｆｏｆｆ（Ｔ）））　　　・・・（５１）

　上記の式（５０）と式（５１）を比較すると、式（５１）では、検出抵抗７ａと参照抵抗７ｂの抵抗値の温度依存性αに対する補正をしても、出力端子ＲＥＦのオフセット電圧Ｖｒｅｆｏｆｆ（Ｔ）による誤差が発生してしまうことが分かる。したがって、本実施形態では、温度補正手段３ｂにより、負荷電流Ｉｏｕｔの検出においてさらなる高精度化が可能となる。

　図１７（ｂ）は、図１７（ａ）とは別の温度補正手段３ｂの構成例を示している。この温度補正手段３ｂは、図１７（ａ）の回路構成において傾き補正後に残る出力端子ＣＵＲのオフセット電圧Ｖｃｕｒｏｆｆ（Ｔ）による誤差、すなわち上記の式（５０）においてＶｃｕｒｏｆｆ（Ｔ）／αで表される誤差が検出精度に与える影響が大きい場合に好適なものである。

　図１７（ｂ）に示す温度補正手段３ｂにおいて、Ｖｃｕｒｏｆｆ初期値３１０は、予め所定の基準温度で取得された負荷電流Ｉｏｕｔが０であるときの出力端子ＣＵＲのオフセット電圧Ｖｃｕｒｏｆｆ（０）を保持している。このオフセット電圧Ｖｃｕｒｏｆｆ（０）を、レジスタ３０５から出力された電圧Ｖｃｕｒのデジタル値から減算し、その算出結果を前述の抵抗値Ｒｒｅｆに対する温度依存性係数で除算することで、温度補正手段３ｂは温度補正信号ＣＵＲ＿ａｄｊを算出して出力する。このときの温度補正信号ＣＵＲ＿ａｄｊは、以下の式（５２）で表すことができる。
　ＣＵＲ＿ａｄｊ
　　＝（Ｖｃｕｒ（Ｔ）－Ｖｃｕｒｏｆｆ（０）／（ＶｒｅｆＨ＿Ｌ（Ｔ）／ＶｒｅｆＨ＿Ｌ（０））
　　＝（Ｉｃｕｒ×α×Ｒｃｕｒ（０）＋Ｖｃｕｒｏｆｆ（Ｔ）－Ｖｃｕｒｏｆｆ（０））／α
　　＝Ｉｃｕｒ×Ｒｃｕｒ（０）＋（Ｖｃｕｒｏｆｆ（Ｔ）－Ｖｃｕｒｏｆｆ（０））／α
　　＝Ｖｃｕｒ（０）＋（Ｖｃｕｒｏｆｆ（Ｔ）－Ｖｃｕｒｏｆｆ（０））／α
　　　・・・（５２）

　上記の式（５２）により、オフセット電圧Ｖｃｕｒｏｆｆ（Ｔ）による誤差を低減できることが分かる。これは、オフセット電圧Ｖｃｕｒｏｆｆ（Ｔ）の温度依存性が小さく、Ｖｃｕｒｏｆｆ（Ｔ）とＶｃｕｒｏｆｆ（０）がほぼ一致するような場合に、特に効果的である。

　以上説明したように、本実施形態による電流検出回路では、温度補正手段３ｂにより、参照電流ＩｒｅｆＨ、ＩｒｅｆＬの検出結果から電圧Ｖｒｅｆの傾きを算出し、この傾きに基づいて、検出電流Ｉｃｕｒによって検出抵抗７ａに生じる電圧Ｖｃｕｒの温度依存性を除去する。これにより、検出抵抗７ａの抵抗値の温度変化による負荷電流Ｉｏｕｔの検出結果の誤差をさらに精度よく補正することができる。

　以上説明した本発明の第７の実施形態によれば、第１～第５の各実施形態で説明した（１）～（７）の作用効果と、第６の実施形態で説明した（８）、（９）の作用効果に加えて、さらに以下の（１０）のような作用効果を奏する。

（１０）本実施形態による電流検出回路において、可変電流源５１は、参照電流ＩｒｅｆＨおよび参照電流ＩｒｅｆＬを選択的に出力する。温度補正手段３ｂは、電圧Ｖｒｅｆの傾きとして、可変電流源５１から参照電流ＩｒｅｆＨが出力されたときの参照抵抗７ｂの電圧と、可変電流源５１から参照電流ＩｒｅｆＬが出力されたときの参照抵抗７ｂの電圧との間の差分を算出する。この傾きすなわち差分に基づいて、温度補正手段３ｂは、検出抵抗７ａの抵抗値の温度変化による負荷電流Ｉｏｕｔの検出結果の誤差を補正する。このようにしたので、広い温度範囲において負荷電流Ｉｏｕｔをさらに高精度に検出することができる。

（第８の実施形態）
　次に、本発明の第８の実施形態について説明する。図１８は、２つの負荷を制御するための、本発明の第８の実施形態による電流検出回路を適用した負荷駆動回路の構成を示すブロック図である。以下では、この図１８に示す負荷駆動回路について、第６の実施形態で説明した図１２の負荷駆動回路との違いを中心に説明する。

　なお、図１８は、本発明による電流検出回路を適用した負荷駆動回路の構成として、図１、１２、１５とは別の回路構成を示したものである。この図１８の回路構成において、図１で示した出力回路８ａおよびコンパレータ８ｂは省略している。また、図１８ではハイサイド電流検出回路１２およびローサイド電流検出回路２２の詳細な構成を示していないが、これには第１～第５の各実施形態で説明したような回路構成のいずれを用いてもよい。

　図１８の回路構成では、チャネル１の負荷駆動回路２０１と、チャネル２の負荷駆動回路２０２とを有している。これらの負荷駆動回路２０１、２０２は、それぞれ同様の構成を有しているが、図１８では簡単のためにチャネル１の負荷駆動回路２０１の構成のみを図示している。チャネル１の負荷駆動回路２０１は、出力端子ＯＵＴ１に電磁負荷６１が接続されており、電磁負荷６１へ負荷電流Ｉｏｕｔ１を出力する。チャネル２の負荷駆動回路２０２には、出力端子ＯＵＴ２に電磁負荷６２が接続されており、電磁負荷６２へ負荷電流Ｉｏｕｔ２を出力する。チャネル１の負荷駆動回路２０１は、入力信号ＩＮＨ１、ＩＮＬ１に応じて動作し、チャネル２の負荷駆動回路２０２は、入力信号ＩＮＨ２、ＩＮＬ２に応じて動作する。

　チャネル１の負荷駆動回路２０１の回路構成は、第６の実施形態で説明した図１２の回路構成と同様であり、検出抵抗７ａに接続されている。一方、チャネル２の負荷駆動回路２０２の回路構成も同様であり、検出抵抗７ｃに接続されている。また、参照抵抗７ｂは、図１２と同様に、電流源５０に接続されている。これらの抵抗７ａ、７ｂおよび７ｃは、共通部７０において互いに接続されている。また、図１２の温度補正手段３ａに代えて、温度補正手段３ｃを備えている。

　チャネル１の負荷駆動回路２０１から検出抵抗７ａに対して、負荷電流Ｉｏｕｔ１に比例した検出電流Ｉｃｕｒ１が出力されると、検出抵抗７ａにより検出電流Ｉｃｕｒ１が電圧に変換され、出力端子ＣＵＲ１に電圧Ｖｃｕｒ１が出力される。これにより、負荷電流Ｉｏｕｔ１が検出される。同様に、チャネル２の負荷駆動回路２０２から検出抵抗７ｃに対して、負荷電流Ｉｏｕｔ２に比例した検出電流Ｉｃｕｒ２が出力されると、検出抵抗７ｃにより検出電流Ｉｃｕｒ２が電圧に変換され、出力端子ＣＵＲ２に電圧Ｖｃｕｒ２が出力される。これにより、負荷電流Ｉｏｕｔ２が検出される。また、電流源５０から参照抵抗７ｂに参照電流Ｉｒｅｆが出力されると、参照抵抗７ｂにより参照電流Ｉｒｅｆが電圧に変換され、出力端子ＲＥＦに電圧Ｖｒｅｆが出力される。

　温度補正手段３ｃは、出力端子ＣＵＲ１の電圧Ｖｃｕｒ１と、出力端子ＣＵＲ２の電圧Ｖｃｕｒ２と、出力端子ＲＥＦの電圧Ｖｒｅｆとを入力し、これらの電圧に基づいて温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２を出力する。温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２は、第６の実施形態において温度補正手段３ａから出力される温度補正信号ＣＵＲ＿ａｄｊと同様に、電圧Ｖｃｕｒ１、Ｖｃｕｒ２の温度依存性を電圧Ｖｒｅｆにより補正した電圧をそれぞれ表している。

　なお、共通部７０に設けられる検出抵抗７ａ、７ｃと参照抵抗７ｂには、温度による抵抗値の変動特性がなるべく等しいものを用いることが好ましい。たとえば、同一の半導体集積回路の近傍に互いに等しい素子寸法で形成された一組の抵抗器を、検出抵抗７ａ、７ｃおよび参照抵抗７ｂとして用いることができる。

　図１９は、図１８の温度補正手段３ｃの構成例を示す図である。なお、この図に示した構成は一例であり、電圧Ｖｃｕｒ１、Ｖｃｕｒ２の温度依存性を電圧Ｖｒｅｆにより補正した温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２を出力するものであれば、温度補正手段３ｃにおいてどのような構成を適用してもよい。いずれの構成を用いた場合にも、温度による電流検出結果の誤差を小さくすることができ、電流検出回路の高信頼化に優位となる。

　図１９に示す温度補正手段３ｃにおいて、出力端子ＣＵＲ１から入力された電圧Ｖｃｕｒ１と、出力端子ＣＵＲ２から入力された電圧Ｖｃｕｒ２と、出力端子ＲＥＦから入力された電圧Ｖｒｅｆとは、ローパスフィルタ３０１にそれぞれ入力される。ローパスフィルタ３０１は、たとえば抵抗と容量で構成されており、電圧Ｖｃｕｒ１、Ｖｃｕｒ２、Ｖｒｅｆからノイズなどの高周波成分をそれぞれ除去してＡＤコンバータ３０２へそれぞれ出力する。ＡＤコンバータ３０２は、ローパスフィルタ３０１を通過した電圧Ｖｃｕｒ１、Ｖｃｕｒ２、Ｖｒｅｆをデジタル値にそれぞれ変換する。ＡＤコンバータ３０２から出力された電圧Ｖｒｅｆのデジタル値はレジスタ３０４に、電圧Ｖｃｕｒ１のデジタル値はレジスタ３０５ａに、電圧Ｖｃｕｒ２のデジタル値はレジスタ３０５ｂにおいてそれぞれ保持される。

　ＲＥＦ初期値３０３は、図１４（ａ）に示したものと同様に、予め所定の基準温度で取得された電圧Ｖｒｅｆの初期値を保持している。レジスタ３０４に保持された電圧Ｖｒｅｆのデジタル値をこの電圧Ｖｒｅｆの初期値により除算することで、参照抵抗７ｂの抵抗値Ｒｒｅｆに対する温度依存性係数が算出される。この温度依存性係数を用いて、レジスタ３０５ａ、３０５ｂにそれぞれ保持された電圧Ｖｃｕｒ１、Ｖｃｕｒ２のデジタル値をそれぞれ除算することで、温度補正手段３ｃは温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２を算出して出力する。ここで、検出抵抗７ａ、７ｃと参照抵抗７ｂは、前述のように温度による抵抗値の変動特性がほぼ等しい。したがって、温度補正手段３ａでは、参照抵抗７ｂの抵抗値Ｒｒｅｆに対する温度依存性係数を上記のようにして算出することで、特性の等しい検出抵抗７ａ、７ｃの抵抗値Ｒｃｕｒ１、Ｒｃｕｒ２に対する温度依存性係数を求め、これを用いて温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２を算出することができる。

　なお、温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２は、前述の式（３８）と同様の式でそれぞれ表すことができる。すなわち、温度補正手段３ｃから出力される温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２では、検出電流Ｉｃｕｒ１、Ｉｃｕｒ２の検出結果から、検出抵抗７ａ、７ｃの抵抗値の温度依存性がそれぞれ除去されている。

　以上説明したように、本発明の第８の実施形態では、複数の負荷に対して低損失で常時電流検出が可能な電流検出回路において、小型化および低コスト化を図ることができる。すなわち、複数の負荷駆動回路２０１、２０２からそれぞれ出力される検出電流Ｉｃｕｒ１、Ｉｃｕｒ２を、共通部７０において検出抵抗７ａ、７ｃにより電圧Ｖｃｕｒ１、Ｖｃｕｒ２にそれぞれ変換する。したがって、複数の負荷に対する電流検出回路を低コストで容易に小型化することができるため、多数の負荷を駆動する電流検出回路を提供することができる。

　さらに、電圧Ｖｃｕｒ１、Ｖｃｕｒ２について、温度補正手段３ｃにより検出抵抗７ａ、７ｃの抵抗値の温度依存性による誤差を除去することができるため、検出抵抗７ａ、７ｃとして高精度な抵抗器を用いる必要がない。したがって、低コスト化に優位である。

　なお、図１８における電流源５０を図１５の可変電流源５１に置換し、温度補正手段３ｃにおいて図１７（ａ）または図１７（ｂ）のような構成を採用してもよい。このようにすれば、複数の負荷に対する電流検出を行う電流検出回路において、第７の実施形態で説明したのと同様の作用効果を得ることができる。

　以上説明した本発明の第８の実施形態によれば、第１～第５の各実施形態で説明した（１）～（７）の作用効果と、第６の実施形態で説明した（８）、（９）の作用効果と、第７の実施形態で説明した（１０）の作用効果に加えて、さらに以下の（１１）のような作用効果を奏する。

（１１）本実施形態による電流検出回路は、負荷駆動回路２０１、２０２に接続されており、その個数に応じて、ハイサイド電流検出回路１２およびローサイド電流検出回路２２が複数組設けられている。ハイサイド電流検出回路１２およびローサイド電流検出回路２２の各組は、互いに異なる検出抵抗７ａ、７ｃにそれぞれ接続されている。温度補正手段３ｃは、ハイサイド電流検出回路１２およびローサイド電流検出回路２２の各組について、参照抵抗７ｂの電圧に基づいて、検出抵抗７ａ、７ｃの抵抗値の温度変化による負荷電流Ｉｏｕｔ１、Ｉｏｕｔ２の検出結果の誤差をそれぞれ補正する。このようにしたので、広い温度範囲において、電磁負荷６１、６２に流れる負荷電流Ｉｏｕｔ１、Ｉｏｕｔ２をそれぞれ高精度に検出することができる。

（第９の実施形態）
　次に、本発明の第９の実施形態について説明する。図２０は、前述の第８の実施形態とは別の構成により２つの負荷を制御するための、本発明の第９の実施形態による電流検出回路を適用した負荷駆動回路の構成を示すブロック図である。以下では、この図２０に示す負荷駆動回路について、第８の実施形態で説明した図１８の負荷駆動回路との違いを中心に説明する。

　なお、図２０は、本発明による電流検出回路を適用した負荷駆動回路の構成として、図１、１２、１５、１８とは別の回路構成を示したものである。この図２０の回路構成において、図１で示した出力回路８ａおよびコンパレータ８ｂは省略している。また、図２０ではハイサイド電流検出回路１２およびローサイド電流検出回路２２の詳細な構成を示していないが、これには第１～第５の各実施形態で説明したような回路構成のいずれを用いてもよい。

　図２０の回路構成では、第８の実施形態で説明した図１８の回路構成と同様に、電磁負荷６１に接続されているチャネル１の負荷駆動回路２０１と、電磁負荷６２に接続されているチャネル２の負荷駆動回路２０２とを有している。これらの負荷駆動回路２０１、２０２は、図１８とは異なり、セレクタ７１を介して検出抵抗７に接続されている。また、図１８の温度補正手段３ｃに代えて、温度補正手段３ｄを備えている。

　セレクタ７１は、外部からの選択信号ＩＳＥＬに応じて、負荷駆動回路２０１、負荷駆動回路２０２、または電流源５０のいずれかを選択して検出抵抗７に接続する。これにより、負荷駆動回路２０１からの検出電流Ｉｃｕｒ１、負荷駆動回路２０２からの検出電流Ｉｃｕｒ２、または電流源５０からの参照電流Ｉｒｅｆのいずれかを選択し、その電流が検出抵抗７に流れるようにする。

　検出抵抗７は、セレクタ７１により選択された検出電流Ｉｃｕｒ１、Ｉｃｕｒ２または参照電流Ｉｒｅｆを電圧に変換する。検出抵抗７により検出電流Ｉｃｕｒ１、Ｉｃｕｒ２または参照電流Ｉｒｅｆを変換して得られた電圧は、出力端子ＣＵＲ＿ＳＥＬに出力される。

　温度補正手段３ｄは、出力端子ＣＵＲ＿ＳＥＬの電圧を入力し、これに基づいて、図１８の温度補正手段３ｃと同様に、温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２を出力する。この温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２は、検出抵抗７で検出電流Ｉｃｕｒ１、Ｉｃｕｒ２を検出して得られた電圧の温度依存性を、検出抵抗７で参照電流Ｉｒｅｆを検出して得られた電圧によりそれぞれ補正したものを表している。

　図２１は、図２０の温度補正手段３ｄの構成例を示す図である。なお、この図に示した構成は一例であり、検出電流Ｉｃｕｒ１、Ｉｃｕｒ２の検出結果における温度依存性を参照電流Ｉｒｅｆの検出結果によりそれぞれ補正した温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２を出力するものであれば、温度補正手段３ｄにおいてどのような構成を適用してもよい。いずれの構成を用いた場合にも、温度による電流検出結果の誤差を小さくすることができ、電流検出回路の高信頼化に優位となる。

　図２１に示す温度補正手段３ｄにおいて、出力端子ＣＵＲ＿ＳＥＬから入力された電圧は、ローパスフィルタ３０１に入力される。ローパスフィルタ３０１は、たとえば抵抗と容量で構成されており、入力電圧からノイズなどの高周波成分を除去してＡＤコンバータ３０２へ出力する。ＡＤコンバータ３０２は、ローパスフィルタ３０１を通過した入力電圧をデジタル値に変換する。この入力電圧のデジタル値は、デマルチプレクサ３１１により、セレクタ７１に入力されるとの同じ選択信号ＩＳＥＬに応じて分離され、レジスタ３１２、３１３または３１４に出力される。すなわち、参照電流Ｉｒｅｆが選択されて検出抵抗７により検出されたときの入力電圧のデジタル値は、レジスタ３１２に出力されて保持される。また、検出電流Ｉｃｕｒ１が選択されて検出抵抗７により検出されたときの入力電圧のデジタル値は、レジスタ３１３に出力されて保持され、検出電流Ｉｃｕｒ２が選択されて検出抵抗７により検出されたときの入力電圧のデジタル値は、レジスタ３１４に出力されて保持される。

　Ｉｒｅｆ検出初期値３１５は、予め所定の基準温度で参照電流Ｉｒｅｆを検出抵抗７で検出したときの電圧の初期値を保持している。レジスタ３１２に保持された参照電流Ｉｒｅｆの検出電圧のデジタル値をこの初期値により除算することで、検出抵抗７の抵抗値に対する温度依存性係数が算出される。この温度依存性係数を用いて、レジスタ３１３、３１４にそれぞれ保持された検出電流Ｉｃｕｒ１、Ｉｃｕｒ２の検出電圧のデジタル値をそれぞれ除算することで、温度補正手段３ｄは温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２を算出して出力する。

　なお、温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２は、前述の第８の実施形態で説明したように、式（３８）と同様の式でそれぞれ表すことができる。すなわち、温度補正手段３ｄから出力される温度補正信号温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２では、検出電流Ｉｃｕｒ１、Ｉｃｕｒ２の検出結果から、検出抵抗７の抵抗値の温度依存性がそれぞれ除去されている。

　以上説明したように、本発明の第８の実施形態では、複数の負荷に対して低損失で常時電流検出が可能な電流検出回路において、各負荷に接続される負荷駆動回路のチャネル数に関わらず、検出抵抗を一つに集約することができる。そのため、さらなる小型化および低コスト化を図ることができる。さらに、検出電流Ｉｃｕｒ１、Ｉｃｕｒ２および参照電流Ｉｒｅｆを同一の検出抵抗７で電圧に変換するため、抵抗値に対する温度依存性の除去効果を向上させることができる。

　なお、図２０における電流源５０を図１５の可変電流源５１に置換し、温度補正手段３ｄにおいて図１７（ａ）または図１７（ｂ）のような構成を採用してもよい。このようにすれば、複数の負荷に対する電流検出を行う電流検出回路において、第７の実施形態で説明したのと同様の作用効果を得ることができる。

　以上説明した本発明の第９の実施形態によれば、第１～第５の各実施形態で説明した（１）～（７）の作用効果と、第６の実施形態で説明した（８）、（９）の作用効果と、第７の実施形態で説明した（１０）の作用効果に加えて、さらに以下の（１２）のような作用効果を奏する。

（１２）本実施形態による電流検出回路は、負荷駆動回路２０１、２０２に接続されており、その個数に応じて、ハイサイド電流検出回路１２およびローサイド電流検出回路２２が複数組設けられている。この電流検出回路は、一定の参照電流Ｉｒｅｆを出力する電流源５０と、ハイサイド電流検出回路１２およびローサイド電流検出回路２２の各組と電流源５０の中からいずれかを選択して共通の検出抵抗７に接続するセレクタ７１と、ハイサイド電流検出回路１２およびローサイド電流検出回路２２の各組について、セレクタ７１により電流源５０が選択されたときの検出抵抗７の電圧に基づいて、検出抵抗７の抵抗値の温度変化による負荷電流Ｉｏｕｔ１、Ｉｏｕｔ２の検出結果の誤差をそれぞれ補正する温度補正手段３ｄとをさらに備える。このようにしたので、前述の第８の実施形態と同様に、広い温度範囲において、電磁負荷６１、６２に流れる負荷電流Ｉｏｕｔ１、Ｉｏｕｔ２をそれぞれ高精度に検出することができる。さらに、共通の検出抵抗７を用いることで、その抵抗値に対する温度依存性を効果的に除去すると共に、小型化や低コスト化を図ることができる。

（第１０の実施形態）
　次に、本発明の第１０の実施形態について説明する。図２２は、本発明の第１０の実施形態による電流制御装置の構成を示すブロック図である。この電流制御装置は、負荷駆動回路１００として、第１の実施形態で説明した図１の負荷駆動回路と同じ構成の回路を備える。さらに、デッドタイム生成手段４と、ＰＷＭ制御手段３０とを備える。

　ＰＷＭ制御手段３０は、検出電流Ｉｃｕｒの検出結果として出力回路８ａから出力端子ＣＵＲに出力される検出抵抗７の電圧と、外部から入力される電流指令値とに基づいて、負荷電流Ｉｏｕｔが電流指令値に等しくなるようにＰＷＭ制御信号を生成する。ＰＷＭ制御手段３０により生成されたＰＷＭ制御信号は、デッドタイム生成手段４に出力される。

　デッドタイム生成手段４は、ＰＷＭ制御手段３０からのＰＷＭ制御信号を入力し、これに基づいて、ハイサイドドライバ１への入力信号ＩＮＨと、ローサイドドライバ２への入力信号ＩＮＬとを生成し、出力する。このとき、ハイサイドドライバ１のドライバ用トランジスタ１１とローサイドドライバ２のドライバ用トランジスタ２１とが同時にＯＮして貫通電流が発生しないように、入力信号ＩＮＨおよび入力信号ＩＮＬにおいてデッドタイムを設ける。このデッドタイムでは、ドライバ用トランジスタ１１および２１の両方をオフするように、入力信号ＩＮＨ、ＩＮＬを出力する。

　以上説明した本発明の第１０の実施形態によれば、低損失で常時電流検出可能な電流検出回路を用いているため、高信頼な電流制御装置を提供することができる。

　なお、本実施形態では、負荷駆動回路１００として、第１の実施形態で説明した図１の負荷駆動回路を用いた例を説明したが、第６～第９の各実施形態で説明した図１２、１５、１８または２０の負荷駆動回路を用いてもよい。

　たとえば、第６の実施形態で説明した図１２の負荷駆動回路や、第７の実施形態で説明した図１５の負荷駆動回路を用いる場合は、出力回路８ａからの出力に代えて、温度補正手段３ａまたは３ｂからの温度補正信号ＣＵＲ＿ａｄｊをＰＷＭ制御手段３０へ入力すればよい。このようにすることで、検出抵抗の抵抗値に対する温度依存性を補正して、広い温度範囲において負荷電流Ｉｏｕｔを高精度に検出して制御を行う電流制御装置を提供することができる。

　また、第８の実施形態で説明した図１８の負荷駆動回路や、第９の実施形態で説明した図２０の負荷駆動回路を用いる場合は、出力回路８ａからの出力に代えて、温度補正手段３ｃまたは３ｄからの温度補正信号ＣＵＲ＿ａｄｊ１、ＣＵＲ＿ａｄｊ２をＰＷＭ制御手段３０へ入力すればよい。このようにすることで、ＰＷＭ制御手段３０において、複数の負荷駆動回路に対してＰＷＭ信号をそれぞれ出力し、複数の電磁負荷を同時に制御する電流制御装置を提供することができる。

　以上説明した本発明の第１０の実施形態によれば、第１～第５の各実施形態で説明した（１）～（７）の作用効果と、第６の実施形態で説明した（８）、（９）の作用効果と、第７の実施形態で説明した（１０）の作用効果と、第８の実施形態で説明した（１１）の作用効果と、第９の実施形態で説明した（１２）の作用効果に加えて、さらに以下の（１３）、（１４）のような作用効果を奏する。

（１３）本実施形態による電流制御装置は、ＰＷＭ制御手段３０を備えている。ＰＷＭ制御手段３０は、検出電流Ｉｃｕｒの検出結果に基づいて、負荷駆動回路１００を制御するためのＰＷＭ制御信号を出力する。このようにしたので、負荷電流Ｉｏｕｔを高精度に検出して制御を行う電流制御装置を提供することができる。

（１４）本実施形態による電流制御装置は、さらにデッドタイム生成手段４を備えている。デッドタイム生成手段４は、ＰＷＭ制御手段３０からのＰＷＭ制御信号に基づいて、ハイサイドドライバ１のドライバ用トランジスタ１１およびローサイドドライバ２のドライバ用トランジスタ２１の両方をオフするデッドタイムを生成する。このようにしたので、貫通電流の発生を防ぐことができる。

　なお、本発明は以上説明した各実施形態に限定されるものではなく、様々な変形例が含まれる。たとえば、上記の各実施形態は、本発明を詳細に分かりやすく説明したものであるため、必ずしも各実施形態で説明した全ての構成を備える必要はない。また、いずれかの実施形態の構成の一部を他の実施形態と置き換えたり、他の実施形態の構成を加えたりすることも可能である。すなわち、各実施例の構成のうち任意の部分について、追加・削除・置換が可能である。

　また、以上説明した各実施形態では、回路内の各構成要素間を接続する制御線や信号線について、説明上必要と考えられるものを示しているが、実際の制御線や信号線はこれに限定されない。実際には、ほとんど全ての構成要素が相互に接続されていると考えて差し支えない。

１　ハイサイドドライバ
２　ローサイドドライバ
３ａ、３ｂ、３ｃ、３ｄ　温度補正手段
４　デッドタイム生成手段
５　電源
６、６１、６２　電磁負荷
７、７ａ、７ｃ　　検出抵抗
７ｂ　参照抵抗
８ａ　出力回路
８ｂ　コンパレータ
９Ｈ　ハイサイドプリドライバ
９Ｌ　ローサイドプリドライバ
１０ａ　昇圧回路
１０ｂ　電源
１１、２１　ドライバ用トランジスタ
１２　ハイサイド電流検出回路
２２　ローサイド電流検出回路
３０　ＰＷＭ制御手段
５０　電流源
５１　可変電流源
７０　共通部
７１　セレクタ

Claims

　電源からの電力供給を受けて負荷を駆動する負荷駆動回路に接続され、前記負荷駆動回路から前記負荷に出力される負荷電流を検出する電流検出回路であって、
　前記負荷駆動回路は、
　前記電源の正極側に接続され、第１のハイサイド駆動電流を出力するハイサイドドライバ用トランジスタと、
　前記電源の負極側に接続され、第１のローサイド駆動電流を出力するローサイドドライバ用トランジスタと、を備え、
　前記電流検出回路は、
　前記ハイサイドドライバ用トランジスタと並列に接続され、前記第１のハイサイド駆動電流に応じて前記負荷に出力されるハイサイド負荷電流に比例したハイサイド検出電流を出力するハイサイド電流検出回路と、
　前記ローサイドドライバ用トランジスタと並列に接続され、前記第１のローサイド駆動電流に応じて前記負荷に出力されるローサイド負荷電流に比例したローサイド検出電流を出力するローサイド電流検出回路と、を備え、
　前記ハイサイド検出電流と前記ローサイド検出電流とを合わせた検出電流を検出することにより、前記負荷電流を検出することを特徴とする電流検出回路。
　請求項１に記載の電流検出回路において、
　前記ハイサイド電流検出回路は、前記ハイサイドドライバ用トランジスタと共通のゲート信号に応じて動作し、前記第１のハイサイド駆動電流に比例した電流を前記ハイサイド検出電流として出力するハイサイド電流検出用トランジスタを有し、
　前記ローサイド電流検出回路は、
　前記ローサイドドライバ用トランジスタと共通のゲート信号に応じて動作し、前記第１のローサイド駆動電流に比例した第２のローサイド駆動電流を出力するローサイド電流検出用トランジスタと、
　前記第２のローサイド駆動電流に比例した電流を前記ローサイド検出電流として出力するローサイド電流コピー回路と、を有し、
　前記第１のハイサイド駆動電流は、前記ハイサイド負荷電流として前記負荷に出力され、
　前記第１のローサイド駆動電流と前記第２のローサイド駆動電流とを合わせた電流は、前記ローサイド負荷電流として前記負荷に出力されることを特徴とする電流検出回路。
　請求項１に記載の電流検出回路において、
　前記ハイサイド電流検出回路は、前記ハイサイドドライバ用トランジスタと共通のゲート信号に応じて動作し、前記第１のハイサイド駆動電流に比例した第２のハイサイド駆動電流を前記ハイサイド検出電流として出力するハイサイド電流検出用トランジスタを有し、
　前記ローサイド電流検出回路は、
　前記ローサイドドライバ用トランジスタと共通のゲート信号に応じて動作し、前記第１のローサイド駆動電流に比例した第２のローサイド駆動電流を出力するローサイド電流検出用トランジスタと、
　前記第２のローサイド駆動電流に比例した電流を前記ローサイド検出電流として出力するローサイド電流コピー回路と、を有し、
　前記第１のハイサイド駆動電流と前記第２のハイサイド駆動電流とを合わせた電流は、前記ハイサイド負荷電流として前記負荷に出力され、
　前記第１のローサイド駆動電流は、前記ローサイド負荷電流として前記負荷に出力されることを特徴とする電流検出回路。
　請求項１に記載の電流検出回路において、
　前記ハイサイド電流検出回路は、
　前記ハイサイドドライバ用トランジスタと共通のゲート信号に応じて動作し、前記第１のハイサイド駆動電流に比例した第２のハイサイド駆動電流を出力するハイサイド電流検出用トランジスタと、
　前記第２のハイサイド駆動電流に比例した電流を前記ハイサイド検出電流として出力するハイサイド電流コピー回路と、を有し、
　前記ローサイド電流検出回路は、
　前記ローサイドドライバ用トランジスタと共通のゲート信号に応じて動作し、前記第１のローサイド駆動電流に比例した第２のローサイド駆動電流を出力するローサイド電流検出用トランジスタと、
　前記第２のローサイド駆動電流に比例した電流を前記ローサイド検出電流として出力するローサイド電流コピー回路と、を有し、
　前記第１のハイサイド駆動電流と前記第２のハイサイド駆動電流とを合わせた電流は、前記ハイサイド負荷電流として前記負荷に出力され、
　前記第１のローサイド駆動電流と前記第２のローサイド駆動電流とを合わせた電流は、前記ローサイド負荷電流として前記負荷に出力されることを特徴とする電流検出回路。
　請求項１乃至４のいずれか一項に記載の電流検出回路において、
　前記検出電流を電圧に変換するための検出抵抗をさらに備え、
　前記検出抵抗の電圧に基づいて前記検出電流を検出することを特徴とする電流検出回路。
　請求項１乃至４のいずれか一項に記載の電流検出回路において、
　前記検出電流に基づいて過電流検知を行う過電流検知回路をさらに備えることを特徴とする電流検出回路。
　請求項１乃至４のいずれか一項に記載の電流検出回路において、
　前記ハイサイドドライバ用トランジスタ、前記ローサイドドライバ用トランジスタ、前記ハイサイド電流検出回路および前記ローサイド電流検出回路は、同一の半導体基板上に形成されることを特徴とする電流検出回路。
　請求項５に記載の電流検出回路において、
　一定の参照電流を出力する電流源と、
　前記参照電流を電圧に変換するための参照抵抗と、
　前記参照抵抗の電圧に基づいて、前記検出抵抗の抵抗値の温度変化による前記負荷電流の検出結果の誤差を補正する温度補正手段とをさらに備えることを特徴とする電流検出回路。
　請求項８に記載の電流検出回路において、
　前記電流源は、前記参照電流として、第１の参照電流および第２の参照電流を選択的に出力し、
　前記温度補正手段は、前記電流源から前記第１の参照電流が出力されたときの前記参照抵抗の電圧と、前記電流源から前記第２の参照電流が選択されたときの前記参照抵抗の電圧との間の差分を算出し、前記差分に基づいて、前記検出抵抗の抵抗値の温度変化による前記負荷電流の検出結果の誤差を補正することを特徴とする電流検出回路。
　請求項８に記載の電流検出回路において、
　前記検出抵抗および前記参照抵抗は、同一の半導体基板上に形成されることを特徴とする電流検出回路。
　請求項８に記載の電流検出回路において、
　複数の前記負荷駆動回路に接続されており、
　前記負荷駆動回路の個数に応じて、前記ハイサイド電流検出回路および前記ローサイド電流検出回路が複数組設けられており、
　前記ハイサイド電流検出回路および前記ローサイド電流検出回路の各組は、互いに異なる前記検出抵抗にそれぞれ接続されており、
　前記温度補正手段は、前記ハイサイド電流検出回路および前記ローサイド電流検出回路の各組について、前記参照抵抗の電圧に基づいて、前記検出抵抗の抵抗値の温度変化による前記負荷電流の検出結果の誤差をそれぞれ補正することを特徴とする電流検出回路。
　請求項５に記載の電流検出回路において、
　複数の前記負荷駆動回路に接続されており、
　前記負荷駆動回路の個数に応じて、前記ハイサイド電流検出回路および前記ローサイド電流検出回路が複数組設けられており、
　前記電流検出回路は、
　一定の参照電流を出力する電流源と、
　前記ハイサイド電流検出回路および前記ローサイド電流検出回路の各組と前記電流源の中からいずれかを選択して、共通の前記検出抵抗に接続する選択回路と、
　前記ハイサイド電流検出回路および前記ローサイド電流検出回路の各組について、前記選択回路により前記電流源が選択されたときの前記検出抵抗の電圧に基づいて、前記検出抵抗の抵抗値の温度変化による前記負荷電流の検出結果の誤差をそれぞれ補正する温度補正手段とをさらに備えることを特徴とする電流検出回路。
　請求項１乃至４のいずれか一項に記載の電流検出回路と、
　前記電流検出回路による前記検出電流の検出結果に基づいて、前記負荷駆動回路を制御するための制御信号を出力する制御手段と、を備えることを特徴とする電流制御装置。
　請求項１３に記載の電流制御装置において、
　前記制御信号に基づいて、前記ハイサイドドライバ用トランジスタおよび前記ローサイドドライバ用トランジスタの両方をオフするデッドタイムを生成するデッドタイム生成手段をさらに備えることを特徴とする電流制御装置。