WO2007097300A1 - 電力供給制御装置 - Google Patents

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WO2007097300A1
WO2007097300A1 PCT/JP2007/053035 JP2007053035W WO2007097300A1 WO 2007097300 A1 WO2007097300 A1 WO 2007097300A1 JP 2007053035 W JP2007053035 W JP 2007053035W WO 2007097300 A1 WO2007097300 A1 WO 2007097300A1
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WO
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charging
circuit
mosfet
current
power supply
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Application number
PCT/JP2007/053035
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English (en)
French (fr)
Inventor
Seiji Takahashi
Masayuki Kato
Masahiko Furuichi
Isao Isshiki
Original Assignee
Autonetworks Technologies, Ltd.
Sumitomo Wiring Systems, Ltd.
Sumitomo Electric Industries, Ltd.
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Filing date
Publication date
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Definitions

  • the present invention relates to a power supply control device.
  • a power supply control device is used as a so-called high-side driver that performs current control by inserting an n-channel MOSFET between a positive power source and a load.
  • the gate voltage in order to sufficiently turn on the MOSFET (energization operation), the gate voltage must be equal to or higher than the power supply voltage (generally, about twice the power supply voltage). (Charge pump circuit) is required.
  • the gate drive circuit applies an output voltage obtained by boosting the input voltage based on the power supply voltage to the gate to turn on the MOSFET.
  • this type of power supply control device performs a forced cutoff operation on the MOSFET when the load current flowing through the MOSFET exceeds a predetermined threshold due to a load abnormality such as a short circuit at the load.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-217696
  • the present invention has been completed based on the above situation, and an object of the present invention is to provide power supply control capable of reducing power loss at the time of load abnormality while suppressing noise generation.
  • the device is on offer.
  • a power supply control device includes a MOSFET disposed between a power source and a load, a current detection element that outputs a current detection signal corresponding to a load current flowing in the MOSFET, and a current detection signal based on the current detection signal.
  • An overcurrent protection circuit that causes the MOSFET to perform a forced cut-off operation when the load current flowing through the MOSFET exceeds the first threshold and a first current abnormality occurs, and the gate of the MOSFET based on an ON command signal of an external force
  • a charging current is caused to flow to cause the MOSFET to be energized, a charging circuit whose charging speed can be changed, and a load current that flows to the MOSFET based on the current detection signal is the first threshold value.
  • Control circuit that performs control , Characterized in that it comprises a.
  • the load current is set to the second threshold value (the first threshold for causing the MOSFET to perform a forced cutoff operation) due to the occurrence of a load abnormality such as a short circuit in the load. It is controlled to change to high-speed charging when a value lower than the threshold value is exceeded. Therefore, when no load abnormality occurs and the load current is below the second threshold value, MOSFET performs a conduction operation at a relatively slow charge rate (the amount of charge charged to the gate per unit time). Noise generation can be suppressed.
  • switching to high-speed charging when the second threshold is exceeded causes the load current to reach the first threshold at an early stage so that the MOSFET Forced shut-off operation can be executed quickly.
  • FIG. 1 is a block diagram of an overall configuration of a power supply control device according to an aspect of the present invention.
  • MOSFET 14 ⁇ • 'Power MOSFET
  • Control logic control circuit, overcurrent protection circuit
  • Rapid discharge FET discharge circuit, switch element for discharge
  • Zener diode (charging voltage change circuit)
  • Second threshold current for abnormality (second threshold)
  • FIG. 1 is a block diagram of the overall configuration of the power supply control device 10 according to this embodiment.
  • This power supply control device 10 is mounted on a vehicle (not shown), and power is supplied from the vehicle power source (hereinafter referred to as “power source 12”) to a load 11 such as a vehicle lamp, a cooling fan motor, or a defogger heater. Used to do control.
  • load is a device to be controlled by the power supply control device 10 and does not include the electric wire 30 connected between the power supply control device 10 and the control target device.
  • Circuit will be explained as meaning including load 11 and wire 30.
  • the power supply control device 10 includes an n-channel power MOSFET 14 (an example of “MOSFET”) provided in a current path 13 from the power source 12 to the load 11! / . Then, the power supply control device 10 applies a control signal SI such as a constant voltage signal or a PWM (Pulse Width Modulation Pulse Width Modulation) control signal to the gate of the power MOSFET 14 so as to perform an on / off operation. The power supply to the load 11 connected to the output side is controlled.
  • the power supply control device 10 is configured such that the input terminal P1 is connected to the external operation switch 15, and this It operates when operation switch 15 is turned on.
  • the input terminal P1 is connected to the operation switch 15 through the resistor 15a, the connection point between the resistor 15a and the operation switch 15 is connected to the power supply 12 through the resistor 15b, and the input terminal P1 is operated.
  • switch 15 When switch 15 is off, it is pulled up to the supply voltage Vcc!
  • the power supply control device 10 includes the input terminal P 1, a power supply (Vcc) terminal P 2 and a tab terminal P 3 connected to the power supply 12, and a load connection terminal connected to the load 11. P4, an external terminal P5 connected to the ground (GND) via an external resistor 16 as an example of a current-voltage conversion circuit, a ground terminal P6 directly connected to the ground (GND), and a diagnostic output terminal P7
  • the semiconductor device 17 semiconductor device
  • a power MOSFET 14, a sense MOSFET 18 described below (an example of a “current detection element”), and a temperature sensor 19 (an example of a diode in this embodiment) as an example of a temperature detection element are formed as a power chip 20, It is configured by being assembled to the control chip 21 on which other circuits are mounted.
  • the power chip 20 a plurality of MOSFETs whose drains are commonly connected to the tab terminal P3 are arranged, and most MOSFET group power sources are connected to the power FET input 51a and the load connection of the current mirror unit 51 described later.
  • the power MOSFET 14 is configured by commonly connecting to the terminal P4, and the remaining MOSFET group configures the sense MOSFET 18 by commonly connecting the source to the sense FET input 51b of the current mirror unit 51. Note that the ratio of the number of MOSFET groups constituting the power MOSFET 14 to the number of MOSFETs constituting the sense MOSFET 18 is approximately the sense ratio.
  • the control chip 21 mainly functions as an example of an input interface unit 22, an internal ground generation unit 23, a current detection unit 24, an overheat detection unit 25, a diagnostic output unit 26, an overcurrent protection circuit, and an overheat protection circuit.
  • a control logic unit 27 and a gate drive unit 28 are mounted.
  • the input interface unit 22 is connected to the input terminal P1 on the input side.
  • the operation switch 15 is turned off! /
  • the high-level control signal S1 is turned on and turned off! All Control signal S 1 is input, and this control signal S 1 is supplied to the internal ground generation unit 23 and the control logic unit 27.
  • the power supply control device 10 receives a low level control signal S 1 in a normal state where both a current abnormality and a temperature abnormality have occurred.
  • the MOSFET 14 is turned on to be energized
  • the gate driver 28 turns off the power MOSFET 14 to be cut off when receiving the control signal S1 at a low level. Therefore, in this embodiment, the low-level control signal S 1 is an example of an “on command signal”, and the high-level control signal S 1 is an example of an “off command signal”.
  • a diode 36 and a resistor 37 in which the force sword side is arranged on the high potential side, are connected in series between the power supply terminal P2 and the ground terminal P6. Is the internal ground GND1.
  • the internal ground generation unit 23 as an example of the constant voltage power generation circuit is energized when receiving a low level control signal S1 (ON command signal) from the input interface unit 22, and is more than the power supply voltage Vcc. An internal ground GND2 that is lower than the specified voltage is generated. Then, a constant voltage obtained by subtracting the internal ground GND2 from the power supply voltage Vcc is supplied to the control logic unit 27, whereby the control logic unit 27 becomes operable.
  • the current detection unit 24 includes a current mirror unit 51, a threshold voltage generation unit 52, and an overcurrent abnormality detection unit 53.
  • FIG. 2 is an enlarged circuit diagram showing the current mirror unit 51, the threshold voltage generation unit 52, and the overcurrent abnormality detection unit 53, and other circuit configurations are partially omitted.
  • the current mirror unit 51 includes a potential control circuit 54 for holding the output side potential (source potential) of the power MOSFET 14 and the sense MOSFET 18 at the same potential, and a pair of current mirror circuits 55 and 55. .
  • the potential control circuit 54 includes an operational amplifier 56 and a FET 57 as a switch element.
  • a power FET input 51a (a source of the power MOSFET 14)
  • a sense FET input 51b (a source of the sense MOSFET 18) are connected to a pair of input terminals, respectively.
  • the FET 57 is connected between the sense FET input 5 lb and the external terminal P5, and the output of the operational amplifier 56 is given to the control terminal.
  • the power FET input 51 a is connected to the negative phase input of the operational amplifier 56
  • the sense FET input 51 b is connected to the positive phase input of the operational amplifier 56.
  • the differential output of the operational amplifier 56 is fed back to the positive phase input via the gate-drain of the FET 57.
  • the sense current Is from the potential control circuit 54 flows to the external resistor 16 through the pair of current mirror circuits 55 and 55 and the external terminal P5, and the terminal voltage of the external terminal P5 according to the sense current Is Vo changes.
  • the overcurrent abnormality detection unit 53 includes a plurality of (two in this embodiment) comparison circuits 58 and 59 (in this embodiment, a hysteresis comparator), and the terminal voltage Vo of the external terminal P5 is one input terminal of the comparison circuit 58. And to one input terminal of the comparison circuit 59.
  • the comparison circuit 58 receives the first abnormality threshold voltage Voc from the threshold voltage generator 52 at the other input terminal, and when the terminal voltage Vo exceeds the first abnormality threshold voltage Voc, the low level is reached. Output the first abnormal current signal OC of the signal to the control logic unit 27.
  • first abnormal threshold current ILoc the load current IL at the time of abnormal current flowing in the power MOSFET 14 is expressed as “first abnormal threshold current ILoc” (“first threshold”
  • first threshold The current abnormality at this time is called “overcurrent” (an example of “first current abnormality”).
  • the comparison circuit 59 has a second abnormality threshold voltage from the threshold voltage generator 52 at the other input terminal.
  • the second abnormality current signal FC at the same level is output to the control logic unit 27.
  • the load current IL at the time of abnormal current flowing through the power MOSFET 14 is expressed as “second abnormal threshold current ILfc” (“second threshold”
  • second threshold The current abnormality at this time is called “fuse current” (an example of “second current abnormality”).
  • the threshold voltage generator 52 includes a voltage dividing circuit that divides the reference voltage by a plurality of resistors, and the plurality of divided voltages generated by the voltage dividing circuit are used as the first abnormality threshold voltage Voc and the second abnormality voltage. Output as threshold voltage Vfc.
  • the threshold voltage generation unit 52 includes a voltage dividing circuit 60 connected between the source of the power MOSFET 14 and the ground terminal P6.
  • This voltage dividing circuit 60 is configured by connecting a plurality of resistors (in this embodiment, three resistors 60a to 60c) in series, and the divided voltage at the connection point A between the resistors 60a and 60b is the second abnormality.
  • the threshold voltage Vfc is output, and the divided voltage at the connection point B between the resistors 60b and 60c is output as the first abnormality threshold voltage Voc.
  • the voltage dividing circuit 60 is configured to divide the source voltage Vs of the power MOSFET 14, but may be configured to divide a predetermined voltage other than the source voltage.
  • the abnormality threshold voltages Voc and Vfc can be set so as to increase or decrease in accordance with the increase or decrease of the source voltage Vs of the power MOSFET 14. Therefore, compared to a configuration in which a fixed level threshold value is set regardless of the change in the source voltage, for example, when the load 11 is short-circuited, the external resistor 16 is connected regardless of the power supply voltage Vcc.
  • the terminal voltage Vo immediately reaches the abnormal threshold voltages Voc and Vfc, and each current abnormality can be detected quickly.
  • FIG. 3 shows the smoke generation characteristics of an external circuit, for example, the electric wire 30 (for example, the wire covering material) that can be connected to the power supply control device 10 of this embodiment! It is a graph showing the relationship with time.
  • the graph shows the smoke generation characteristics of the electric wire 30 connected to the power supply control device 10.
  • the smoke generation characteristics differ depending on the external circuit (wiring members such as electric wires, loads) connected to the power supply control device 10, and the sense current Is level that outputs the abnormal signals FC and OC also differs accordingly. Coming force This adjustment can be easily performed by changing the resistance value of the external resistor 16 described above.
  • ILmax is the rated current of load 11 (the device usage limit guaranteed at the time of design), and Io can flow in a thermal equilibrium state where the heat generation and heat dissipation in wire 30 are balanced. It is the limit current at equilibrium. When a current having a level higher than the equilibrium limit current Io is applied, the region becomes an excessive thermal resistance region, and the current level and the time until burning are in an inversely proportional relationship.
  • the second abnormality threshold current ILfc is set to a value slightly higher than the rated current ILmax of the load 11. If the load current IL reaches this level, as described later, even if the power MOSFET 14 is not immediately shut off, it should be shut off when this fuse current state continues to some extent.
  • the first abnormality threshold current ILoc is set to a value higher than the second abnormality threshold current ILfc.
  • the overheat detection unit 25 receives a temperature signal S4 corresponding to the temperature of the power chip 20 from a temperature sensor 19 provided in the power chip 20.
  • the overheat detection unit 25 detects a temperature abnormality when receiving a temperature signal S4 indicating an abnormal temperature exceeding a predetermined temperature threshold value, and provides the control logic unit 27 with a low level abnormal temperature signal OT.
  • the diagnostic output unit 26 causes a current abnormality or a temperature abnormality as described later, and causes the power MOSFET 14 to perform first and second forced cutoff operations described later by the control logic unit 27.
  • Control logic for high-level diagnostic signal Diag Upon receipt from the unit 27, the diagnostic output terminal P7 is pulled down to the low level and the diagnostic output is executed. As a result, it is possible to notify the outside that the power MOSFET 14 is in a forced cutoff state due to occurrence of a current abnormality or temperature abnormality, or execution of the fuse function.
  • the control logic unit 27 includes the control signal S1 from the input interface unit 22, the first abnormal current signal OC and the second abnormal current signal FC from the current detection unit 24, and the abnormal temperature from the overheat detection unit 25.
  • the control signal SI and the second abnormal current signal FC are supplied to the gate drive unit 28 as they are.
  • the control logic unit 27 has received at least one of the first abnormal current signal OC having a low level of 24 current detection units and the abnormal temperature signal OT having a single level from the overheat detection unit 25. After the power MOSFET 14 is forcibly turned off for a predetermined reference cutoff time, the forced cutoff state is released.
  • the forced cutoff means that the power MOSFET 14 is cut off even when the power supply control device 10 receives the low-level control signal S1 (ON command signal).
  • the control logic unit 27 when the control logic unit 27 receives at least one of the low-level first abnormal current signal OC and the low-level abnormal temperature signal OT, the control logic unit 27 outputs a single-level output signal. Inhibit is given to the gate drive unit 28 to cause the power MOSFET 14 to execute the first forced cutoff operation. Then, after the predetermined reference cutoff time has elapsed, a high-level output signal Inhibit is given to the gate drive unit 28 to cancel the forced cutoff state of the power MOSFET 14. Therefore, the current detection unit 24 and the control logic unit 27 function as an example of the “overcurrent protection circuit” of the present invention.
  • control logic unit 27 receives both the low-level second abnormal current signal FC from the current detection unit 24 and the abnormalities both when the first forced cutoff is performed.
  • the time (hereinafter referred to as “fuse time”) is accumulated, and the low level output signal Inhibit is gated even when this accumulated time reaches a predetermined reference fuse time (> reference cutoff time).
  • the power MOSFET 14 is forcibly cut off by giving to the drive unit 28. Less than The forced cutoff (operation) at this time is referred to as “second forced cutoff (operation)”.
  • the second forced cutoff state is released on condition that, for example, a state in which a high-level control signal S1 (off command signal) is input to the input terminal P1 of the power supply control device 10 is continued for a predetermined time. It is like that.
  • FIG. 4 is a schematic diagram showing the configuration of the gate drive unit 28.
  • the gate drive unit 28 receives the control signal S1, the second abnormal current signal FC, and the output signal Inhibit from the control logic unit 27.
  • the gate drive unit 28 includes a charge pump 90 (an example of the “first charging unit”) connected between the power supply terminal P2, the power MOSFET 14 and the gate of the sense MOSFET 18 (not shown in the figure), the power MOSFET 14 and the sense MOSFET.
  • a normal discharge FET 91 an example of a “discharge switch element” connected between the gate and source of the MOSFET 18 is provided.
  • the gate drive unit 28 includes an abnormal fast charging FET 92 (an example of a “charging switch element”) and a diode 93 (connected to the power terminal P2 and the gates of the power MOSFET 14 and the sense MOSFET 18).
  • the gate drive unit 28 receives a low-level control signal S1 (ON command signal), so that the charge pump 90 A normal charge operation is performed in which a voltage boosted to a level higher than the power supply voltage Vcc is applied between each gate source of the power MOSFET 14 and the sense MOSFET 18 to turn on the power supply operation (solid line in Fig. 5A). (See graph).
  • S1 ON command signal
  • the boost operation of the charge pump 90 is turned off, and only the normal discharge FET 91 is turned on to turn on the power MOSFET 14 and the sense MOSFET 18 between each gate and source.
  • the normal discharge operation is performed to discharge the electric charge and shut off (see the solid line graph in Fig. 5B).
  • a low level control signal S1 When the ON command signal is received, initially, only the charge pump 90 is driven to start the energization operation of the power MOSFET 14 The load current IL exceeds the second abnormality threshold current ILfc, and the second abnormality occurs in the gate drive unit 28.
  • the current signal FC is input, in addition to the charge pump 90, the FET92 for rapid charging in an abnormal state is also turned on to perform a quick charging operation that increases the boosting speed to the power supply voltage Vcc (one point in Fig. 5A). (See the dashed line graph).
  • the gate drive unit 28 when the gate drive unit 28 receives the low-level control signal S1 (ON command signal) in the normal state, it drives only the charge pump 90 and causes the power MOSFET 14 to normally operate. Perform charging operation. Thereby, noise generation can be suppressed.
  • a low-level control signal S1 ON command signal
  • the load current IL exceeds the second abnormal threshold current ILfc, it is transferred to the charge pump 90 and the FET92 Also turn on to perform quick charging operation.
  • the load current IL can reach the first abnormality threshold current ILoc early, and the first forced cutoff operation of the MOSFET can be executed quickly.
  • the gate drive unit 28 when receiving a high level control signal S1 (off command signal) in a normal state, the gate drive unit 28 turns on only the normal discharge FET 91 to perform a normal discharge operation. As a result, noise generation can be suppressed.
  • a high-level control signal S1 (OFF command signal) when received in an abnormal load condition, the abnormal discharge rapid discharge FET 94 is turned on together with the normal discharge FET 91 and suddenly turned on. Performs fast discharge operation. As a result, the power MOSFET 14 can be immediately shifted to the first and second forced cutoff states, and power loss can be reduced.
  • the second discharge path is provided in parallel with the existing charge pump 90 and the abnormal-time quick charge FET 92 provided there is turned on and off, the charging speed is changed. Therefore, it can be configured relatively easily as compared with other configurations described later, and noise can be reduced.
  • FIG. 6 shows another embodiment.
  • the difference from the above embodiment shown in FIGS. 1 to 5 lies in the configuration of the charging circuit, and the other points are the same as the above embodiment shown in FIGS. Therefore, from Figure 1 to Figure
  • FIG. 6 shows the configuration of the charging circuit of this embodiment.
  • This charging circuit mainly includes a charge pump 100 and a clock generation circuit 101.
  • the charge pump 100 includes three diodes 102 to 104 and a pair of boosting capacitors 105 and 106 connected in series between the power supply terminal P2 and the gate of the power MOSFET 14.
  • Each boosting capacitor 105 has one end connected to a connection point between the diode 102 and the diode 103, and the other end connected to the clock generation circuit 101 via one buffer circuit (NAND circuit) 107.
  • NAND circuit buffer circuit
  • the boosting capacitor 106 has one end connected to a connection point between the diode 103 and the diode 104, and the other end connected to the clock generation circuit 101 via two buffer circuits (NAND circuits) 108 and 109.
  • NAND circuits buffer circuits
  • the clock generation circuit 101 includes two clock signals S5 and S6 having different frequencies.
  • the clock signal S6 has a higher frequency than the clock signal S5), and includes a pair of output terminals 101a and 101b for outputting the clock signals S5 and S6, respectively.
  • the output terminal 101a of the clock generation circuit 101 is connected to the inputs of the notch circuits 107 and 108, and the boosting operation, that is, the charging operation is executed at a speed corresponding to the frequency of the clock signal S5. Is done.
  • the output terminal 101b of the clock generation circuit 101 is connected to the inputs of the buffer circuits 107 and 108, and the boosting operation, that is, the charging operation is executed at a high speed according to the frequency of the clock signal S6.
  • the charging speed of the charging circuit can be changed with a relatively simple configuration in which the frequency of the clock signal supplied to the charge pump 100 is changed.
  • FIG. 7 shows another embodiment. This embodiment is a configuration in which a clock signal of one frequency is supplied from the clock generation circuit 101 to the charge pump 100 with respect to the configuration of the above-described embodiment shown in FIG. It has become.
  • each of the buffer circuits 107 and 109 has a configuration including a P-channel FET 110 and an n-channel FET 111 in which drains and gates are commonly connected to each other.
  • the source of the p-channel FET 110 is connected to the power supply terminal P2 through the constant current circuit 112 and is connected to the power supply terminal P2 through the constant current circuit 113 and the switch element 114.
  • the source of the n-channel FET 111 is connected to the ground terminal P6 through the constant current circuit 115 and is connected to the ground terminal P6 through the constant current circuit 116 and the switch element 117.
  • the switch elements 114 and 117 are turned off, and the power MOS FET 14 is supplied to the gate of the power MOS FET 14 at a speed corresponding to the constant current amount from the constant current circuits 112 and 115. Charging operation is performed.
  • the switch elements 114 and 117 are turned on, so that the constant current from the constant current circuits 113 and 116 can be charged and discharged to the boost capacitors 105 and 106 (buffer circuit).
  • the amount of current flowing into the boosting capacitors 105 and 106 by 107 and 109 is increased, and accordingly, the high-speed charging operation is executed as the delay time in the buffer circuits 107 and 109 is shortened. Is done.
  • FIG. 8 shows another embodiment.
  • a clock signal having one frequency is supplied from the clock generation circuit 101 to the charge pump 100, and each of the boost capacitors 105 and 106 includes an abnormal boost capacitor 120, 121 and Si
  • the elements 122 and 123 are connected in parallel.
  • the switch elements 122 and 123 are turned off, and the gate of the power MOSFET 14 is charged at a speed corresponding to the capacity of the boosting capacitors 105 and 106.
  • the action is executed.
  • the switching elements 122 and 123 are turned on, so that the high-speed charging operation according to the combined capacity of the boosting capacitors 105 and 106 and the abnormal boosting capacitors 120 and 121 is performed. Is executed.
  • FIG. 9 shows another embodiment.
  • a clock signal of one frequency is supplied from the clock generation circuit 101 to the charge pump 100, and the configuration of the buffer circuits 107 and 109 is improved. Yes.
  • a Zener diode 130 and a switch element 131 are connected in series between both sources of a p-channel FET 110 and an n-channel FET 111.
  • the switch element 131 is turned on, whereby the charging voltage of the boosting capacitors 105 and 106 is suppressed to the Zener voltage of the Zener diode 130, and the power MOSFET 14 has a speed corresponding to this.
  • the charging operation to the gate is executed.
  • the switch element 131 is turned off, so that the boosting capacitors 105 and 106 can be charged to a charging voltage exceeding the Zener voltage. A speed charging operation is performed.
  • the force described for the power supply control device 10 having an n-channel MOSFET as the MOSFET is not limited to this, and the present invention is also applicable to a configuration having a p-channel MOSFET. Can be applied.
  • the circuit for discharging is arranged between the gate of the p-channel type MOSFET and the power supply 12, and the circuit for charging is arranged between the gate and the source.
  • the clock generator circuit 101 outputs two clock signals S5 and S6 having different frequencies and selectively supplies them to the charge pump 100.
  • the configuration may be such that one output terminal is connected to the charge pump 100 and the frequency of the clock signal output from this output terminal is changed by the clock generation circuit 101.
  • a variable resistor is provided as a current changing circuit between the power supply terminal P2 and the source of the p-channel FET 110 and between the source of the n-channel FET 111 and the ground terminal P6. It may be configured to provide
  • each boosting capacitor itself may be a variable capacitor, and the charging speed may be changed by changing the capacitance.

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Abstract

　ゲート駆動部２８は、正常状態時でローレベルの制御信号Ｓ１（オン指令信号）を受けると、チャージポンプ９０のみを駆動させてパワーＭＯＳＦＥＴ１４に通常充電動作を行う。一方、負荷異常状態でローレベルの制御信号Ｓ１（オン指令信号）を受けると、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを超えた時点でチャージポンプ９０に加えて異常時急速充電用ＦＥＴ９２をもオンして急速充電動作を行う。

Description

明 細 書
電力供給制御装置
技術分野
[0001] 本発明は、電力供給制御装置に関する。
背景技術
[0002] 電力供給制御装置には、下記特許文献 1に示すように、 nチャネル型の MOSFET をプラス電源と負荷との間に挿入して電流制御を行う、いわゆるハイサイドドライバと して使用されるものがある。このものでは、上記 MOSFETを十分にオン (通電動作） させるためには、そのゲート電圧を電源電圧以上 (一般には電源電圧の 2倍程度の 電圧）とする必要があり、このためにゲート駆動回路 (チャージポンプ回路）が必要と なる。具体的には、ゲート駆動回路は、電力供給制御装置に外部からオン指令信号 が入力されたときに、電源電圧に基づく入力電圧を昇圧した出力電圧をゲートに与 えて MOSFETをオンさせる。また、この種の電力供給制御装置には、例えば負荷で の短絡などの負荷異常により MOSFETに流れる負荷電流が所定の閾値を超える電 流異常となった場合に MOSFETに強制的な遮断動作を行わせる過電流保護機能 を備えたものがある。
特許文献 1：特開 2001— 217696公報
発明の開示
[0003] (発明が解決しょうとする課題）
ところで、上記負荷異常が発生している状態で、 MOSFETにオン指令信号を与え てオンさせたときは、この MOSFETの強制遮断動作を早期に行わせることが望まし い。このためには、ゲート駆動回路の充電速度をなるベく速くして、負荷電流が早期 に上記閾値を超えるようにする必要がある。し力しながら、従来の電力供給制御装置 は、ゲート駆動回路の充電速度は常に一定であったため、充電速度を速くすると、負 荷異常が発生して 、な 、正常時における MOSFETのオン動作時でも高速充電され ることになり、負荷電流の急峻な変化に基づくノイズが発生し得る。逆に、充電回路 の充電速度を遅くすると、ノイズ発生は抑制できる反面、負荷異常が発生している状 態で MOSFETにオンさせた時力 MOSFETの強制遮断動作までの時間が遅くな り、電力損失 (スイッチングロス)が大きくなるという問題が発生する。
[0004] 本発明は上記のような事情に基づいて完成されたものであって、その目的は、ノィ ズ発生を抑制しつつ負荷異常時における電力損失を低減することが可能な電力供 給制御装置を提供するところにある。
(課題を解決するための手段）
本発明に係る電力供給制御装置は、電源と負荷との間に配される MOSFETと、前 記 MOSFETに流れる負荷電流に応じた電流検出信号を出力する電流検出素子と 、前記電流検出信号に基づき前記 MOSFETに流れる負荷電流が第 1閾値を超える 第 1電流異常になった場合に前記 MOSFETに強制遮断動作を行わせる過電流保 護回路と、外部力 のオン指令信号に基づき前記 MOSFETのゲートに充電電流を 流して当該 MOSFETに通電動作を行わせるものであって、その充電速度が変更可 能とされた充電回路と、前記電流検出信号に基づき前記 MOSFETに流れる負荷電 流が前記第 1閾値よりも低い第 2閾値を超える第 2電流異常になった場合に、前記充 電回路に対して、その充電速度を、前記負荷電流が当該第 2閾値以下のときよりも速 い速度に変更させる制御を行う制御回路と、を備えることを特徴とする。
[0005] 本発明によれば、充電回路は、その充電動作過程において、例えば負荷での短絡 などの負荷異常の発生により負荷電流が第 2閾値 (MOSFETに強制遮断動作をさ せるための第 1閾値よりも低い値)を超えた場合に高速充電に変更するように制御さ れる。従って、負荷異常が発生せずに負荷電流が第 2閾値以下のときには MOSFE Tに比較的に遅い充電速度（単位時間当たりにゲートに充電される電荷量）による通 電動作を行わせることで、ノイズ発生を抑制できる。また、負荷電流が上記第 1閾値を 超えるような負荷異常が発生したときには、第 2閾値を超えた時点で高速充電に変更 することで、早期に負荷電流を第 1閾値に到達させて MOSFETの強制遮断動作を 迅速に実行させることができる。
図面の簡単な説明
[0006] [図 1]本発明の一態様に係る電力供給制御装置の全体構成のブロック図
[図 2]カレントミラー部、閾値電圧生成部及び過電流異常検出部の回路図 圆 3]第 1異常用閾値電流と第 2異常用閾値電流との設定レベルを説明するためのグ ラフ
圆 4]ゲート駆動部の構成を示した概要図
圆 5A]充電時のゲート電圧と時間との関係を示すグラフ
圆 5B]放電時のゲート電圧と時間との関係を示すグラフ
圆 6]別の態様の充電回路の構成を示した概要図
圆 7]別の態様の充電回路の構成を示した概要図
圆 8]別の態様の充電回路の構成を示した概要図
圆 9]別の態様の充電回路の構成を示した概要図
符号の説明
lO- ··電力供給制御装置
l l- ··負荷
12· "電源
13· ··通電路
14· • 'パワー MOSFET (MOSFET)
18· ' ·センス MOSFET (電流検出素子）
24· ··電流検出部 (過電流保護回路）
27· ' ·コントロールロジック部（制御回路、過電流保護回路）
90· '·チャージポンプ (充電回路、第 1充電部）
91· ··通常放電用 FET (放電回路、放電用スィッチ素子）
92· ··異常時急速充電用 FET (充電回路、第 2充電部）
93· ··ダイオード (充電回路、第 2充電部）
94· ··異常時急速放電用 FET (放電回路、放電用スィッチ素子)
100· ··チャージポンプ部
101· ··クロック発生回路
105, 106· ··昇圧用コンデンサ
107, 109· ··ノ ッファ回路
112, 113, 115, 116…定電流回路（電流変更回路) 114, 117…スィッチ素子（電流変更回路）
120, 121…異常時昇圧コンデンサ (容量変更回路）
122, 123…スィッチ素子 (容量変更回路）
130…ツエナーダイオード (充電電圧変更回路）
131· · ·スィッチ素子 (充電電圧変更回路）
ILoc- · ·第 1異常用閾値電流 (第 1閾値）
ILfc- · ·第 2異常用閾値電流 (第 2閾値）
Is…センス電流 (電流検出素子からの電流検出信号）
IL…負荷電流
S5、 S6…クロック信号
発明を実施するための最良の形態
[0008] 本発明の一態様 1を図 1〜図 5A、 Bを参照しつつ説明する。
[0009] 1.電力供給制御装置の構成
(1)全体構成
図 1は、本態様に係る電力供給制御装置 10の全体構成のブロック図である。この 電力供給制御装置 10は図示しない車両に搭載され、その車両用電源 (以下、「電源 12」）から負荷 11として例えば車両用のランプ、クーリングファン用モータやデフォッ ガー用ヒータなどへの電力供給制御を行うために使用される。なお、以下では、「負 荷」は電力供給制御装置 10の制御対象の装置であって、電力供給制御装置 10とそ の制御対象装置との間に連なる電線 30を含まない意味とし、「外部回路」を負荷 11 と電線 30とを含めた意味として説明する。
[0010] 具体的には、電力供給制御装置 10は、電源 12から負荷 11への通電路 13中に設 けられる nチャネル型のパワー MOSFET14 (「MOSFET」の一例）を備えて!/、る。そ して、電力供給制御装置 10は、パワー MOSFET14のゲートに定電圧信号、或いは 、 PWM (Pulse Width Modulationパルス幅変調）制御信号などの制御信号 SIを与 えてオンオフ動作させることで、そのパワー MOSFET14の出力側に連なる負荷 11 への電力供給を制御するように構成されている。なお、本態様では、この電力供給制 御装置 10は、入力端子 P1が外部の操作スィッチ 15に接続される構成をなし、この 操作スィッチ 15がオンとなることで動作するようになっている。具体的には、入力端子 P1は、抵抗 15aを介して操作スィッチ 15に接続され、抵抗 15aと操作スィッチ 15との 接続点が抵抗 15bを介して電源 12に接続され、入力端子 P1は、操作スィッチ 15が オフして 、るときは、電源電圧 Vcc側にプルアップされて!/、る。
[0011] 電力供給制御装置 10は、図 1に示すように、上記入力端子 P1と、電源 12に接続さ れる電源 (Vcc)端子 P2及びタブ端子 P3と、負荷 11に接続される負荷接続端子 P4と 、電流電圧変換回路の一例としての外付け抵抗 16を介してグランド (GND)に接続 される外部端子 P5と、グランド (GND)に直接接続されるグランド端子 P6と、ダイァグ 出力端子 P7とが設けられた半導体装置 17 (半導体ディバイス）として構成されている 。本態様では、パワー MOSFET14、後述するセンス MOSFET18 (「電流検出素子 」の一例）、及び、温度検出素子の一例としての温度センサ 19 (本態様では例えばダ ィオード）がパワーチップ 20としてワンチップィ匕され、それ以外の回路が搭載された 制御チップ 21に組み付けられて構成されて 、る。
[0012] パワーチップ 20には、ドレインがタブ端子 P3に共通接続される複数の MOSFET が配列されており、ほとんどの MOSFET群力 ソースを後述するカレントミラー部 51 のパワー FET用入力 51a及び負荷接続端子 P4に共通接続することでパワー MOS FET14を構成し、残りの MOSFET群が、ソースをカレントミラー部 51のセンス FET 用入力 51bに共通接続することでセンス MOSFET18を構成している。なお、パワー MOSFET14を構成する MOSFET群の数と、センス MOSFET 18を構成する MO SFET群の数との比が概ねセンス比である。
[0013] 制御チップ 21には、主として、入力インターフェース部 22、内部グランド生成部 23 、電流検出部 24、過熱検出部 25、ダイァグ出力部 26、過電流保護回路及び過熱保 護回路の一例として機能するコントロールロジック部 27、ゲート駆動部 28が搭載され ている。
[0014] 2.各部の構成
(1)入力インターフェース部
入力インターフェース部 22は、入力側が入力端子 P1に接続されており、操作スイツ チ 15がオフして!/、るときにハイレベルの制御信号 S 1が、オンして!/、るときにローレべ ルの制御信号 S 1が入力され、この制御信号 S 1が内部グランド生成部 23及びコント ロールロジック部 27に与えられる。電力供給制御装置 10は、後述するように、電流異 常も温度異常も発生して ヽな 、正常状態にぉ 、ては、上記ローレベルの制御信号 S 1を受けるとゲート駆動部 28によってパワー MOSFET14をターンオンして通電状態 とする一方で、ノ、ィレベルの制御信号 S1を受けるとゲート駆動部 28によってパワー MOSFET14をターンオフして遮断状態にする。従って、本態様では、ローレベルの 制御信号 S 1が「オン指令信号」の一例であり、ハイレベルの制御信号 S 1が「オフ指 令信号」の一例である。
[0015] なお、図 1に示すように、電源端子 P2とグランド端子 P6との間には、力ソード側が高 電位側に配されたダイオード 36と抵抗 37とが直列接続され、これらの接続点が上記 内部グランド GND1とされている。このような構成であれば、誤ってグランド端子 P6側 が電源電圧 Vcc側に接続された場合でも、この電力供給制御装置 10の回路内に流 れる電流をダイオード 36によって一定レベル以下に規制することができる。
[0016] (2)内部グランド生成部
定電圧電源生成回路の一例としての内部グランド生成部 23は、入力インターフエ ース部 22からローレベルの制御信号 S1 (オン指令信号)を受けているときに通電し て、電源電圧 Vccよりも所定電圧分だけ低い内部グランド GND2を生成する。そして 、電源電圧 Vccから内部グランド GND2を差し引いた定電圧がコントロールロジック 部 27に供給されることで、このコントロールロジック部 27が動作可能な状態となる。
[0017] (3)電流検出部
電流検出部 24は、図 1に示すように、カレントミラー部 51と、閾値電圧生成部 52と、 過電流異常検出部 53とを備えて構成されている。図 2は、カレントミラー部 51、閾値 電圧生成部 52及び過電流異常検出部 53を拡大して示す回路であり、他の回路構 成は一部省略されている。
[0018] a.カレントミラー部
カレントミラー部 51は、パワー MOSFET14とセンス MOSFET18との出力側電位 (ソース電位)を同電位に保持するための電位制御回路 54と、 1対のカレントミラー回 路 55, 55とを備えて ヽる。 [0019] 電位制御回路 54は、オペアンプ 56、スィッチ素子としての FET57を備えている。 オペアンプ 56は、パワー FET用入力 51a (パヮーMOSFET14のソース）とセンス F ET用入力 51b (センス MOSFET18のソース）とが 1対の入力端子それぞれに接続 されている。 FET57は、センス FET用入力 5 lbと外部端子 P5との間に接続され制御 端子にオペアンプ 56の出力が与えられている。より具体的には、パワー FET用入力 51aは、オペアンプ 56の逆相入力に接続され、センス FET用入力 51bは、オペアン プ 56の正相入力に接続されている。このオペアンプ 56の差動出力は、 FET57のゲ ート一ドレイン間を介して、正相入力にフィードバックされて 、る。
[0020] このようにオペアンプ 56の差動出力をフィードバックすることによって、オペアンプ 5 6の正相入力の電位と逆相入力の電位とがほとんど同じになるイマジナリーショート状 態となる。このため、パワー MOSFET14及びセンス MOSFET18のドレイン同士、 ソース同士が互いに同電位となり、パワー MOSFET14に流れる負荷電流 ILに対し て安定した一定比率（上記センス比）のセンス電流 Is (「電流検出素子からの電流検 出信号」に相当）をセンス MOSFET18に流すことができる。
[0021] 電位制御回路 54からのセンス電流 Isは上記 1対のカレントミラー回路 55, 55及び 外部端子 P5を介して外付け抵抗 16に流れ、このセンス電流 Isに応じて外部端子 P5 の端子電圧 Voが変化する。
[0022] b.過電流異常検出部
過電流異常検出部 53は、複数 (本態様では 2つ）の比較回路 58, 59 (本態様では 、ヒステリシスコンパレータ）を備え、外部端子 P5の端子電圧 Voが比較回路 58の一 方の入力端子に与えられると共に、比較回路 59の一方の入力端子に与えられる。
[0023] 比較回路 58は、他方の入力端子に閾値電圧生成部 52からの第 1異常用閾値電圧 Vocを受けて、この第 1異常用閾値電圧 Vocを端子電圧 Voが超えたときにローレべ ルの第 1異常電流信号 OCをコントロールロジック部 27に出力する。なお、以下では、 端子電圧 Voが第 1異常用閾値電圧 Vocに達したときにパワー MOSFET14に流れ る電流異常時の負荷電流 ILを、「第 1異常用閾値電流 ILoc」（「第 1閾値」の一例）と し、このときの電流異常を「オーバーカレント」（「第 1電流異常」の一例）という。
[0024] 比較回路 59は、他方の入力端子に閾値電圧生成部 52からの第 2異常用閾値電圧 Vfc «Voc)を受けて、この第 2異常用閾値電圧 Vfcを端子電圧 Voが超えたときに口 一レベルの第 2異常電流信号 FCをコントロールロジック部 27に出力する。なお、以 下では、端子電圧 Voが第 2異常用閾値電圧 Vfcに達したときにパワー MOSFET14 に流れる電流異常時の負荷電流 ILを、「第 2異常用閾値電流 ILfc」（「第 2閾値」の一 例）とし、このときの電流異常を「ヒューズカレント」（「第 2電流異常」の一例）という。
[0025] c閾値電圧生成部
閾値電圧生成部 52は、基準電圧を複数の抵抗で分圧する分圧回路を備え、この 分圧回路によって生成される複数の分圧電圧を、上記第 1異常用閾値電圧 Voc及び 第 2異常用閾値電圧 Vfcとして出力する。具体的には、閾値電圧生成部 52は、図 2 に示すように、パワー MOSFET14のソースとグランド端子 P6との間に接続された分 圧回路 60を備える。この分圧回路 60は、複数の抵抗 (本態様では 3つの抵抗 60a〜 60c)を直列接続して構成されており、抵抗 60aと抵抗 60bとの接続点 Aの分圧電圧 が上記第 2異常用閾値電圧 Vfcとして出力され、抵抗 60bと抵抗 60cとの接続点 Bの 分圧電圧が上記第 1異常用閾値電圧 Vocとして出力される。
[0026] なお、本態様では、分圧回路 60はパワー MOSFET14のソース電圧 Vsを分圧す る構成としたが、ソース電圧以外の所定電圧を分圧する構成であってもよい。但し、 本態様のような構成であれば、パワー MOSFET14のソース電圧 Vsの増減に応じて 増減するように各異常用閾値電圧 Voc, Vfcを設定できる。従って、ソース電圧の変 動にかかわらず固定レベルの閾値を設定するような構成と比較して、例えば負荷 11 の短絡等が生じた場合に、電源電圧 Vccの大小にかかわらず外付け抵抗 16の端子 電圧 Voが即座に異常用閾値電圧 Voc, Vfcに達することとなり、各電流異常を迅速 に検出できる。
[0027] 更に、この態様では、パワー MOSFET14がオフしているときでもソース電圧 Vsが 0
[V]にならないようにバイアスするため、コントロールロジック部 27からのバイアス信号 Biasによってオン動作するスィッチ素子の一例としての FET62によって電源 12から の電流を抵抗 63を介して分圧回路 60に流すようになつている。なお、このバイアス信 号 Biasは、ローレベルの制御信号 S1が入力されたときにコントロールロジック部 27か ら出力され、上記 FET62がオンする。 [0028] ここで、図 3は、本態様の電力供給制御装置 10に接続され得る外部回路、例えば 電線 30 (例えば電線被覆材)の発煙特性につ!、て、電流レベルと通電時間（溶断時 間）との関係を示したグラフである。つまり、任意の一定電流 (ワンショット電流）を電線 30に流したときに、当該電線 30の被覆材の焼損が発生するまでの時間を示している 。なお、同グラフは、電力供給制御装置 10に接続される電線 30の発煙特性を示して いる。また、電力供給制御装置 10に接続される外部回路 (電線等の配線部材、負荷 )によって発煙特性は異なり、これに対応して上記異常信号 FC, OCを出力するセン ス電流 Isレベルも異なってくる力 この調整は、前述した外付け抵抗 16の抵抗値を変 更することにより容易に行うことができる。
[0029] 同グラフ中、 ILmaxは負荷 11の定格電流 (設計時に保証される機器の使用限度)で あり、 Ioは電線 30における発熱と放熱のバランスがとれた熱平衡状態で流すことが可 能な平衡時限界電流である。この平衡時限界電流 Ioよりも高 、レベルの電流を流す 場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係 となる。そして、第 2異常用閾値電流 ILfcは、負荷 11の定格電流 ILmaxよりもやや高 い値に設定されている。このレベルに負荷電流 ILがなつた場合には、後述するように 、パワー MOSFET14を即時的に遮断しなくても、このヒューズカレント状態がある程 度継続したときに遮断すればょ ヽ。
[0030] これに対して、第 1異常用閾値電流 ILocは、第 2異常用閾値電流 ILfcよりも高 、値 に設定されている。このレベルに負荷電流 ILがなつた場合には、後述するようにパヮ 一 MOSFET14を即時的に遮断する必要がある。
[0031] (4)過熱検出部
過熱検出部 25は、パワーチップ 20に設けられた温度センサ 19から当該パワーチッ プ 20の温度に応じた温度信号 S4を受ける。そして、過熱検出部 25は、所定の温度 閾値を超える異常温度を示す温度信号 S4を受けたときに温度異常を検出してロー レベルの異常温度信号 OTをコントロールロジック部 27に与える。
[0032] なお、ダイァグ出力部 26は、後述するように電流異常或いは温度異常が発生し、コ ントロールロジック部 27によってパワー MOSFET14に後述する第 1及び第 2の強制 遮断動作を行わせて 、る間、ハイレベルのダイァグ信号 Diagをコントロールロジック 部 27から受けることでダイァグ出力端子 P7をローレベルにプルダウンさせてダイァグ 出力を実行する。これにより、パワー MOSFET14が電流異常や温度異常の発生、 ヒューズ機能の実行によって強制遮断状態になっていることを外部に通知することが 可能となる。
[0033] (5)コントロールロジック部
コントロールロジック部 27は、前述したように、入力インターフェース部 22からの制 御信号 S1、電流検出部 24からの第 1異常電流信号 OC及び第 2異常電流信号 FC、 過熱検出部 25からの異常温度信号 OTを受けて、制御信号 SI及び第 2異常電流信 号 FCをそのままゲート駆動部 28に与える。また、コントロールロジック部 27は、電流 検出部 24力ものローレベルの第 1異常電流信号 OC、及び、過熱検出部 25からの口 一レベルの異常温度信号 OTのうち少なくともいずれか一方を受けたことを条件に、 パワー MOSFET14に所定の基準遮断時間だけ強制的に遮断動作させた後に、そ の強制遮断状態を解除する。以下、このときの強制遮断 (動作)を「第 1強制遮断 (動 作)」という。なお、本態様において、強制遮断とは、電力供給制御装置 10がローレ ベルの制御信号 S1 (オン指令信号)を受けていてもパワー MOSFET14を遮断状態 にすることをいう。
[0034] 具体的には、コントロールロジック部 27は、ローレベルの第 1異常電流信号 OC及 びローレベルの異常温度信号 OTのうち少なくともいずれか一方を受けたときに、口 一レベルの出力信号 Inhibitをゲート駆動部 28に与えて、パワー MOSFET14に上 記第 1強制遮断動作を実行させる。そして、上記所定の基準遮断時間経過後に、ハ ィレベルの出力信号 Inhibitをゲート駆動部 28に与えて、パワー MOSFET14の強制 遮断状態を解除する。従って、電流検出部 24及びコントロールロジック部 27は、本 発明の「過電流保護回路」の一例として機能する。
[0035] 更に、コントロールロジック部 27は、電流検出部 24からのローレベルの第 2異常電 流信号 FCを受けているとき、及び、上記第 1強制遮断がされているときの双方の異 常時間（以下、「ヒューズ時間」という）を積算していき、この積算時間が所定の基準ヒ ユーズ時間（>上記基準遮断時間）に達した場合にも、上記ローレベルの出力信号 I nhibitをゲート駆動部 28に与えてパワー MOSFET14に強制遮断動作をさせる。以 下、このときの強制遮断 (動作)を「第 2強制遮断 (動作)」という。なお、この第 2強制 遮断状態は、例えば電力供給制御装置 10の入力端子 P1にハイレベルの制御信号 S1 (オフ指令信号)が入力された状態が所定時間継続されたことを条件に解除され るようになっている。
[0036] (6)ゲート駆動部
図 4は、ゲート駆動部 28の構成を示した概要図である。ゲート駆動部 28は、コント口 ールロジック部 27から制御信号 S1、第 2異常電流信号 FC及び出力信号 Inhibitとが 入力される。ゲート駆動部 28は、電源端子 P2とパワー MOSFET14及びセンス MO SFET18 (同図では省略）のゲートとの間に接続されたチャージポンプ 90 (「第 1充電 部」の一例）と、パワー MOSFET14及びセンス MOSFET18のゲートとソースの間 に接続された通常放電用 FET91 (「放電用スィッチ素子」の一例）とを備える。
[0037] 更に、ゲート駆動部 28は、電源端子 P2とパワー MOSFET14及びセンス MOSFE T18のゲートとの間に接続された異常時急速充電用 FET92 (「充電用スィッチ素子」 の一例）及びダイオード 93 (「第 2充電部」の一例）と、パワー MOSFET14及びセン ス MOSFET18のゲートとソースとの間に接続された異常時急速放電用 FET94 (「 放電用スィッチ素子」の一例）とを備える。従って、チャージポンプ 90、異常時急速充 電用 FET92及びダイオード 93が「充電回路」の一例であり、通常放電用 FET91及 び異常時急速放電用 FET94が「放電回路」の一例である。
[0038] そして、例えば負荷の短絡などの負荷異常が発生していない正常状態時には、ゲ ート駆動部 28は、ローレベルの制御信号 S1 (オン指令信号)を受けることで、チヤ一 ジポンプ 90のみを駆動させて電源電圧 Vccよりも高いレベルに昇圧した電圧をパヮ 一 MOSFET14及びセンス MOSFET18の各ゲート ソース間に与えてオンして通 電動作にさせる通常充電動作を行う（図 5A中の実線グラフ参照)。一方、ハイレベル の制御信号 S1 (オフ指令信号)を受けることで、チャージポンプ 90の昇圧動作をオフ するとともに、通常放電用 FET91のみをオンしてパワー MOSFET14及びセンス M OSFET18の各ゲート—ソース間の電荷を放電し、遮断動作させる通常放電動作を 行う（図 5B中の実線グラフ参照)。
[0039] これに対して、例えば負荷異常が発生している状態で、ローレベルの制御信号 S1 ( オン指令信号)を受けたときには、当初はチャージポンプ 90のみを駆動させてパワー MOSFET14に通電動作を開始させる力 負荷電流 ILが第 2異常用閾値電流 ILfc を超えてゲート駆動部 28に第 2異常電流信号 FCが入力された時点でチャージボン プ 90に加えて異常時急速充電用 FET92をもオンして、電源電圧 Vccまでの昇圧速 度を速くする急速充電動作を行う（図 5A中の一点鎖線グラフ参照)。なお、ローレべ ルの制御信号 S1 (オン指令信号)を受けている状態で、上記第 1強制遮断動作が実 行され所定の基準遮断時間経過後にこの第 1強制遮断状態が解除されたときにも、 負荷異常が解消されて 、なければ、急速充電動作が実行される。
[0040] また、ローレベルの第 2異常電流信号 FCを受けた状態で、ハイレベルの制御信号 S1 (オフ指令信号)を受けたときには、通常放電用 FET91とともに異常時急速放電 用 FET94をオンして、パワー MOSFET14及びセンス MOSFET18の各ゲートーソ ース間の電荷を急速に放電し、遮断動作させる急速放電動作を行う（図 5B中の一点 鎖線グラフ参照)。即ち、上述の第 1及び第 2の強制遮断動作時には、この急速放電 動作が実行されることなる。従って、コントロールロジック部 27は、「制御回路」の一例 として機能する。
[0041] 3.本態様の効果
以上のように、本態様によれば、ゲート駆動部 28は、正常状態時でローレベルの制 御信号 S1 (オン指令信号)を受けると、チャージポンプ 90のみを駆動させてパワー M OSFET14に通常充電動作を行う。これにより、ノイズ発生を抑制できる。一方、負荷 異常状態でローレベルの制御信号 S1 (オン指令信号)を受けると、負荷電流 ILが第 2異常用閾値電流 ILfcを超えた時点でチャージポンプ 90にカ卩えて異常時急速充電 用 FET92をもオンして急速充電動作を行う。これにより、負荷電流 ILを第 1異常用閾 値電流 ILocに早期に到達させて MOSFETの第 1強制遮断動作を迅速に実行させ ることがでさる。
[0042] また、ゲート駆動部 28は、正常状態時でハイレベルの制御信号 S1 (オフ指令信号 )を受けると、通常放電用 FET91のみをオンして通常放電動作を行う。これによりノィ ズ発生を抑制できる。一方、負荷異常状態でハイレベルの制御信号 S1 (オフ指令信 号)を受けると、通常放電用 FET91とともに異常時急速放電用 FET94をオンして急 速放電動作を行う。これにより、パワー MOSFET14を上記第 1及び第 2の強制遮断 状態に即座に移行させることができ、電力損失を軽減できる。
[0043] また、本態様のように、既存のチャージポンプ 90に並列に第 2放電路を設けてそこ に設けた異常時急速充電用 FET92をオンオフすることで充電速度を変更する構成 であれば、後述する他の構成に比べて比較的簡単に構成でき、かつ、ノイズの低減 を図ることができる。
[0044] <別の態様 >
図 6は別の態様を示す。図 1から図 5に示す上記態様との相違は、充電回路の構成 にあり、その他の点は図 1から図 5に示す上記態様と同様である。従って、図 1から図
5に示す上記態様と同一符号を付して重複する説明を省略し、異なるところのみを次 に説明する。
[0045] 図 6には、本態様の充電回路の構成が示されている。この充電回路は、主として、 チャージポンプ 100と、クロック発生回路 101とを備える。チャージポンプ 100は、電 源端子 P2とパワー MOSFET14のゲートとの間に直列接続された 3つのダイオード 1 02〜104と 1対の昇圧用コンデンサ 105, 106とを備える。各昇圧用コンデンサ 105 は、一端側がダイオード 102とダイオード 103との接続点に接続され、他端側が 1つ のバッファ回路 (NAND回路） 107を介してクロック発生回路 101に接続される。昇圧 用コンデンサ 106は、一端側がダイオード 103とダイオード 104との接続点に接続さ れ、他端側が 2つのバッファ回路（NAND回路） 108, 109を介してクロック発生回路 101に接続される。これにより、クロック発生回路 101力ら出力されるクロック信号〖こ同 期したタイミングで 1対の昇圧用コンデンサ 105, 106に対して交互に充電動作が繰 り返されてパワー MOSFET14のゲート電圧が引き上げられる。
[0046] ここで、クロック発生回路 101は、互いに周波数の異なる 2つのクロック信号 S5、 S6
(例えばクロック信号 S5よりもクロック信号 S6の方が、周波数が高い）を生成する構成 とされ、これらのクロック信号 S5、 S6をそれぞれ出力する 1対の出力端子 101a, 101 bを備えている。そして、上記通常充電動作時には、ノ ッファ回路 107, 108の入力 に、クロック発生回路 101の出力端子 101aが接続され、上記クロック信号 S5の周波 数に応じた速度で昇圧動作、即ち充電動作が実行される。これに対して、上記急速 充電動作時には、バッファ回路 107, 108の入力に、クロック発生回路 101の出力端 子 101bが接続され、上記クロック信号 S6の周波数に応じた高速度で昇圧動作、即 ち充電動作が実行される。
[0047] このような構成であれば、チャージポンプ 100に与えるクロック信号の周波数を変更 するという比較的に簡単な構成で、充電回路の充電速度を変更することができる。
[0048] <別の態様 >
図 7は別の態様を示す。本態様は、図 6に示す上記態様の構成に対し、クロック発 生回路 101から一周波数のクロック信号をチャージポンプ 100に与える構成とし、ノ ッファ回路 107, 109の構成に改良をカ卩えたものとなっている。
[0049] 各バッファ回路 107, 109は、図 7に示すように、互いにドレイン同士、ゲート同士が それぞれ共通接続された Pチャネル型 FET110及び nチャネル型 FETl 11を備えた 構成である。そして、本態様では、 pチャネル型 FET110のソースは、定電流回路 11 2を介して電源端子 P2に接続されるとともに、定電流回路 113及びスィッチ素子 114 を介して電源端子 P2に接続されている。また、 nチャネル型 FET111のソースは、定 電流回路 115を介してグランド端子 P6に接続されるとともに、定電流回路 116及びス イッチ素子 117を介してグランド端子 P6に接続されて!ヽる。
[0050] 以上のような構成において、上記通常充電動作時には、スィッチ素子 114, 117は オフされており、定電流回路 112, 115からの定電流量に応じた速度でパワー MOS FET14のゲートへの充電動作が実行される。これに対して、上記急速充電動作時に は、スィッチ素子 114, 117がオンされることで、定電流回路 113, 116からの定電流 をも昇圧用コンデンサ 105, 106への充放電量 (バッファ回路 107, 109による昇圧 用コンデンサ 105, 106への電流の流し込み量、流し出し量）に加えられ、これに応 じてバッファ回路 107, 109における遅延時間が短くなる分だけ高速度の充電動作 が実行される。
[0051] <別の態様 >
図 8は別の態様を示す。本態様は、図 6に示す上記態様の構成において、クロック 発生回路 101から一周波数のクロック信号をチャージポンプ 100に与える構成とし、 昇圧用コンデンサ 105, 106それぞれに、異常時昇圧コンデンサ 120, 121及びスィ ツチ素子 122, 123 (「容量変更回路」の一例）を並列接続したものとなっている。
[0052] このような構成によれば、上記通常充電動作時には、スィッチ素子 122, 123はォ フされており、昇圧用コンデンサ 105, 106の容量に応じた速度でパワー MOSFET 14のゲートへの充電動作が実行される。これに対して、上記急速充電動作時には、 スィッチ素子 122, 123がオンされることで、昇圧用コンデンサ 105, 106と異常時昇 圧コンデンサ 120, 121との合成容量に応じた高速度の充電動作が実行される。
[0053] <別の態様 >
図 9は別の態様を示す。本態様は、図 6に示す上記態様の構成において、クロック 発生回路 101から一周波数のクロック信号をチャージポンプ 100に与える構成とし、 バッファ回路 107, 109の構成に改良をカ卩えたものとなっている。
[0054] 各バッファ回路 107, 109には、図 9に示すように、 pチャネル型 FET110及び nチ ャネル型 FET111の両ソース間にツエナーダイオード 130及びスィッチ素子 131が 直列接続されている。そして、上記通常充電動作時には、スィッチ素子 131がオンさ れており、これにより、昇圧用コンデンサ 105, 106の充電電圧がツエナーダイオード 130のツエナー電圧に抑えられ、これに応じた速度でパワー MOSFET14のゲート への充電動作が実行される。これに対して、上記急速充電動作時には、スィッチ素 子 131がオフされることで、昇圧用コンデンサ 105, 106を上記ツエナー電圧を超え る充電電圧まで充電することが可能となり、これに応じた高速度の充電動作が実行さ れる。
[0055] <他の態様 >
本発明は上記記述及び図面によって説明した態様に限定されるものではなぐ例 えば次のような態様も本発明の技術的範囲に含まれる。
[0056] (1)上記各態様では、 MOSFETとして nチャネル型のものを備えた電力供給制御 装置 10について説明した力 これに限らず、 pチャネル型の MOSFETを備えた構成 であっても本発明の適用することができる。この場合、 pチャネル型の MOSFETのゲ ートと電源 12との間に上記した放電のための回路が配され、ゲートとソースとの間に 充電のための回路が配されることになる。
[0057] (2)上記図 1から図 5に示す態様では、正常状態時には通常放電用 FET91のみを オンし、負荷異常時には通常放電用 FET91及び異常時急速放電用 FET94の両方 をオンする構成とした力 これに限らず、例えば通常放電用 FET91よりも異常時急 速放電用 FET94の放電能力を高くし、負荷異常時には異常時急速放電用 FET94 のみをオンする構成であってもよ 、。
[0058] (3)上記図 6に示す態様では、クロック発生回路 101から周波数の異なる 2つのクロ ック信号 S5、 S6を出力し、これらを選択的にチャージポンプ 100に与える構成とした 力 これに限らず、例えば、チャージポンプ 100に接続される出力端子を 1つとし、ク ロック発生回路 101にてこの出力端子から出力するクロック信号の周波数を変更する 構成であってもよい。
[0059] (4)上記図 7に示す態様において、電源端子 P2と pチャネル型 FET110のソースと の間、 nチャネル型 FET111のソースとグランド端子 P6との間に、それぞれ電流変更 回路として可変抵抗を設ける構成であってもよ ヽ。
[0060] (5)上記図 8に示す態様に対して、各昇圧用コンデンサ自体を可変容量コンデンサ として、容量を変更することで充電速度を変える構成であってもよ 、。

Claims

請求の範囲
[1] 電源と負荷との間に配される MOSFETと、
前記 MOSFETに流れる負荷電流に応じた電流検出信号を出力する電流検出素 子と、
前記電流検出信号に基づき前記 MOSFETに流れる負荷電流が第 1閾値を超える 第 1電流異常になった場合に前記 MOSFETに強制遮断動作を行わせる過電流保 護回路と、
外部力 のオン指令信号に基づき前記 MOSFETのゲートに充電電流を流して当 該 MOSFETに通電動作を行わせるものであって、その充電速度が変更可能とされ た充電回路と、
前記電流検出信号に基づき前記 MOSFETに流れる負荷電流が前記第 1閾値より も低 、第 2閾値を超える第 2電流異常になった場合に、前記充電回路の充電速度を 、前記負荷電流が当該第 2閾値以下のときよりも速くさせる制御回路と、を備えること を特徴とする電力供給制御装置。
[2] 前記 MOSFETは、 nチャネル型であることを特徴とする請求の範囲第 1項に記載 の電力供給制御装置。
[3] 前記充電回路は、チャージポンプ部と、前記チャージポンプ部に異なる周波数のク ロック信号を与えることが可能とされ、その与えたクロック信号の周波数に応じた昇圧 動作を前記チャージポンプ部にさせるクロック発生回路とを有して構成され、 前記制御回路は、前記チャージポンプ部に与える前記クロック信号の周波数を変 更させることで前記充電回路の充電速度を変更させることを特徴とする請求の範囲 第 1項に記載の電力供給制御装置。
[4] 前記充電回路は、昇圧用コンデンサと、前記昇圧用コンデンサの一端側に接続さ れて当該昇圧用コンデンサを充放電させるバッファ回路と、当該バッファ回路による 充放電電流の電流量を変更する電流変更回路とを有して構成され、
前記制御回路は、前記充放電電流の電流量を変更させることで前記充電回路の 充電速度を変更させることを特徴とする請求の範囲第 1項または第 2項に記載の電 力供給制御装置。
[5] 前記充電回路は、昇圧用コンデンサと、前記昇圧用コンデンサの一端側に接続さ れて当該昇圧用コンデンサを充放電させるバッファ回路と、前記昇圧用コンデンサの 容量を変更する容量変更回路と、を有して構成され、
前記制御回路は、前記昇圧用コンデンサの容量を変更させることで前記充電回路 の充電速度を変更させることを特徴とする請求の範囲第 1項または第 2項に記載の電 力供給制御装置。
[6] 前記充電回路は、その昇圧動作による昇圧用コンデンサと、前記昇圧用コンデン サの一端側に接続され当該昇圧用コンデンサを充放電させるバッファ回路と、その バッファ回路による前記昇圧用コンデンサの充電電圧を変更する充電電圧変更回路 とを有して構成され、
前記制御回路は、前記充電電圧を変更させることで前記充電回路の充電速度を変 更させることを特徴とする請求の範囲第 1項または第 2項に記載の電力供給制御装 置。
[7] 前記充電回路は、前記電源と前記 MOSFETのゲートとの間に設けられるとともに 昇圧用コンデンサを有して昇圧動作を行う第 1充電部と、前記電源と前記 MOSFET のゲートとの間に配された充電用スィッチ素子を有しこの充電用スィッチ素子のオン 動作によって前記ゲートへの充電経路を形成する第 2充電部と、を備えて構成され、 前記制御回路は、前記充電用スィッチ素子をオンオフ動作させることで前記充電 回路の充電速度を変更させることを特徴とする請求の範囲第 1項または第 2項に記 載の電力供給制御装置。
[8] 前記 MOSFETのゲート電荷を放電して当該 MOSFETに遮断動作を行わせるも のであって、その放電速度が変更可能とされた放電回路を備え、
前記制御回路は、前記負荷電流が前記第 2閾値を超えているときに実行される遮 断動作時には、前記放電回路の放電速度を、前記負荷電流が前記第 2閾値以下の ときに実行される遮断動作時よりも速くさせることを特徴とする請求の範囲第 1項から 第 7項の 、ずれか一項に記載の電力供給制御装置。
[9] 前記放電回路は、前記 MOSFETのゲートとソースとの間に並列接続された複数の 放電用スィッチ素子を備えて構成され、 前記制御回路は、前記複数の放電用スィッチ素子に対するオン動作の組み合わ せパターンを変更させることで前記放電回路の放電速度を変更させることを特徴とす るする請求の範囲第 8項に記載の電力供給制御装置。
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