JP2002353794A - 半導体素子の過電流検出・保護装置 - Google Patents

Abstract

(57)【要約】 【課題】 小型化、低コスト化を図ることのできる過電
流検出装置を提供することが課題である。 【解決手段】 パワートランジスタＴ１１に電流が流れ
ることにより発生する電圧降下量を増幅して第１の電圧
Ｖ１５を生成し、パワートランジスタＴ１１の電源側の
接続端子の電圧を分圧して、第２の電圧Ｖ１４を生成す
る。そして、第１の電圧が第２の電圧を上回ったことが
検出された際に、過電流が発生したことを検知する。こ
の際、第２の電圧Ｖ１４は、配線インダクタンス、及び
パワートランジスタＴ１１のオン抵抗Ｒonに起因し、過
電流発生時には電圧値が低くなるように変化するので、
デッドショート発生時には、即時に回路を遮断し、パワ
ートランジスタＴ１１、及び該パワートランジスタＴ１
１と電源とを接続する配線を保護することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、負荷に電源電圧を
供給する際に、該負荷と電源との間に介置される半導体
スイッチ及び配線に流れる過電流の発生を検出する過電
流検出装置に関する。

【０００２】

【従来の技術】例えば、車両に搭載される各種ランプ、
モータ等の負荷は、バッテリより供給される直流電圧が
印加されて動作する。このような各負荷は、回路の故障
や動作不良等に起因して過電流が流れる場合がある。過
電流が流れた場合には、半導体スイッチが過熱され、且
つ、負荷と電源とを連結するハーネスが加熱され、焼損
するというトラブルが発生する。

【０００３】そこで、過電流が発生した際に、いち早く
これを検知し、回路を遮断する過電流検出回路が種々提
案されている。過電流検出回路の従来例として、例え
ば、負荷と電源との間を連結する電線にシャント抵抗を
介置し、該シャント抵抗の両端に発生する電圧を検出
し、検出された電圧値が所定値を越えたときに回路を遮
断する方法が知られている。

【０００４】即ち、負荷に過電流が流れた場合には、シ
ャント抵抗の両端に発生する電圧値が上昇するので、該
電圧値を検出し、所定レベルを超えた際に、例えば負荷
と電源とを接続するリレーの自己保持回路を遮断するこ
とにより、負荷に流れる過電流を防止することができ
る。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来における過電流検出回路では、シャント抵抗の
両端に発生する電圧値を検出する回路が必要であり、回
路規模が大きくなる。従って、広い設置スペースが必要
となり、且つ、コストアップにつながるという欠点があ
る。また、シャント抵抗に電流が流れると、シャント抵
抗の発熱によるエネルギー損出が発生するという問題が
あった。

【０００６】この発明は、このような従来の課題を解決
するためになされたものであり、その目的とするところ
は、回路規模が小さく、且つ、低コストで構成すること
が可能な過電流検出装置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本願請求項１に記載の発明は、第１の主電極と第２
の主電極を有する半導体素子（Ｔ１１）を、電源と負荷
との間に設置し、前記第１の主電極を前記電源側に接続
し、前記第２の主電極を負荷側に接続し、更に、前記負
荷の前記半導体素子とは反対側となる端子を接地電位側
に接続した回路の、前記半導体素子に流れる過電流を防
止する過電流検出・保護装置において、前記半導体素子
（Ｔ１１）の第１の主電極と第２の主電極間に電流が流
れることにより発生する電圧降下量を増幅して第１の電
圧（Ｖ１５）を生成し、前記半導体素子（Ｔ１１）の第
２の主電極と接地電位レベル間の電圧を分圧して第２の
電圧（Ｖ１４）を生成し、前記第１の電圧と第２の電圧
を比較し、前記第１の電圧（Ｖ１５）が、前記第２の電
圧（Ｖ１４）を越えたときに、前記半導体素子（Ｔ１
１）に流れる電流が過電流であると判定し、該半導体素
子（Ｔ１１）を遮断することが特徴である。

【０００８】請求項２に記載の発明は、第１の主電極と
第２の主電極を有する半導体素子（Ｔ１１）を、電源と
負荷との間に設置し、前記第１の主電極を前記電源側に
接続し、前記第２の主電極を負荷側に接続し、更に、前
記負荷の前記半導体素子とは反対側となる端子を接地電
位側に接続した回路の、前記半導体素子に流れる過電流
を防止する過電流検出・保護装置において、前記半導体
素子の第１の主電極と第２の主電極間に電流が流れるこ
とにより発生する電圧降下量を増幅して第１の電圧（Ｖ
１５）を生成し、前記第１の半導体素子（Ｔ１１）を流
れる電流がその電流経路上に存在する配線抵抗、及び配
線インダクタンスにより発生させる電圧降下を第３の電
圧とし、電源電圧から第３の電圧を差し引いた電圧を分
圧して生成した電圧を第２の電圧とするとき、第１の電
圧が第２の電圧を上回ると過電流と判定し、前記半導体
素子（Ｔ１１）を遮断することを特徴とする。

【０００９】請求項３に記載の発明は、第１の抵抗（Ｒ
２３）と、第２の抵抗（Ｒ２５）と、第１のスイッチン
グ手段（Ｔ１２）と、第１の比較器（ＣＭＰ１１）と、
を有する電圧増幅手段を具備し、該電圧増幅手段は、前
記第１の抵抗（Ｒ２３）の一端を前記第１の半導体素子
（Ｔ１１）の第１の主電極に接続し、他端を第１のスイ
ッチング手段（Ｔ１２）の第１の主電極に接続し、前記
第１のスイッチング手段（Ｔ１２）の第２の主電極に第
２の抵抗（Ｒ２５）の一端を接続し、第２の抵抗（Ｒ２
５）の他端を接地電位レベルに接続し、前記第１の比較
器（ＣＭＰ１１）のプラス入力端子に、第１のスイッチ
ング手段（Ｔ１２）の第１の主電極側を接続し、マイナ
ス入力端子に前記半導体素子（Ｔ１１）の第２の主電極
側を接続し、前記第１の比較器（ＣＭＰ１１）の出力は
第１のスイッチング手段（Ｔ１２）の制御端子に接続し
た構成とし、前記第１の抵抗（Ｒ２３）に発生する電圧
降下が、前記半導体素子（Ｔ１１）の第１の主電極と第
２の主電極間に発生する電圧降下と等しくなるように、
前記第１のスイッチング手段（Ｔ１２）に流れる電流を
制御し、前記第２の抵抗（Ｒ２５）に発生する電圧降下
分を、前記第１の電圧（Ｖ１５）とすることを特徴とす
る。

【００１０】請求項４に記載の発明は、前記電圧増幅手
段は、更に、第３の抵抗（Ｒ２６）と、第２のスイッチ
ング手段（Ｔ１３）との直列接続回路を具備し、該直列
接続回路を前記第２の抵抗（Ｒ２５）に対して並列に配
置し、前記第２のスイッチング手段（Ｔ１３）がオン状
態のときの、前記半導体素子（Ｔ１１）に発生する電圧
降下量に対する第１の電圧（Ｖ１５）の増幅率を、第１
の増幅率、オフ状態のときの増幅率を、前記第１の増幅
率よりも大きい第２の増幅率とすることを特徴とする。

【００１１】請求項５に記載の発明は、前記第１の電圧
（Ｖ１５）及び前記第２の電圧（Ｖ１４）を比較する第
２の比較器（ＣＭＰ１２）を具備し、当該第２の比較器
（ＣＭＰ１２）のプラス入力端子に前記第２の電圧（Ｖ
１４）を入力し、マイナス入力端子に前記第１の電圧
（Ｖ１５）を入力し、前記第２の比較器（ＣＭＰ１２）
の出力がＬレベルになると前記半導体素子（Ｔ１１）を
遮断するようにし、前記半導体素子（Ｔ１１）が遮断さ
れて、該半導体素子（Ｔ１１）の第２の主電極の電圧が
低下したときに、前記第２の比較器（ＣＭＰ１２）のプ
ラス入力端子の電圧を一定電圧以上に保持し、前記半導
体素子（Ｔ１１）の第２の主電極の電圧が、該半導体素
子のオフにより接地電位レベル近傍まで低下することを
利用して前記第２の比較器（ＣＭＰ１２）のマイナス入
力端子電圧がプラス入力端子電圧より低下するように設
定し、前記半導体素子（Ｔ１１）の第２の主電極の電圧
が所定値以下に低下したとき、前記第２の比較器（ＣＭ
Ｐ１２）の出力を強制的にＨレベルにすることを特徴と
する。

【００１２】請求項６に記載の発明は、前記第２の比較
器（ＣＭＰ１２）のプラス入力端子電圧を一定値以上に
保持するために、前記半導体素子の第２の主電極に第４
の抵抗（Ｒ２４）の一端を接続し、該第４の抵抗（Ｒ２
４）の他端に第１のダイオード（Ｄ１１）のアノードを
接続し、第１のダイオード（Ｄ１１）のカソードに第５
の抵抗（Ｒ２２）の一端を接続し、第５の抵抗（Ｒ２
２）の他端を接地電位レベルに接続し、第６の抵抗（Ｒ
２１）の一端を半導体素子（Ｔ１１）の第１の主電極に
接続し、他端を第１のダイオード（Ｄ１１）のカソード
に接続し、第１のダイオード（Ｄ１１）のカソードと第
５の抵抗（Ｒ２２）の結合点を第２の比較器（ＣＭＰ１
２）のプラス入力端子に接続したことを特徴とする。

【００１３】請求項７に記載の発明は、前記半導体素子
（Ｔ１１）の第２の主電極が所定値以下に低下したと
き、第２の比較器（ＣＭＰ１２）の出力を強制的にＨレ
ベルにするために、前記第１の比較器（ＣＭＰ１１）の
プラス入力端子と前記第１のスイッチング手段の第１の
主電極側との間に第７の抵抗（Ｒ２７）を挿入し、前記
第１の比較器（ＣＭＰ１１）のプラス入力端子と前記半
導体素子（Ｔ１１）の第２の主電極側との間に第２のダ
イオード（Ｄ１３）を第１の比較器（ＣＭＰ１１）のプ
ラス入力端子側がアノードとなるようにして接続し、前
記第１の比較器（ＣＭＰ１１）のマイナス入力端子と前
記半導体素子（Ｔ１１）の第２の主電極側との間に第８
の抵抗（Ｒ２８）を挿入し、前記第１の比較器（ＣＭＰ
１１）のマイナス入力端子と前記第２の比較器（ＣＭＰ
１２）のプラス入力端子との間に第３のダイオード（Ｄ
１２）を第２の比較器（ＣＭＰ１２）のプラス入力端子
側がアノードとなるように接続したことを特徴とする。

【００１４】請求項８に記載の発明は、前記半導体素子
（Ｔ１１）を起動したとき、起動後の所定時間（τ１）
だけ、前記第２のスイッチング手段（Ｔ１３）をオンと
して前記第１の増幅率で前記第１の電圧（Ｖ１５）を発
生させ、前記負荷に正常な過渡電流が流れた場合におい
ても、前記第１の電圧（Ｖ１５）が前記第２の電圧（Ｖ
１４）を超えないようにすることを特徴とする。

【００１５】請求項９に記載の発明は、前記第１の電圧
が第１の増幅率に設定されているときに、前記半導体素
子（Ｔ１１）に過電流が流れて前記第１の電圧が前記第
２の電圧を超えた場合には、即時に前記半導体素子（Ｔ
１１）を遮断し、そのまま遮断状態を保持することを特
徴とする。

【００１６】請求項１０に記載の発明は、前記第１の電
圧（Ｖ１５）が第１の増幅率に設定されているときに、
所定の時間（τ１）経過すると、前記第２のスイッチン
グ手段（Ｔ１３）がオフして第２の増幅率に変化し、こ
の状態で第１の電圧（Ｖ１５）が第２の電圧（Ｖ１４）
を上回ると再度、前記第２のスイッチング手段（Ｔ１
３）をオンさせて所定の時間（τ１）、第１の増幅率の
状態に戻し、この増幅率変更の操作を所定の回数（Ｎ１
回）繰り返した後に、なお第１の電圧（Ｖ１５）が第２
の電圧（Ｖ１４）を上回っている場合には、前記半導体
素子（Ｔ１１）を遮断状態に保持することを特徴とす
る。

【００１７】

【発明の実施の形態】以下、本発明の実施形態を、図面
を参照しながら説明する。図１は、本発明の第１の実施
形態に係る半導体素子の過電流検出・保護装置の構成を
示す回路図、図２、図３は、第１の実施形態の動作原理
を示す説明図である。まず、本実施形態の動作原理を、
図２、図３を参照して説明する。

【００１８】図２は、負荷に過電流が流れた際に、スイ
ッチング用の半導体素子を遮断する原理を示す回路図で
ある。図示のように、電源ＶBと負荷Ｌ１との間には、
スイッチング用のパワートランジスタ（半導体素子）Ｔ
１１が介置されており、該パワートランジスタＴ１１を
オン、オフ動作させることにより、負荷Ｌ１への電源電
圧の供給、停止を切り換えることができる。なお、パワ
ートランジスタＴ１１は、ＭＯＳ−ＦＥＴ、ＩＧＢＴ
等、各種の半導体素子を用いることができる。

【００１９】また、電源ＶBのプラス側出力端と、パワ
ートランジスタＴ１１との間には、配線抵抗Ｒw、及び
配線インダクタンスＬが存在しており、配線抵抗Ｒwと
パワートランジスタＴ１１との接続点ｐ１１（半導体素
子の第１の主電極）は、抵抗Ｒ２３（第１の抵抗）、ト
ランジスタＴ１２（第１のスイッチング手段；Ｎ型ＭＯ
Ｓ−ＦＥＴ）、及び抵抗Ｒ２５（第２の抵抗）を介して
接地されている。即ち、設置電位レベルに接続されてい
る。ここで、トランジスタＴ１２の、抵抗Ｒ２３側の接
続点が第１の主電極、抵抗Ｒ２５側の接続点が第２の主
電極である。また、抵抗Ｒ２３、トランジスタＴ１２、
抵抗Ｒ２５、及び後述する抵抗Ｒ２６（図３参照）で電
圧増幅手段が構成される。

【００２０】トランジスタＴ１２と抵抗Ｒ２５との接続
点ｐ１５は、コンパレータＣＭＰ１２（第２の比較器）
のマイナス側（反転側）入力端子に接続されている。更
に、抵抗Ｒ２３とトランジスタＴ１２との接続点は、コ
ンパレータＣＭＰ１１（第１の比較器）のプラス側（非
反転側）入力端子（点ｐ１３）に接続され、該コンパレ
ータＣＭＰ１１の出力端は、抵抗Ｒ２９を介してトラン
ジスタＴ１２のゲート（制御端子）に接続されている。

【００２１】パワートランジスタＴ１１と負荷Ｌ１との
接続点ｐ１２は、コンパレータＣＭＰ１１のマイナス側
入力端子に接続され、更に、該接続点ｐ１２は、抵抗Ｒ
２４（第４の抵抗）、Ｒ２２（第５の抵抗）を介して接
地されている。また、抵抗Ｒ２２とＲ２４との接続点ｐ
１４は、コンパレータＣＭＰ１２のプラス側入力端子に
接続されている。該コンパレータＣＭＰ１２の出力端
は、抵抗Ｒ３１を介して電圧５ボルトの電源に接続され
ている。また、パワートランジスタＴ１１のゲートは、
抵抗Ｒ３０を介してドライバ１２に接続されている。

【００２２】次に、図２に示す回路の動作について説明
する。まず、同図に示す各符号を下記のように設定す
る。

【００２３】ＶB：電源電圧 I ：回路電流（過電流状態を含む） Ｒw：配線抵抗であり、回路電流が流れる回路抵抗（電
源内部抵抗も含む） からパワートランジスタＴ１１の電源側端子と接地電位
レベル間の抵抗（Ｒon＋負荷抵抗＋配線抵抗）を差し引
いたもの。

【００２４】Ｌ：配線抵抗Ｒwに付随するインダクタン
ス（配線インダクタンス） Ｒon：パワートランジスタＴ１１のオン抵抗 Ｖ１１：点ｐ１１の電圧値 Ｖ１２：点ｐ１２の電圧値 Ｖ１３：点ｐ１３の電圧値 Ｖ１４：点ｐ１４の電圧値（第２の電圧） Ｖ１５：点ｐ１５の電圧値（第１の電圧） （ａＩ）回路電流の電圧変換と増幅 パワートランジスタＴ１１がオンとなり、パワートラン
ジスタＴ１１に回路電流Ｉが流れると、Ｖ１１−Ｖ１２
（＝Ｒon＊Ｉ）の電圧降下（第１の主電極と第２の主電
極との間に電流が流れることにより発生する電圧降下）
が発生する。また、点ｐ１２の電圧Ｖ１２がコンパレー
タＣＭＰ１１のマイナス側入力端子に供給され、且つ、
プラス入力端子には点ｐ１３の電圧Ｖ１３が供給される
ので、電圧Ｖ１３が電圧Ｖ１２よりも大きい場合には、
コンパレータＣＭＰ１１の出力はＨレベルとなる。

【００２５】これにより、トランジスタＴ１２のゲート
電圧が上昇し、抵抗Ｒ２３、トランジスタＴ１２、抵抗
Ｒ１５で構成された直列回路を流れる電流が増加する。
よって、抵抗Ｒ２３の電圧降下が増大し、電圧Ｖ１３が
減少するので、電圧Ｖ１３は電圧Ｖ１２に等しくなる。

【００２６】また、電圧Ｖ１３がＶ１２より小さい場合
には、コンパレータＣＭＰ１１の出力はＬレベルにな
り、トランジスタＴ１２のゲート電圧が低下して、抵抗
Ｒ２３を流れる電流が減少し、電圧Ｖ１３は増加して電
圧Ｖ１２に等しくなる。即ち、常に、Ｖ１３＝Ｖ１２と
なるように動作することがわかる。

【００２７】ここで、抵抗Ｒ２３、およびＲ２５を流れ
る電流は同一であるから、ｎ＝Ｒ２５／Ｒ２３とする
と、点ｐ１５に発生する電圧Ｖ１５は、以下の（１）式
で示すことができる。

【００２８】 Ｖ１５＝（Ｖ１１−Ｖ１３）＊ｎ＝（Ｖ１１−Ｖ１２）＊ｎ＝Ｒon＊Ｉ＊ｎ ・・・（１） 即ち、回路電流Ｉは、パワートランジスタＴ１１のオン
抵抗Ｒonにより電圧ＲRon＊Ｉに変換され、更にこの電
圧がｎ倍に増幅されて、抵抗Ｒ２５の両端に発生する。
この電圧Ｖ１５を第１の電圧とする。いま、抵抗Ｒ２３
を２００Ω、抵抗Ｒ２５を６．２ＫΩとすると、増幅率
ｎは、ｎ＝３１となる。

【００２９】（ａII）過電流の判定 パワートランジスタＴ１１に過電流が流れたかどうかの
判定は、コンパレータＣＭＰ１２により行われる。図２
に示すように、コンパレータＣＭＰ１２のマイナス側入
力端子には回路電流Ｉに比例した大きさの電圧Ｖ１５が
入力され、プラス側端子には、電圧Ｖ１２を抵抗Ｒ２２
とＲ２４で分圧した電圧Ｖ１４（第２の電圧）が入力さ
れる。そして、第２の電圧Ｖ１４が基準電圧であり、電
流値Ｉに伴って変化する第１の電圧Ｖ１５が、第２の電
圧Ｖ１４を上回ったかどうかにより、過電流であるかど
うかを判定する。ここで、ｍ＝Ｒ２２／（Ｒ２４＋Ｒ２
２）とすると、Ｖ１４＝ｍ＊Ｖ１２となる。

【００３０】電圧Ｖ１２は、電源電圧ＶB、配線抵抗Ｒ
w、配線インダクタンスＬ、パワートランジスタＴ１１
のオン抵抗Ｒon、および回路電流Ｉを用いて、以下の
（２）式で示すことができる。

【００３１】 Ｖ１２＝ＶB−（Ｒw＋Ｒon）＊Ｉ−Ｌ＊ｄＩ／ｄｔ Ｖ１４＝ｍ＊Ｖ１２＝ｍ＊｛ＶB−（Ｒw＋Ｒon）＊Ｉ−Ｌ＊ｄＩ／ｄｔ｝ ・・・（２） （２）式から理解されるように、過電流発生の判定基準
となる電圧Ｖ１４は一定値ではなく、回路電流Ｉが大き
くなるほど小さくなり、回路電流の増加速度が速くなる
ほど小さくなる。以下これを、過電流判定基準電圧の圧
縮効果と称する。

【００３２】そして、電圧Ｖ１５（第１の電圧）が電圧
Ｖ１４（第２の電圧）を上回るとコンパレータＣＭＰ１
２の出力はＬレベルに反転し、ドライバ１２の出力は接
地レベルになり、パワートランジスタＴ１１はオフとな
る。

【００３３】図２に示す回路で、パワートランジスタＴ
１１がオフとなると、電圧Ｖ１２が接地電位レベル（Ｇ
ＮＤ）となり（半導体素子の第２の主電極の電圧が所定
値以下となり）、コンパレータＣＭＰ１２のプラス側端
子（点ｐ１４）の電圧が略ゼロとなる。よって、コンパ
レータＣＭＰ１２の出力はＬレベルとなる。この状態で
はドライバ１２が動作しないので（ドライバ１２が動作
しないことについては後述する）、このままではパワー
トランジスタＴ１１を起動させることができない。従っ
て、これを再起動させる必要があり、以下、この点につ
いて説明する。

【００３４】（ａIII）パワートランジスタＴ１１を起
動するための回路 図３は、図２に示した回路に、更に、オフ状態にあるパ
ワートランジスタＴ１１を起動させるための素子を付加
した回路図であり、トランジスタＴ１３、ダイオードＤ
１１〜Ｄ１３、抵抗Ｒ２１，Ｒ２６〜Ｒ２８が加えられ
ている。

【００３５】即ち、抵抗Ｒ２５に対して並列となるよう
に、抵抗Ｒ２６（第３の抵抗）とトランジスタＴ１３
（第２のスイッチング手段）とが設けられ、点ｐ１３と
点ｐ１２との間にダイオードＤ１３（第２のダイオー
ド）が設けられている。更に、点ｐ１４と抵抗Ｒ２４と
の間にダイオードＤ１１（第１のダイオード）が設けら
れ、点ｐ１４とコンパレータＣＭＰ１１のマイナス側端
子との間にダイオードＤ１２（第３のダイオード）が設
けられている。

【００３６】また、抵抗Ｒ２２と点ｐ１１との間に、抵
抗Ｒ２１（第６の抵抗）が設けられ、コンパレータＣＭ
Ｐ１１の２つの入力端子には、抵抗Ｒ２７（第７の抵
抗）、Ｒ２８（第８の抵抗）が設けられている。

【００３７】そして、図３に示す回路の動作について説
明すると、パワートランジスタＴ１１がオフのときに
は、ダイオードＤ１３によりコンパレータＣＭＰ１１の
プラス側端子の電圧Ｖ１３は、負荷Ｌ１を経由して接地
電位レベルにクランプされる。

【００３８】ここで、抵抗Ｒ２７に対して負荷抵抗は小
さいから（後述するように、抵抗Ｒ２７の抵抗値は１５
ＫΩに設定される）、電圧Ｖ１３はダイオードＤ１３の
順方向電圧降下分（約０．７ボルト）まで引き下げられ
る。一方、コンパレータＣＭＰ１１のマイナス側端子の
電圧は、ダイオードＤ１１、Ｄ１２、および抵抗Ｒ２
１、Ｒ２８が存在することにより、電圧Ｖ１２が接地電
圧レベルになっても、以下の（３）式で示す電圧以下に
はならない。

【００３９】 （ＣＭＰ１１のマイナス側端子電圧） ＝Ｒ２２（Ｒ２８＊ＶB＋Ｒ２１＊Ｖｄ) ／（Ｒ２１＊Ｒ２２＋Ｒ２１＊Ｒ２８＋Ｒ２２＊Ｒ２８）−Ｖｄ ・・・（３） ここで、Ｖｄは各ダイオードの順方向電圧を表わす。ま
た、（３）式において、Ｒ２１＝Ｒ２２＝Ｒ２８＝１０
ＫΩ、Ｒ２４＝２ＫΩ、Ｖｄ＝０．７Ｖ、ＶB＝１２．
５Ｖとすると、（３）式の値は３．７ボルトとなる。

【００４０】従って、パワートランジスタＴ１１がオフ
状態で、負荷側端子電圧Ｖ１２が接地電位レベルにある
ときは、コンパレータＣＭＰ１１のマイナス側端子の電
圧はプラス側端子の電圧より高くなり、コンパレータＣ
ＭＰ１１の出力はＬレベルとなる。このため、コンパレ
ータＣＭＰ１２のマイナス側端子の電圧Ｖ１５は、接地
電位レベル近くまで低下する。

【００４１】一方、コンパレータＣＭＰ１２のプラス側
端子の電圧Ｖ１４は上述の（３）式で示される電圧より
も、ダイオードＤ１２の順方向電圧降下分だけ高い電圧
となり、この回路例では約４．４ボルトとなる。このた
め、コンパレータＣＭＰ１２の出力はＨレベルとなり、
起動可能な状態になる（後述するようにコンパレータＣ
ＭＰ１２の出力がＨレベルのときに、パワートランジス
タＴ１１は起動可能となる）。

【００４２】これは、パワートランジスタＴ１１がオン
状態からオフ状態に遷移して、電圧Ｖ１２が低下し、コ
ンパレータＣＭＰ１１のプラス側端子（点ｐ１３）の電
圧Ｖ１３（＝Ｖ１２＋０．７Ｖ）が上記の（３）式で示
される電圧以下になると、パワートランジスタＴ１１の
駆動信号が出力されているとき（後述する図１の、スイ
ッチＳＷ１１がオンのとき）は必ずパワートランジスタ
Ｔ１１はオン状態に復帰することを意味する。

【００４３】（ａIV）増幅率の変更 また、本発明では、上述した（１）式で用いた増幅率ｎ
を２段階に変更することができるように構成している。
増幅率ｎを変更する目的は、回路電流Ｉの過電流を２段
階に設定するためである。詳しくは後述する。以下、こ
の動作について説明する。

【００４４】図３に示す回路では、増幅率ｎを変化させ
るために、抵抗Ｒ２６とトランジスタＴ１３との直列接
続回路を、抵抗Ｒ２５に対して並列に配置している。こ
の構成でトランジスタＴ１３をオンさせると、点ｐ１５
とグランドとの間の抵抗値は、該トランジスタＴ１３が
オフのときの抵抗値Ｒ２５から合成抵抗値Ｒ２５＊Ｒ２
６／（Ｒ２５＋Ｒ２６）に変化して、抵抗値が小さくな
る。

【００４５】そのため、増幅率ｎはＲ２５／Ｒ２３か
ら、Ｒ２５＊Ｒ２６／（Ｒ２５＋Ｒ２６）／Ｒ２３に変
化し、結果として増幅率ｎは小さくなる。

【００４６】ここで、トランジスタＴ１３がオンのとき
の増幅率を第１の増幅率（小さい値）、オフのときの増
幅率を第２の増幅率（大きい値）とする。また、抵抗Ｒ
２６の値を調整することにより、第１の増幅率を任意の
値に設定することができる。

【００４７】（ａＶ）過電流判定基準電圧について 次に、過電流判定基準電圧について説明する。図３に示
す回路において、パワートランジスタＴ１１がオンして
いるときの過電流判定基準電圧Ｖ１４は、次の（４）式
で示すことができる。

【００４８】 Ｖ１４＝（Ｖ１１＊Ｒ２２＊Ｒ２４ ＋Ｖ１２＊Ｒ２１＊Ｒ２２−Ｖｄ＊Ｒ２１＊Ｒ２２） ／（Ｒ２１＊Ｒ２２＋Ｒ２１＊Ｒ２４＋Ｒ２２＊Ｒ２４）・・・（４） Ｖ１１＝１２．５Ｖ、Ｖ２＝１２Ｖとすると、（４）式
の値は９．９Ｖとなる。

【００４９】（４）式におけるＶ１１、Ｖ１２は、次の
（５）、（６）式ように示される。

【００５０】 Ｖ１１＝ＶB−Ｒｗ＊Ｉ−Ｌ＊ｄＩ／ｄｔ ・・・（５） Ｖ１２＝ＶB−（Ｒｗ＋Ｒｏｎ）＊Ｉ−Ｌ＊ｄＩ／ｄｔ ・・・（６） （４）式より、電圧Ｖ１４は電圧Ｖ１１、及び電圧Ｖ１
２の増加に伴って増加することが理解できる。そして、
本実施形態では、電圧Ｖ１２の係数Ｒ２１＊Ｒ２２が電
圧Ｖ１１の係数Ｒ２２＊Ｒ２４より大きくなるように設
定する。図３に示す回路例では、Ｒ２１＝１０ＫΩ、Ｒ
２４＝２ＫΩであるから、電圧Ｖ１２の係数は電圧Ｖ１
１の係数の５倍である。このため、過電流判定電圧Ｖ１
４は電圧Ｖ１１より電圧Ｖ１２の影響を強く受けること
が分かる。

【００５１】トランジスタＴ１３がオフの状態、即ち、
第２の増幅率で第１の電圧（Ｖ１５）を生成していると
きは、電圧Ｖ１５が（４）式に示した値を超えたとき
に、過電流と判定される。上記回路例では第１の電圧が
９．９Ｖを超えた場合に過電流と判定される。第１の電
圧が９．９Ｖとなる回路電流値Ｉ１１は、Ｒon＝４０ｍ
Ωとすると、以下の（７）式で示される。

【００５２】 即ち、上記回路例で、第１の電圧Ｖ１５が第２の増幅率
に設定されているときには、８Ａを超える回路電流が流
れたときに過電流と判定される。

【００５３】ここで、Ｒw＝５０ｍΩと仮定すると、
（Ｒw＋Ｒon）＊Ｉ＝（５０ｍΩ＋４０ｍΩ）＊８Ａ＝
０．７Ｖとなる。また、過電流と判定されているとき回
路電流は変化しないので、Ｌ＊ｄＩ／ｄｔ＝０である。
即ち、第１の電圧（Ｖ１５）が第２の増幅率（トランジ
スタＴ１３がオフの状態）で生成されているときの過電
流判定においては、判定基準電圧に圧縮効果（配線イン
ダクタンスＬによる基準電圧Ｖ１４の低下）はほとんど
発生しない。このときの過電流判定精度はパワートラン
ジスタＴ１１のオン抵抗Ｒonの精度で決定される。

【００５４】（ａVI）過電流判定基準電圧の圧縮効果 第１の増幅率（即ち、トランジスタＴ１３がオンとされ
ているときの増幅率）で第１の電圧（Ｖ１５）が生成さ
れているときに、過電流と判定された場合には、判定基
準電圧に圧縮効果が発生する。

【００５５】上記回路例において、仮に判定基準電圧が
圧縮されず、Ｖ４＝９．９Ｖのままであったとすると、
このとき過電流と判定される回路電流Ｉ１２は、以下の
（８）式で示される。

【００５６】 Ｉ１２＝Ｖ１４＊Ｒ２３＊（Ｒ２５＋Ｒ２６） ／（Ｒ２５＊Ｒ２６）／Ｒon ＝９．９Ｖ＊２００Ω＊（６．２ＫΩ＋１ＫΩ） ／（６．２ＫΩ＊１ＫΩ）／４０ｍΩ ＝５７．５Ａ ・・・（８） ここで、第１の増幅率で第１の電圧（Ｖ１５）が生成さ
れているときに、過電流と判定されるときは、回路電流
が急激に立ち上がる。上記回路例においては、Ｌ≒２．
５μＨ、ｄＩ／ｄｔ≒１．２５Ａ／μｓとしており、Ｌ
＊ｄＩ／ｄｔ＝３．１Ｖとなる。電圧Ｖ１１、Ｖ１２共
に、この逆起電力により押し下げられるので、ｍ＝９．
９Ｖ／１２Ｖ＝０．８３とすると回路インダクタンスＬ
による判定基準電圧の圧縮量（回路電流の増加速度に応
じた第２の電圧Ｖ１４の減少分）は、以下の（９）式で
示される。

【００５７】 ｍ＊Ｌ＊ｄＩ／ｄｔ＝０．８３＊３．１Ｖ＝２．５７Ｖ ・・・（９） ここで、２．５７Ｖは回路電流１５Ａに相当する電圧値
である。

【００５８】配線抵抗Ｒwに回路電流が流れることによ
り電圧Ｖ１１、Ｖ１２の双方を低下する。また、パワー
トランジスタＴ１１のオン抵抗Ｒonに回路電流が流れる
ことにより、電圧Ｖ１２のみが低下する。

【００５９】また、上述したように、判定基準電圧Ｖ１
４（第２の電圧）は、電圧Ｖ１２の影響がＶ１１よりも
約５倍大きくなるように設定されているので、過電流と
判定される回路電流Ｉ１は、おおよそ次の（１０）式で
示される。

【００６０】 ９．９Ｖ−２．５７Ｖ−ｍ＊Ｉ１＊（Ｒw＋Ｒon） ＝Ｉ１＊Ｒon＊（Ｒ２５＊Ｒ２６）／（Ｒ２５＋Ｒ２６）／Ｒ２３ ・・・（１０） 上述の回路定数を用いて（１０）式よりＩ１を計算する
と、Ｉ１＝２９．７Ａとなる。即ち、過電流判定基準電
圧（第２の電圧Ｖ１４）に圧縮効果がなかった場合に比
べて、過電流判定値が５７．５Ａ−２９．７Ａ＝２７．
８Ａ引き下げられ、約４８％判定基準電圧を圧縮してい
る。この引き下げ分に対応する電圧が、第３の電圧であ
る。

【００６１】これにより、デッドショートのように大過
電流が流れる可能性のある配線異常が発生した場合で
も、早めにパワートランジスタＴ１１（半導体素子）を
遮断することができ、大きな過電流が流れて配線、及び
パワートランジスタＴ１１が破壊されることを防止でき
ることが理解される。

【００６２】次に、上記した内容に基づき、本実施形態
に係る過電流検出装置の基本的な考え方を（ｂＩ）〜
（ｂVI）に示す。

【００６３】（ｂＩ）パワートランジスタＴ１１（半導
体素子）の両端に発生する電圧（電圧降下分）を増幅し
た第１の電圧（Ｖ１５）と、パワートランジスタＴ１１
の負荷側端子と接地レベル（ＧＮＤ）間の電圧（Ｖ１
２）を一定割合で分圧した第２の電圧（Ｖ１４）とを比
較し、第１の電圧Ｖ１５が第２の電圧Ｖ１４を上回った
場合には、過電流と判定してパワートランジスタＴ１１
を遮断する。

【００６４】（ｂII）パワートランジスタＴ１１の起動
直後は負荷Ｌ１に正常な過渡電流（突入電流）が流れる
ことがあるので、起動後一定期間（τ１）だけ、第１の
電圧Ｖ１５の増幅率を低い値に設定して、正常な過渡電
流を過電流と判定しないようする。このときの増幅率が
第１の増幅率である。

【００６５】（ｂIII）起動後、時間τ１が経過する
と、第１の電圧Ｖ１５の増幅率が第２の増幅率に変更さ
れる。第２の増幅率は、第１の増幅率より大きい。

【００６６】また、正常な過渡電流が継続する時間は負
荷によって異なるので、時間τ１を数回だけ延長する操
作を加える。時間τ１が経過して第２の増幅率になった
とき、未だ過渡電流状態が残っていて過電流と判定され
ると、パワートランジスタＴ１１を一旦オフし、即時に
オンとする。その後時間τ１だけ、第１の電圧Ｖ１５を
第１の増幅率に戻す（１回目の延長）。第１の増幅率に
戻す操作を所定の回数（Ｎ１回）行い、その後（Ｎ１回
目の延長後）第２の増幅率としたとき、なお過電流と判
定された場合には、その時点でパワートランジスタＴ１
１を遮断し、遮断状態を保持する。即ち、過渡電流がτ
１＊Ｎ１時間内に治まれば、過電流と判定しない。これ
により、電源起動時に発生する突入電流により、回路が
遮断することを防止することができる。

【００６７】（ｂIV）負荷に正常な電流が流れていると
きに、パワートランジスタＴ１１と負荷Ｌ１との間で配
線異常が発生し、過電流が流れたとする。このときの回
路電流が、第２の増幅率で判定すると過電流となり、第
１の増幅率で判定すると正常電流となる場合（即ち、レ
アショートの場合）には、（τ１＊Ｎ１）時間後にパワ
ートランジスタＴ１１が遮断され、遮断状態が保持され
る。この場合には、過電流判定時に回路電流がほとんど
変化しないので、配線インダクタンスＬによる逆起電力
は発生せず、また、回路電流の値も比較的小さいので、
第２の電圧（Ｖ１４）は電源電圧ＶBに依存し、過電流
に対してはほぼ固定した値となる（つまり、過電流判定
基準電圧の圧縮効果は発生しない）。

【００６８】従って、第１の電圧Ｖ１５の大小関係によ
り過電流が判定される。第１の電圧Ｖ１５は、パワート
ランジスタＴ１１のオン抵抗Ｒonの増加に伴って増加す
るので、過電流の判定精度はオン抵抗Ｒonの変動による
影響を受ける。一般に、パワートランジスタ等の半導体
素子のオン抵抗は素子毎にばらつき、また温度により変
化するので、オン抵抗Ｒonを用いる方法では正常電流の
３〜４倍以上の回路電流でないと確実に過電流と判定す
るのは難しい。

【００６９】（ｂＶ）回路電流が第１の増幅率に設定さ
れているときに、過電流と判定された場合はパワートラ
ンジスタＴ１１を連続的に（τ１時間待つことなく）オ
フ、オン動作させる。そして、所定の回数（Ｎ１回）過
電流と判定された場合には、パワートランジスタＴ１１
を遮断し、遮断状態に保持する。このケースでは１回の
過電流判定で即時にパワートランジスタＴ１１を遮断状
態に保持する方法も採用可能である（第２の実施形態で
説明する）。第１の増幅率で過電流となった場合は正常
状態からの隔たりが大きいので、１回の判定で過電流と
判定しても誤判定の可能性は少ない。

【００７０】（ｂVI）過電流が流れる回路には配線等に
よるインダクタンスＬがあるため、電流値が急増すると
判定基準となる第２の電圧（Ｖ１４）は、配線インダク
タンスＬに発生する逆起電力により圧縮される。配線短
絡抵抗が小さくなればなるほど過電流の立ち上がりは速
くなり、第２の電圧Ｖ１４の圧縮度合いは増すことにな
る。また、大きな回路電流が流れると配線抵抗Ｒw及び
パワートランジスタＴ１１のオン抵抗Ｒonによっても第
２の電圧Ｖ１４は圧縮される。これらの圧縮効果により
回路電流の大きい領域では過電流と判定する電流値が収
斂してくる。

【００７１】即ち、短絡抵抗が比較的大きい場合（レア
ショートの場合）にて確実に過電流判定を行うと同時
に、デッドショートのように短絡抵抗が小さい場合でも
大きな過電流が流れることを防止することが可能とな
る。これは過電流保護としては理想的な特性である。圧
縮効果によりパワートランジスタＴ１１（半導体素子）
のオン抵抗Ｒonの変動があっても確実に過電流の検出お
よび保護が可能となる。

【００７２】以上の述べたように、正常電流の３〜４倍
の過電流（レアショート時の過電流）から、デッドショ
ートに至るまで、過電流の確実な検出と配線および半導
体素子の保護が可能となる。

【００７３】以下、具体的な装置例について説明する。
図１は、本発明の第１の実施形態に係る過電流検出装置
１１、及びその周辺機器の構成を示す回路図である。過
電流検出装置１１は、図２，図３に示した動作原理によ
り動作するものである。まず、構成を説明する。

【００７４】該過電流検出装置１１は、パワートランジ
スタＴ１１をオン、オフ操作することにより、負荷Ｌ１
へ電源電圧ＶBの供給、停止を切り換える構成を有する
回路の、回路電流が過電流となったときに、即時のこれ
を検出し、更には、過電流の大きさに応じて回路を遮断
することにより、パワートランジスタＴ１１及び該パワ
ートランジスタＴ１１と電源ＶBとを接続する電線を保
護する。

【００７５】図１に示す過電流検出装置１１は、負荷Ｌ
１への電源投入用のスイッチＳＷ１１がオンとされたと
きに発生する電圧のチャタリングを防止するチャタリン
グ防止回路１６と、該チャタリング防止回路１６の出力
側に接続されるアンド回路ＡＮＤ１１，ＡＮＤ１２と、
ラッチＤＦ１１と、チャージポンプ１３と、タイマ１４
と、パルスカウンタ１５と、を具備している。また、ス
イッチＳＷ１１とグランドとの間には、抵抗Ｒ３２が設
置されている。

【００７６】タイマ１４は、２０ｍｓ（τ１）タイマ部
と、２００ｍｓタイマ部とを有している。パルスカウン
タ１５は、カウント値を所定回数（Ｎ１回）に設定する
ことができ、カウント値が該所定回数に達したときに、
ラッチＤＦ１１をオフとする信号を出力する。本実施形
態では、カウント値を４回に設定している。また、その
他の構成要素は、図３に示した回路と同様であるので、
その構成説明を省略する。

【００７７】次に、第１の実施形態に係る過電流検出装
置１１の作用について説明する。まず、電源投入時の動
作について説明する。図１に示すスイッチＳＷ１１がオ
フとされているときには、ラッチＤＦ１１の出力はＨレ
ベルとなっており、また、上述したようにコンパレータ
ＣＭＰ１２の出力はＨレベルとなっている。

【００７８】この状態で、スイッチＳＷ１１をオンとす
ると、２つのアンド回路ＡＮＤ１、ＡＮＤ２の出力がＨ
レベルとなり、ドライバ１２よりＨレベルの信号が出力
される。これにより、パワートランジスタＴ１１がオン
となる。

【００７９】また、アンド回路ＡＮＤ１２の出力がＨレ
ベルとなるので、タイマ１４の２０ｍｓタイマ部が作動
し、２０ｍｓ（時間τ１）間だけトランジスタＴ１３に
駆動信号が出力される。

【００８０】パワートランジスタＴ１１がオンとなる
と、該パワートランジスタＴ１１を介して電源電圧ＶB
が負荷Ｌ１に供給される。この際、負荷Ｌ１には、電源
投入時の突入電流が流れる。また、トランジスタＴ１３
は駆動信号によりオン状態となっているので、点ｐ１５
における第２の電圧Ｖ１５は、第１の増幅率（小さい
値）に設定される。よって、たとえ突入電流が流れた場
合でも、増幅率が小さいことにより、該第２の電圧Ｖ１
５は、低い値に抑えられ、基準電圧（第２の電圧）Ｖ１
４を上回らない。その結果、コンパレータＣＭＰ１２の
出力はＨレベルとなり、アンド回路ＡＮＤ１２の出力が
Ｈレベルに保持され、パワートランジスタＴ１１のオン
状態を継続する。

【００８１】その後、２０ｍｓの時間が経過すると、タ
イマ１４の動作により、トランジスタＴ１３のゲートに
供給されている駆動信号が停止されるので、点ｐ１５の
電圧Ｖ１５は、第２の増幅率（第１の増幅率よりも大き
い値）に切り換えられる。これにより、電圧Ｖ１５は上
昇する。このとき、電圧Ｖ１５が第２の電圧Ｖ１４を超
えなければ、ＣＭＰ１２の出力はＨレベルに保持され、
パワートランジスタＴ１１はオンを続ける。もし、電圧
Ｖ１５が第２の電圧Ｖ１４を上回れば、コンパレータＣ
ＭＰ１２の出力はＬレベルに切り換えられ、アンド回路
ＡＮＤ１２の出力がＬレベルとなり、ドライバ１２から
の駆動信号が停止され、パワートランジスタＴ１１はオ
フとなる。

【００８２】パワートランジスタＴ１１がオフとなる
と、前述したように、ダイオードＤ１３により点ｐ１３
の電圧Ｖ１３が約０．７Ｖにクランプされる。また、点
ｐ１２における電圧Ｖ１２は接地レベルとなるが、前述
した（３）式に示したように、コンパレータＣＭＰ１１
のマイナス側入力端子に発生する電圧は、３．７Ｖ以下
にはならない。よって、パワートランジスタＴ１１がオ
フとなると、コンパレータＣＭＰ１１の出力はＬレベル
となる。

【００８３】これにより、点ｐ１５における第１の電圧
Ｖ１５は、接地レベル近くまで低下する。よって、第１
の電圧Ｖ１５は、第２の電圧Ｖ１４よりも小さくなり、
コンパレータＣＭＰ１２の出力は再びＨレベルに切り換
えられる。その結果、ドライバ１２が作動して、パワー
トランジスタＴ１１がオンとされ、更に、タイマ１４の
２０ｍｓタイマ部が作動する。これにより、再度２０ｍ
ｓ間だけ、トランジスタＴ１３がオンとなる。

【００８４】そして、上記の動作（２０ｍｓオンとなっ
た後オフする動作）が４回（Ｎ１回）繰り返されると、
パルスカウンタ１５の動作により、ラッチＤＦ１１をオ
フとする。従って、電源投入時には、２０ｍｓが４回繰
り返されるまでは、回路に突入電流が流れた場合でも、
パワートランジスタＴ１１のオン状態を維持することが
できる。なお、時間２０ｍｓ、及び繰り返しの回数４回
は、適宜変更することができるので、通常時に流れる突
入電流の発生時間に応じて好適な数値に設定することが
望ましい。

【００８５】次に、回路にレアショート（通常電流の数
倍程度の軽微な短絡事故等）が発生した場合について説
明すると、レアショートが発生した場合には、上記の突
入電流程度の電流が長時間に亘って流れ続ける。従っ
て、２０ｍｓが４回繰り返された場合でも、なお、過電
流が流れ続ける。この場合には、上記したようにラッチ
ＤＦ１１がオフとなるので、パワートランジスタＴ１１
は再起動しない。つまり、レアショートが発生したとき
には、８０ｍｓ（２０ｍｓ＊４回）の時間が経過しても
なお継続された場合に、パワートランジスタＴ１１が遮
断され、回路を保護する。

【００８６】なお、タイマ１４の、２００ｍｓタイマ部
の動作により、パルスカウンタ１５が２００ｍｓ間アン
ド回路ＡＮＤ１２の立ち上がり（Ｈレベルへの切り替わ
り）を検出しなかった場合には、該パルスカウンタ１５
のカウント値をリセットする。

【００８７】図５は、スイッチＳＷ１１をオンとしたと
きの、電圧Ｖ１２（曲線ｓ１）、Ｖ１４（曲線ｓ２）、
Ｖ１５（曲線ｓ３）、及びパワートランジスタＴ１１に
流れる電流Ｉ（曲線ｓ４）の変化の様子を示す特性図で
ある。

【００８８】同図に示す時刻ｔ０にてスイッチＳＷ１１
をオンとすると、パワートランジスタＴ１１、及び負荷
Ｌ１に過渡電流（突入電流）が流れる。このとき、トラ
ンジスタＴ１３がオンとされ、電圧Ｖ１５は、第１の増
幅率とされているので、電圧Ｖ１５（曲線ｓ３）は、電
圧Ｖ１４（曲線ｓ２）を上回らない。また、スイッチＳ
Ｗ１１を投入してから２０ｍｓが経過すると、電圧Ｖ１
５が第２の増幅率とされるので、図５に示す時刻ｔ１に
て一旦電圧Ｖ１５が電圧Ｖ１４を上回るが、即時に戻さ
れる。なお、図５において、時刻ｔ０から２０ｍｓ経過
後の時刻ｔ１、及び更に２０ｍｓ経過後のｔ２にて、一
旦曲線ｓ３（電圧Ｖ１５）が曲線ｓ２（電圧Ｖ１４）を
上回るが、瞬時に戻されるので、この変化は図示されて
いない。

【００８９】その後、時刻ｔ３にて、第２の増幅率とさ
れた電圧Ｖ１５が、電圧Ｖ１４よりも下回ると、コンパ
レータＣＭＰ１２はＬレベルに切り換えられないので、
そのままパワートランジスタＴ１１のオン状態が継続さ
れる。即ち、電源投入時に発生する突入電流により、パ
ワートランジスタＴ１１が遮断されることはなく、通常
動作を継続することができる。

【００９０】次に、回路にデッドショートが発生した場
合について説明する。電源ＶBとグランドが直接短絡し
た場合のように、極めて大きい過電流が発生した場合に
は、回路に流れる電流値が急激に変化するので、配線イ
ンダクタンスＬの影響を受ける。即ち、前述したよう
に、判定基準電圧の圧縮効果が生じ、第２の電圧Ｖ１４
の値が低下する。

【００９１】また、過電流の発生により、点ｐ１５にお
ける電圧Ｖ１５が上昇するので、コンパレータＣＭＰ１
２の出力がＬレベルとなり、パワートランジスタＴ１１
をオフとする。これと同時に、コンパレータＣＭＰ１１
の出力が反転してＬレベルとなり、その後、再度パワー
トランジスタＴ１１がオンとなるので、トランジスタＴ
１３がオンとなり、電圧Ｖ１５は低い値（第１の増幅率
で増幅された電圧）となる。

【００９２】しかし、前述の圧縮効果により、電圧Ｖ１
４が低下しており、また、回路電流が過大であるので、
電圧Ｖ１５の方が電圧Ｖ１４よりも大きくなる。つま
り、トランジスタＴ１３をオンとして電圧増幅率を低下
させたにも関わらず、電圧Ｖ１５は電圧Ｖ１４よりも小
さくならない。よって、パルスカウンタ１５は、瞬時に
（２０ｍｓ待つことなく）４回のカウント値を計測し
て、ラッチＤＦ１１をオフとし、パワートランジスタＴ
１１をオフとする。こうして、デッドショート発生時に
は、パワートランジスタＴ１１を瞬時的にオフとし、回
路を保護することができるのである。

【００９３】このようにして、本実施形態に係る過電流
検出装置１１では、レアショート発生時には、暫く過電
流が継続された後に回路を遮断し、デッドショート発生
時には、回路電流Ｉの増加、及び回路電流Ｉの増加速度
の増大に起因して生じる基準電圧の圧縮効果を利用し
て、回路を瞬時に遮断している。従って、回路を確実に
保護することができる。

【００９４】また、基準電圧が圧縮されるので、パワー
トランジスタＴ１１のオン抵抗Ｒonにバラツキがある場
合でも、これに影響されることなく、確実且つ即時に回
路を遮断することができる。

【００９５】更に、電源投入時には、８０ｍｓ（２０ｍ
ｓ＊４回（τ１＊Ｎ１回））だけ、第１の電圧Ｖ１５の
増幅率が低い値に設定されるので、通常の突入電流が発
生した場合においても、該突入電流によりパワートラン
ジスタＴ１１がオフするというトラブルの発生を回避す
ることができる。

【００９６】次に、本発明の第２の実施形態について説
明する。図４は、第２の実施形態に係る過電流検出器２
１及びその周辺機器の構成を示す回路図である。そし
て、本実施形態では、図１に示した第１の実施形態の回
路と比較し、インバータ回路ＮＯＴ１１、アンド回路Ａ
ＮＤ１３、及びオア回路１１が追加して配設されてい
る。その他の構成は、図１に示した回路と同様である。

【００９７】本実施形態では、コンパレータＣＭＰ１２
の出力がＬレベルであり、且つタイマ１４の２０ｍｓタ
イマ部が動作しているときには、ラッチＤＦ１１をオフ
とし、強制的にパワートランジスタＴ１１をオフするよ
うに動作する。即ち、コンパレータＣＭＰ１２の出力が
Ｌレベルで、且つ、２０ｍｓタイマ部が作動していると
いうことは、回路にデッドショート時の電流が流れたと
いうことであるから、パルスカウンタ１５により、４回
カウントせずに、即時にパワートランジスタＴ１１をオ
フとして回路を保護する。これにより、第１の実施形態
と比較し、デッドショート発生時には、より早く回路を
遮断し、回路を保護することができる。

【００９８】図６は、図４に示す過電流検出・保護装置
２１を用いた場合で、２１Ｗのランプバルブを２個並列
点灯しているとき、時刻ｔ１０にてデッドショート（負
荷と電源が直接短絡するような大規模な短絡事故）が発
生した際の、電圧Ｖ１２（曲線ｓ１１）、Ｖ１４（曲線
ｓ１２）、Ｖ１５（曲線ｓ１３）、及びパワートランジ
スタＴ１１に流れる電流Ｉ（曲線ｓ１４）の変化の様子
を示す特性図である。なお、図５に示した特性図と比較
して、横軸に示す時間の単位が［μｓ］である点で相違
している。

【００９９】時刻ｔ１０にてデッドショートが発生する
と、電圧Ｖ１５が急激に増大する。また、同図に示す符
号「Ａ」は、配線インダクタンスＬの逆起電力により発
生する電圧分（請求項２に記載した第３の電圧）であ
り、該逆起電力により前述した電圧の圧縮効果が発生
し、電圧Ｖ１４が低下する。そして、時刻ｔ１１にて電
圧Ｖ１５が電圧Ｖ１４を上回ると、コンパレータＣＭＰ
１２の出力がＬレベルとなり、時刻ｔ１２でＨレベルに
復帰する。

【０１００】その後、時刻ｔ１３で再度Ｌレベルとな
り、ラッチＤＦ１１の出力がＬレベルとなって、回路が
遮断される。即ち、デッドショート発生時には、瞬時的
に回路を遮断し、パワートランジスタＴ１１を保護する
ことができる。

【０１０１】

【発明の効果】以上説明したように、本発明に係る半導
体素子の過電流検出・保護装置では、半導体素子に電流
が流れることにより発生する電圧降下を増幅して第１の
電圧を生成し、これを基準電圧となる第２の電圧と比較
し、第１の電圧が第２の電圧を上回ったときに、過電流
と判定して半導体素子を遮断するので、半導体素子を損
傷することなく、確実に回路を遮断することができる。

【０１０２】また、半導体素子に流れる電流が、急激に
変化した場合には、半導体素子と電源とを接続する配線
が有するインダクタンスにより、逆起電力が発生し、該
逆起電力により第２の電圧が減少し、更に、半導体素子
に流れる電流が増大すると、これに起因してやはり第２
の電圧が減少する。よって、デッドショートのような過
度の短絡事故が発生した場合には、第１の電圧が上昇
し、且つ第２の電圧が減少する方向に変化するので、第
１の電圧が即時に第２の電圧を上回るように動作させる
ことができ、デッドショート時において迅速に半導体素
子を遮断することができる。

【０１０３】更に、第１の電圧は、第１の増幅率、及び
第２の増幅率（第１の増幅率よりも大きい値）の２段階
の増幅率で設定可能であり、第２の増幅率では過電流と
判定され、且つ、第１の増幅率では過電流と判定されな
い場合のような軽度な過電流（レアショート）発生時に
は、時間τ１をＮ１回繰り返してもなお過電流が治まら
ない場合に、半導体素子を遮断させる。従って、レアシ
ョート時においても確実に、回路を遮断することができ
る。

【０１０４】また、電源投入時に突入電流が発生した場
合には、時間τ１をＮ１回繰り返すまでの時間内に、該
突入電流が治まるので、突入電流により半導体素子が遮
断されるというトラブルを回避することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体素子の過
電流検出・保護回路の構成を示す回路図である。

【図２】本発明の動作原理に係り、過電流発生時にパワ
ートランジスタに流れる電流を遮断する回路図を示す。

【図３】本発明の動作原理に係り、電流遮断後、再度パ
ワートランジスタを駆動させる回路図を示す。

【図４】本発明の第２の実施形態に係る半導体素子の過
電流検出・保護回路の構成を示す回路図である。

【図５】電源投入時の突入電流発生時における、各部位
の電圧、及び電流の変化を示す特性図である。

【図６】デッドショート発生時における、各部位の電
圧、及び電流の変化を示す特性図である。

【符号の説明】

１１、２１ 過電流検出・保護装置 １２ ドライバ １３ チャージポンプ １４ タイマ １５ パルスカウンタ １６ チャタリング防止回路 Ｔ１１ パワートランジスタ（半導体素子） Ｔ１２ トランジスタ（第１のスイッチング手段） Ｔ１３ トランジスタ（第２のスイッチング手段） ＣＭＰ１１，ＣＭＰ１２ コンパレータ Ｌ１ 負荷 Ｌ 配線インダクタンス Ｒw 配線抵抗

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｈ 7/20 Ｈ０２Ｈ 7/20 Ｆ Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 17/687 Ｇ Ｆターム(参考） 2G035 AA13 AA16 AA17 AB02 AC01 AC02 AC16 AD03 AD04 AD10 AD23 AD27 AD29 AD44 AD49 5G004 AA04 AB02 BA03 BA04 DA04 DC04 DC07 EA01 5G053 AA01 BA01 BA04 CA01 DA01 EA03 EC03 FA05 5J055 AX34 AX61 AX64 BX17 CX23 CX28 DX09 DX22 DX53 EX02 EX36 EY01 EY12 EY21 EZ00 EZ09 EZ10 EZ25 EZ31 EZ34 EZ55 FX05 FX08 FX18 FX38 GX01 GX06

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１の主電極と第２の主電極を有する半
   導体素子（Ｔ１１）を、電源と負荷との間に設置し、前
   記第１の主電極を前記電源側に接続し、前記第２の主電
   極を負荷側に接続し、更に、前記負荷の前記半導体素子
   とは反対側となる端子を接地電位側に接続した回路の、
   前記半導体素子に流れる過電流を防止する過電流検出・
   保護装置において、 前記半導体素子（Ｔ１１）の第１の主電極と第２の主電
   極間に電流が流れることにより発生する電圧降下量を増
   幅して第１の電圧（Ｖ１５）を生成し、 前記半導体素子（Ｔ１１）の第２の主電極と接地電位レ
   ベル間の電圧を分圧して第２の電圧（Ｖ１４）を生成
   し、 前記第１の電圧と第２の電圧を比較し、前記第１の電圧
   （Ｖ１５）が、前記第２の電圧（Ｖ１４）を越えたとき
   に、前記半導体素子（Ｔ１１）に流れる電流が過電流で
   あると判定し、該半導体素子（Ｔ１１）を遮断すること
   を特徴とする半導体素子の過電流検出・保護装置。
2. 【請求項２】 第１の主電極と第２の主電極を有する半
   導体素子（Ｔ１１）を、電源と負荷との間に設置し、前
   記第１の主電極を前記電源側に接続し、前記第２の主電
   極を負荷側に接続し、更に、前記負荷の前記半導体素子
   とは反対側となる端子を接地電位側に接続した回路の、
   前記半導体素子に流れる過電流を防止する過電流検出・
   保護装置において、 前記半導体素子の第１の主電極と第２の主電極間に電流
   が流れることにより発生する電圧降下量を増幅して第１
   の電圧（Ｖ１５）を生成し、 前記第１の半導体素子（Ｔ１１）を流れる電流がその電
   流経路上に存在する配線抵抗、及び配線インダクタンス
   により発生させる電圧降下を第３の電圧とし、 電源電圧から第３の電圧を差し引いた電圧を分圧して生
   成した電圧を第２の電圧とするとき、第１の電圧が第２
   の電圧を上回ると過電流と判定し、前記半導体素子（Ｔ
   １１）を遮断することを特徴とする半導体素子の過電流
   検出・保護装置。
3. 【請求項３】 第１の抵抗（Ｒ２３）と、第２の抵抗
   （Ｒ２５）と、第１のスイッチング手段（Ｔ１２）と、
   第１の比較器（ＣＭＰ１１）と、を有する電圧増幅手段
   を具備し、 該電圧増幅手段は、前記第１の抵抗（Ｒ２３）の一端を
   前記第１の半導体素子（Ｔ１１）の第１の主電極に接続
   し、他端を第１のスイッチング手段（Ｔ１２）の第１の
   主電極に接続し、前記第１のスイッチング手段（Ｔ１
   ２）の第２の主電極に第２の抵抗（Ｒ２５）の一端を接
   続し、第２の抵抗（Ｒ２５）の他端を接地電位レベルに
   接続し、 前記第１の比較器（ＣＭＰ１１）のプラス入力端子に、
   第１のスイッチング手段（Ｔ１２）の第１の主電極側を
   接続し、マイナス入力端子に前記半導体素子（Ｔ１１）
   の第２の主電極側を接続し、 前記第１の比較器（ＣＭＰ１１）の出力は第１のスイッ
   チング手段（Ｔ１２）の制御端子に接続した構成とし、 前記第１の抵抗（Ｒ２３）に発生する電圧降下が、前記
   半導体素子（Ｔ１１）の第１の主電極と第２の主電極間
   に発生する電圧降下と等しくなるように、前記第１のス
   イッチング手段（Ｔ１２）に流れる電流を制御し、 前記第２の抵抗（Ｒ２５）に発生する電圧降下分を、前
   記第１の電圧（Ｖ１５）とすることを特徴とする請求項
   １または請求項２のいずれかに記載の半導体素子の過電
   流検出・保護装置。
4. 【請求項４】 前記電圧増幅手段は、更に、第３の抵抗
   （Ｒ２６）と、第２のスイッチング手段（Ｔ１３）との
   直列接続回路を具備し、該直列接続回路を前記第２の抵
   抗（Ｒ２５）に対して並列に配置し、前記第２のスイッ
   チング手段（Ｔ１３）がオン状態のときの、前記半導体
   素子（Ｔ１１）に発生する電圧降下量に対する第１の電
   圧（Ｖ１５）の増幅率を、第１の増幅率、オフ状態のと
   きの増幅率を、前記第１の増幅率よりも大きい第２の増
   幅率とすることを特徴とする請求項３に記載の半導体素
   子の過電流検出・保護装置。
5. 【請求項５】 前記第１の電圧（Ｖ１５）及び前記第２
   の電圧（Ｖ１４）を比較する第２の比較器（ＣＭＰ１
   ２）を具備し、 当該第２の比較器（ＣＭＰ１２）のプラス入力端子に前
   記第２の電圧（Ｖ１４）を入力し、マイナス入力端子に
   前記第１の電圧（Ｖ１５）を入力し、 前記第２の比較器（ＣＭＰ１２）の出力がＬレベルにな
   ると前記半導体素子（Ｔ１１）を遮断するようにし、 前記半導体素子（Ｔ１１）が遮断されて、該半導体素子
   （Ｔ１１）の第２の主電極の電圧が低下したときに、前
   記第２の比較器（ＣＭＰ１２）のプラス入力端子の電圧
   を一定電圧以上に保持し、 前記半導体素子（Ｔ１１）の第２の主電極の電圧が、該
   半導体素子のオフにより接地電位レベル近傍まで低下す
   ることを利用して前記第２の比較器（ＣＭＰ１２）のマ
   イナス入力端子電圧がプラス入力端子電圧より低下する
   ように設定し、 前記半導体素子（Ｔ１１）の第２の主電極の電圧が所定
   値以下に低下したとき、前記第２の比較器（ＣＭＰ１
   ２）の出力を強制的にＨレベルにすることを特徴とする
   請求項１〜請求項４のいずれか１項に記載の半導体素子
   の過電流検出・保護装置。
6. 【請求項６】 前記第２の比較器（ＣＭＰ１２）のプラ
   ス入力端子電圧を一定値以上に保持するために、前記半
   導体素子の第２の主電極に第４の抵抗（Ｒ２４）の一端
   を接続し、該第４の抵抗（Ｒ２４）の他端に第１のダイ
   オード（Ｄ１１）のアノードを接続し、第１のダイオー
   ド（Ｄ１１）のカソードに第５の抵抗（Ｒ２２）の一端
   を接続し、第５の抵抗（Ｒ２２）の他端を接地電位レベ
   ルに接続し、第６の抵抗（Ｒ２１）の一端を半導体素子
   （Ｔ１１）の第１の主電極に接続し、他端を第１のダイ
   オード（Ｄ１１）のカソードに接続し、第１のダイオー
   ド（Ｄ１１）のカソードと第５の抵抗（Ｒ２２）の結合
   点を第２の比較器（ＣＭＰ１２）のプラス入力端子に接
   続したことを特徴とする請求項５に記載の半導体素子の
   過電流検出・保護装置。
7. 【請求項７】 前記半導体素子（Ｔ１１）の第２の主電
   極が所定値以下に低下したとき、第２の比較器（ＣＭＰ
   １２）の出力を強制的にＨレベルにするために、 前記第１の比較器（ＣＭＰ１１）のプラス入力端子と前
   記第１のスイッチング手段の第１の主電極側との間に第
   ７の抵抗（Ｒ２７）を挿入し、前記第１の比較器（ＣＭ
   Ｐ１１）のプラス入力端子と前記半導体素子（Ｔ１１）
   の第２の主電極側との間に第２のダイオード（Ｄ１３）
   を第１の比較器（ＣＭＰ１１）のプラス入力端子側がア
   ノードとなるようにして接続し、 前記第１の比較器（ＣＭＰ１１）のマイナス入力端子と
   前記半導体素子（Ｔ１１）の第２の主電極側との間に第
   ８の抵抗（Ｒ２８）を挿入し、前記第１の比較器（ＣＭ
   Ｐ１１）のマイナス入力端子と前記第２の比較器（ＣＭ
   Ｐ１２）のプラス入力端子との間に第３のダイオード
   （Ｄ１２）を第２の比較器（ＣＭＰ１２）のプラス入力
   端子側がアノードとなるように接続したことを特徴とす
   る請求項５または請求項６のいずれかに記載の半導体素
   子の過電流検出・保護装置。
8. 【請求項８】 前記半導体素子（Ｔ１１）を起動したと
   き、 起動後の所定時間（τ１）だけ、前記第２のスイッチン
   グ手段（Ｔ１３）をオンとして前記第１の増幅率で前記
   第１の電圧（Ｖ１５）を発生させ、 前記負荷に正常な過渡電流が流れた場合においても、前
   記第１の電圧（Ｖ１５）が前記第２の電圧（Ｖ１４）を
   超えないようにすることを特徴とする請求項１〜請求項
   ７のいずれか１項に記載の半導体素子の過電流検出・保
   護装置。
9. 【請求項９】 前記第１の電圧が第１の増幅率に設定さ
   れているときに、前記半導体素子（Ｔ１１）に過電流が
   流れて前記第１の電圧が前記第２の電圧を超えた場合に
   は、即時に前記半導体素子（Ｔ１１）を遮断し、そのま
   ま遮断状態を保持することを特徴とする請求項８に記載
   の半導体素子の過電流検出・保護装置。
10. 【請求項１０】 前記第１の電圧（Ｖ１５）が第１の増
    幅率に設定されているときに、所定の時間（τ１）経過
    すると、前記第２のスイッチング手段（Ｔ１３）がオフ
    して第２の増幅率に変化し、この状態で第１の電圧（Ｖ
    １５）が第２の電圧（Ｖ１４）を上回ると再度、前記第
    ２のスイッチング手段（Ｔ１３）をオンさせて所定の時
    間（τ１）、第１の増幅率の状態に戻し、 この増幅率変更の操作を所定の回数（Ｎ１回）繰り返し
    た後に、なお第１の電圧（Ｖ１５）が第２の電圧（Ｖ１
    ４）を上回っている場合には、前記半導体素子（Ｔ１
    １）を遮断状態に保持することを特徴とする請求項８に
    記載の半導体素子の過電流検出・保護装置。