JP4051182B2 - 過電流検出装置 - Google Patents
過電流検出装置 Download PDFInfo
- Publication number
- JP4051182B2 JP4051182B2 JP2001118219A JP2001118219A JP4051182B2 JP 4051182 B2 JP4051182 B2 JP 4051182B2 JP 2001118219 A JP2001118219 A JP 2001118219A JP 2001118219 A JP2001118219 A JP 2001118219A JP 4051182 B2 JP4051182 B2 JP 4051182B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- resistor
- overcurrent
- detection device
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【発明の属する技術分野】
本発明は、負荷に電源電圧を供給する際に、該負荷と電源との間に介置される半導体スイッチ及び配線に流れる過電流の発生を検出する過電流検出装置に関する。
【0002】
【従来の技術】
例えば、車両に搭載される各種ランプ、モータ等の負荷は、バッテリより供給される直流電圧が印加されて動作する。このような各負荷は、回路の故障や動作不良等に起因して過電流が流れる場合がある。過電流が流れた場合には、半導体スイッチが過熱され、且つ、負荷と電源とを連結するハーネスが過熱され、焼損するというトラブルが発生する。
【0003】
そこで、過電流が発生した際に、いち早くこれを検知し、回路を遮断する過電流検出回路が種々提案されている。過電流検出回路の従来例として、例えば、負荷と電源との間を連結する電線にシャント抵抗を介置し、該シャント抵抗の両端に発生する電圧を検出し、検出された電圧値が所定値を越えたときに回路を遮断する方法が知られている。
【0004】
即ち、負荷に過電流が流れた場合には、シャント抵抗の両端に発生する電圧値が上昇するので、該電圧値を検出し、所定レベルを超えた際に、例えば負荷と電源とを接続するリレーの自己保持回路を遮断することにより、負荷に流れる過電流を防止することができる。
【0005】
【発明が解決しようとする課題】
しかしながら、このような従来における過電流検出回路では、シャント抵抗の両端に発生する電圧値を検出する回路が必要であり、回路規模が大きくなる。従って、広い設置スペースが必要となり、且つ、コストアップにつながるという欠点がある。また、シャント抵抗に電流が流れると、シャント抵抗の発熱によるエネルギー損出が発生するという問題があった。
【0006】
この発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、回路規模が小さく、且つ、低コストで構成することが可能な過電流検出装置を提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するため、本願請求項1に記載の発明は、直流電源と負荷との間に設置された半導体スイッチをオン、オフ動作させて、前記負荷へ電力供給するように構成された回路の、前記半導体スイッチに流れる過電流を検出する過電流検出装置において、前記半導体スイッチの負荷側端子と接地電位との間の電圧を分圧比bにて分圧して第1の電圧を生成し、前記半導体スイッチの電源側端子と接地電位との間の電圧を分圧比aにて分圧して第2の電圧を生成し、前記分圧比a、または分圧比bのうちの一方の分圧比を固定した状態で、他方の分圧比を調整することにより、前記第1の電圧と第2の電圧とが等しくなるように制御し、前記他方の分圧比の変化量に基づいて、前記半導体スイッチに流れる過電流を検出することを特徴とする。
【0009】
請求項2に記載の発明は、直流電源と負荷との間に設置された半導体スイッチをオン、オフ動作させて、前記負荷へ電力供給するように構成された回路の、前記半導体スイッチに流れる過電流を検出する過電流検出装置において、前記半導体スイッチの負荷側端子と接地電位との間に、該負荷側端子と接地電位との間の電圧を分圧比bで分圧する第1の抵抗と第2の抵抗とを含む直列接続回路を設け、前記半導体スイッチの電源側端子と接地電位との間に、該電源側端子と接地電位との間の電圧を分圧比aで分圧する第3の抵抗と第4の抵抗とを含む直列接続回路を設け、前記第1の抵抗と第2の抵抗との接続点の電圧を第1の電圧とし、前記第3の抵抗と第4の抵抗との接続点の電圧を第2の電圧とし、前記第3の抵抗、または第4の抵抗に流れる電流値を調整することにより、前記第1の電圧と第2の電圧とが等しくなるように制御し、前記分圧比aの変化量に基づいて、前記負荷に流れる過電流を検出することを特徴とする。
【0010】
請求項3に記載の発明は、前記第3の抵抗は前記半導体スイッチの電源端子側、前記第4の抵抗は前記接地電位側に配置され、可変電流回路を前記第3の抵抗に対して並列的に設置して、該可変電流回路より出力される電流が前記第4の抵抗に流れるようにし、前記第1の電圧と前記第2の電圧とを比較する比較手段を設置し、該比較手段による比較結果に応じて前記可変電流回路に流れる電流値を調整して、前記第4の抵抗における電圧降下量を変化させることにより、前記第1の電圧と前記第2の電圧とが等しくなるように制御することを特徴とする。
【0011】
請求項4に記載の発明は、前記可変電流回路は、PチャンネルMOS−FETと第5の抵抗からなるソースフォロワ回路を有し、前記PチャンネルMOS−FETのソースは、前記第5の抵抗を介して前記半導体スイッチの電源端子側に接続され、前記PチャンネルMOS−FETのドレインは、前記第3の抵抗と第4の抵抗との接続点に接続され、前記PチャンネルMOS−FETのゲートは、前記比較手段の出力端子に接続され、前記比較手段の出力信号に応じて前記PチャンネルMOS−FETのソース電圧を変化させることにより、前記第4の抵抗に流れる電流値を調整し、前記PチャンネルMOS−FETのソースに発生する電圧が閾値電圧以上となったときに、過電流と判定することを特徴とする。
【0012】
請求項5に記載の発明は、前記第2の電圧を強制的に所定レベルまで低下させる強制電圧低下手段を具備し、前記半導体スイッチの投入時に、予め設定した強制オン時間だけ前記強制電圧低下手段を作動させて、前記第2の電圧を強制的に低下させることにより、前記PチャンネルMOS−FETのソース電圧を低下させ、前記半導体スイッチ投入後に発生する突入電流等の正常範囲の過電流に対し、前記強制オン時間が経過するまで過電流発生と判定しないことを特徴とする。
【0013】
請求項6に記載の発明は、前記半導体スイッチに過電流が流れ、前記強制オン時間が予め設定された所定回数繰り返された際には、前記強制電圧低下手段を動作させないことを特徴とする。
【0014】
請求項7に記載の発明は、前記強制電圧低下手段は、スイッチング手段と、第6の抵抗との直列接続回路からなり、動作時には、前記スイッチング手段をオンとして、前記第6の抵抗を前記第4の抵抗に対して並列的に接続して、前記第2の電圧を低下させることを特徴とする。
【0015】
請求項8に記載の発明は、前記強制電圧低下手段が作動することにより低下した前記第2の電圧は、前記半導体スイッチにデッドショート時の過電流が流れた際に発生する前記第1の電圧よりも大きくなるように設定されることを特徴とする。
【0016】
請求項9に記載の発明は、前記強制電圧低下手段が作動しているときに、前記第2の電圧が前記第1の電圧よりも大きいと判定された場合には、前記強制オン時間の経過を待たずに、過電流判定することを特徴とする。
【0017】
請求項10に記載の発明は、前記分圧比aおよび分圧比bを設定する各素子を同一半導体チップ内に設けたことを特徴とする。
【0018】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。図1は、本発明の一実施形態に係る過電流検出装置、及び電源回路を示す説明図、図2,図3は、本発明の特徴部分を示す回路図である。
【0019】
本発明の過電流検出装置は、負荷と電源とを接続する電線上に半導体スイッチが介置された回路において、該半導体スイッチの電源側接続端の電圧と、負荷側接続端の電圧をブリッジ回路を用いて比較することにより、負荷及び半導体スイッチに流れる過電流を検出するものである。
【0020】
そして、検出される過電流が、デッドショート(電源とグランドが直接短絡するような大きな短絡事故)のように、大過電流である場合には、負荷電流を即時に遮断し、レアショート(定常の負荷電流の数倍程度の過電流)の場合には、負荷電流を即時に遮断せず、過電流が暫く継続して流れた際に、遮断するように動作するものである。更に、電源投入時の正常な過渡電流(突入電流)により、過電流防止機能が作用しないような構成とされている。
【0021】
以下、図2,図3に示す回路図に基づいて、本実施形態に係る過電流検出装置の原理について説明する。
【0022】
図2は、ブリッジ回路の接続の様子を示す回路図である。図示のように、負荷L1の電源側の接続点p1と、直流電源VBのプラス側出力端との間には、スイッチング用のパワートランジスタ(半導体スイッチ)T1が介置され、該パワートランジスタT1のソースは、負荷L1の電源側接続点p1に接続され、ドレイン(接続点p2)は、配線インピーダンスRwを介して、電源VBのプラス側出力端に接続されている。
【0023】
ここで、パワートランジスタT1としては、FET(NMOS或いはPMOS)、バイポーラトランジスタ、IGBT等、スイッチング機能を有する各種の半導体素子を用いることができる。また、配線インピーダンスRwは、負荷電流が流れる回路の全インピーダンス(電源内部抵抗も含む)から、パワートランジスタT1の電源側接続端と接地電位レベル間のインピーダンス(Ron+負荷インピーダンス+パワートランジスタT1からグランドまでの配線インピーダンス)を差し引いたものである。なお、Ronは、パワートランジスタT1のオン抵抗である。
【0024】
また、接続点p1は、抵抗R1(第1の抵抗)と抵抗R2(第2の抵抗)の直列接続回路を介してグランド(接地電位)に接続され、接続点p2は、抵抗R3(第3の抵抗)と抵抗R4(第4の抵抗)の直列接続回路を介してグランドに接続されている。そして、抵抗R3と抵抗R4との接続点p3の電圧をVa(第2の電圧)とし、抵抗R1と抵抗R2との接続点p4の電圧をVb(第1の電圧)とする。更に、抵抗R3と抵抗R4の分圧比を「a」、抵抗R1と抵抗R2の分圧比を「b」とする。従って、a=R4/(R3+R4)、b=R2/(R1+R2)となる。
【0025】
更に、負荷電流(過電流状態を含む)をIとし、接続点p2の電圧をV1、接続点p1の電圧をV2、直流電源VBの出力電圧を同一の符号VBで示す。従って、Va=a*V1、Vb=b*V2である。
【0026】
上記の内容から、接続点p3の電圧Vaと、接続点p4の電圧Vbとの差分は、以下の(1)式で示すことができる。
【0027】
上述の(1)式より、負荷電流Iが増加するにつれて差分電圧Va−Vbが変化することがわかる。その変化の形態は、分圧比aと分圧比bとの大小関係で異なり、以下の(イ)〜(ハ)に示す3通りとなる。ここで特徴的なことは、a≠bの場合、パワートランジスタT1のオン抵抗Ronのみならず、配線インピーダンスRwの影響が差分電圧Va−Vbの変化に現れることである。
【0028】
(イ)a>bの場合
差分電圧Va−Vbは、負荷電流Iがゼロのとき、プラスのオフセット値VB(a−b)を有し、負荷電流Iの増加につれて増加する。このときRw(b−a)<0となるため、トランジスタT1のオン抵抗Ronによる増加量(Ron*b*I)を配線インピーダンスによる要因Rw(b−a)*Iが打ち消す働きをする。即ち、Va−Vbは負荷電流の変化に対して鈍感になる。
【0029】
(ロ)a=bの場合
(1)式は、Va−Vb=Ron*b*Iとなり、Va−VbはRonと負荷電流Iだけで決まり、配線インピーダンスRw、及び電源電圧VBの影響は無くなる。
【0030】
(ハ)a<bの場合
差分電圧Va−Vbは、負荷電流Iがゼロのとき、マイナスのオフセット値VB(a−b)を持ち、負荷電流Iの増加につれて増加する。負荷電流の増加に対する差分電圧Va−Vbの増加率はRw(b−a)+Ron*bとなり、トランジスタT1のオン抵抗Ronだけでなく、配線インピーダンスRwにも依存し、その依存の度合いは(b−a)に比例して大きくなる。
【0031】
本実施形態では、過電流状態を検出するために、差分電圧Va−Vbを用いる。そして、分圧比bを固定すると、負荷電流(過電流も含む)Iの増加により電圧Vbは減少する。その場合に分圧比aを変化させて(減少させて)常にVa−Vb=0となるように制御し、このときの分圧比aの減少量に基づいて、負荷電流Iの増加量を検出する。つまり、Va−Vb=0が成立するということは、(分圧比a)<(分圧比b)が成立することになり、上記の(ハ)の場合を適用することができる。以下、詳しく説明する。
【0032】
上述のように、Va−Vb=0の状態では、常に(分圧比a)<(分圧比b)が成立する。そして、Va−Vb=0のときには、分圧比aは次の(2)式で表すことができる。
【0033】
a=(VB−Rw*I−Ron*I)/(VB−Rw*I)*b ・・・(2)
ここで、符号INを、IN=I/VBと定義する。INは、電源電圧VBで正規化した電流に相当するので、INを用いて上記の(2)式を表わすと、以下の(3)式の如くとなる。
【0034】
また、(3)式を正規化電流INで微分すると、以下の(4)式が得られる。
【0035】
da/d(IN)=−Ron*b/(1−Rw*IN)2 ・・・(4)
(3)、(4)式より、以下に示す(ニ)〜(ト)が理解される。
【0036】
(ニ)負荷電流を正規化電流INで表わすとVa=Vbを維持する分圧比aは電源電圧に依存しない。
【0037】
(ホ)負荷電流が小さいとき、抵抗Rwの影響をほとんど受けない。これは正常電流の数倍程度の過電流検出する場合の特性はRonで決まり、この領域では配線インピーダンスRwの影響を受けないことを意味する。
【0038】
(ヘ)負荷電流が大きくなると分圧比aの値はRwで決まり、Ronの影響は小さくなる。これは、デッドショート時の過電流検出特性はRwに依存することを意味し、かつ配線インピーダンスに合わせたデッドショート検出が可能であることを意味する。即ち、配線インピーダンスが大きくなるほどデッドショートと判定する電流値は小さくなる。
【0039】
(ト)負荷電流増大に連れて急激に分圧比aの値が立ちあがるため、デッドショート検出におけるばらつきが少なくなる。IN=4アンペア以上でデッドショートを確実に検出できる。
【0040】
図4は、前述の(2)式を用いて、負荷電流Iが変化したときの分圧比aの値を計算した結果を示す特性図であり、ここでは配線インピーダンスRwを150mΩ一定として、電源電圧VBをパラメータとして6Vから16Vまで変化させている。
【0041】
また、図5は、(3)式を用いて正規化負荷電流INに対する分圧比aの変化を計算した結果を示す特性図であり、同図より、配線インピーダンスRwをパラメータとして50mΩから500mΩまで変化させている。
【0042】
また、図6は、(4)式の計算結果を示す特性図であり、分圧比aの減少率が配線インピーダンスをパラメータとして表わされている。
【0043】
そして、上記の図4〜図6に記載された内容から、負荷電流Iが増加すると、分圧比aの変化率が大きくなることが理解される。従って、(分圧比a)<(分圧比b)の条件下では、過大な負荷電流Iが流れた際に、これを高精度に検出することができる。換言すれば、負荷に過電流が流れたときには、電流変化を敏感に検出することができる。
【0044】
以下、図3に示す回路図を参照しながら、分圧比aの変化を検出する手順について説明する。
【0045】
前述したように、負荷電流Iの大きさは、Va=Vbとなるように制御すると、分圧比aの大きさとして現れる。つまり、前述の(ハ)の条件下であるので、図4〜図6の特性図に示したように、負荷電流Iの大きさに応じて分圧比aが変化する。従って、分圧比aの大小を検出することにより、負荷電流Iが過電流であるかどうかを判定することができる。
【0046】
図3は、図2に示したブリッジ回路に、更に、分圧比aの変化を測定する機能を付加した回路を示す構成図であり、以下、分圧比aを測定する原理について説明する。
【0047】
図3に示すように、抵抗R3と抵抗R4との接続点p3は、コンパレータCMP1のプラス側(非反転側)入力端に接続され、抵抗R1と抵抗R2との接続点p4は、該コンパレータCMP1のマイナス側(反転側)入力端に接続されている。また、抵抗R5(第5の抵抗)、トランジスタT2(PチャンネルMOS−FET)、及びダイオードD2の直列接続回路が、抵抗R3に対して並列的に接続されており、トランジスタT2のゲートは、コンパレータCMP1の出力端と接続されている。なお、抵抗R5とトランジスタT2にて、請求項に記載した可変電流回路が構成される。
【0048】
更に、抵抗R6(第6の抵抗)とトランジスタT3(スイッチング手段)との直列接続回路(強制電圧低下手段)が抵抗R4に対して並列的に接続されている。また、トランジスタT2と抵抗R5とによりソースフォロワ回路が構成される。
【0049】
ここで、負荷電流Iの変化により、電圧Vaが電圧Vbよりも大きくなると、コンパレータCMP1の出力信号レベルが増大し、トランジスタT2のゲート電位を押し上げる。このためソースフォロア回路(抵抗R5とトランジスタT2)の抵抗R5の電圧降下量が減少し抵抗R5を流れる電流I2が減少する。この電流I2はトランジスタT2→ダイオードD2→抵抗R4→グランドの経路で流れるので、電流I2の減少に伴って、抵抗R4における電圧降下量が減少し、電圧Vaは減少してVbに等しくなる。
【0050】
また、電圧Vbより電圧Vaが小さくなると、コンパレータCMP1の出力が低下し、トランジスタT2のゲート電位が低下して、抵抗R5の電圧降下量が増加し、電流I2が増加する。このため、抵抗R4の電圧降下量が増大して、電圧Vaは電圧Vbに等しくなる。
【0051】
即ち、電流I2のフィードバック動作により、常に電圧Vaは電圧Vbに等しくなるように制御される。Va=Vbを維持する電圧Vaの変化は抵抗R5の電圧降下として現れるので、抵抗R5とトランジスタT2のソースとの接続点p5の電位Vcを検出することにより、電圧Vaの変化、即ち、分圧比aの変化を検出することができる。電圧Vcと、分圧比aまたは電圧Vaの関係を式に表わすと、次の(5)式のようになる。
【0052】
抵抗R3を流れる電流をI1とすると、Va=R4(I1+I2)、V1=Va+R3*I1、a=Va/V1となる。従って、次の(5)式を得ることができる。
【0053】
(5)式を電圧Vaで微分すると、次の(6)式が得られる。
【0054】
dVc/d(Va)=−R5(1/R4+1/R3)・・・(6)
(6)式は、電圧Vaに対する電圧Vcの増幅率を表わす。この際、(6)式の抵抗値は次のように設定する。即ち、I2=0の場合にVa<Vbとなるように抵抗R3、抵抗R4の抵抗値を設定する。つまり、R1=R2の場合はR3>R4となる。電流I2が流れることにより、Va=Vbとなるように抵抗R3、R4、R5の値を選定する。抵抗R5は電流I2の変化範囲を決める。抵抗R5を大きくすると電流I2の変化範囲は小さくなり、抵抗R5を小さくすると電流I2の変化範囲は大きくなる。
【0055】
I2*R4がほぼ電圧Vaの調整範囲となる。抵抗R5を大きくすれば電圧Vaの調整範囲が狭くなる。
【0056】
一例として、R3=1.1KΩ、R4=1KΩ、R5=10KΩ、R1=R2=10KΩとすると、dVc/d(Va)=−19.1となる。負荷電流Iの増大により分圧比aが減少すると電圧Vaは減少し、電圧Vcは増加する。その増加量は、電圧Vaの減少量の19.1倍となる。
【0057】
次に、過電流判定値の過渡成分の設定について説明する。図3に示すトランジスタT3がオンすると、抵抗R6が抵抗R4に対して並列的に接続され、点p3とグランドとの間の抵抗値が減少するので、電圧Vaは低下する。そして、電圧Vaが電圧Vbよりも小さくなると、コンパレータCMP1の出力信号は「L」レベルとなり、抵抗R5に流れる電流I2は増加する。従って、点p5における電圧Vcは低下する。この際、電圧Vcは(Va+0.7V)までしか低下しない。なお、「0.7V」は、ダイオードD2の電圧降下分である。
【0058】
従って、Vc=Va+0.7Vのとき、電流I2は最大値となり、この状態においても、Va<Vbの場合には、コンパレータCMP1の出力信号が「L」レベルに貼り付き、トランジスタT2はソースフォロワとならずに、飽和状態となる。
【0059】
この状態で、負荷電流Iが増加し、電圧Vbが低下してVa>Vbとなると、電圧Vcは最小値から上昇し始める。即ち、トランジスタT3がオンすると、電圧Vcは、所定値以上の負荷電流が流れるまでは、最小値にロックされる。これにより、過電流判定値を大幅に大きくとることが可能となる。
【0060】
電源投入時の突入電流等、正常な過渡電流が流れるとき、これを上回る過電流判定値を設定する必要がある。本実施形態では、上記の手法を用いて、そのときの過電流判定値を設定している。
【0061】
次に、図1に示す回路図に基づいて、本発明が適用された過電流検出装置について説明する。
【0062】
図1に示すように、過電流検出装置1は、例えば車両に搭載されるランプやモータ等の負荷L1に流れる電流が過電流となった場合に、これを検出し、必要に応じて回路を遮断することにより、負荷L1及び回路を保護するものである。
【0063】
負荷L1は、一端がグランドに接続され、他端(接続点p1)は、パワートランジスタ(FET、バイポーラトランジスタ、IGBT等の半導体スイッチ)T1のソースに接続され、該パワートランジスタT1のドレイン(接続点p2)は、例えば車両に搭載されるバッテリ等の直流電源VBに接続されている。また、点p2と直流電源VBとの間には、配線インピーダンスRwが存在している。
【0064】
過電流検出装置1は、抵抗R1とR2との直列接続回路、及び抵抗R3とR4との直列接続回路からなるブリッジ回路を有しており、抵抗R3の一端は点p2に接続され、抵抗R1の一端は、点p1に接続されている。また、抵抗R4の一端は、グランドに接続され、抵抗R2の一端は、可変抵抗器VRを介してグランドに接続されている。そして、抵抗R3とR4との接続点p3は、コンパレータCMP1(比較手段)のプラス側端子(非反転側)に接続され、抵抗R1とR2との接続点p4は、コンパレータCMP1のマイナス側端子(反転側)に接続されている。なお、可変抵抗器VRは、抵抗R1と抵抗R2との分圧比bを任意に設定するためのものであり、該可変抵抗器VRの抵抗値は、抵抗R2に含まれるものである。
【0065】
抵抗R3に対し、並列的に、抵抗R5とトランジスタT2とダイオードD2との直列接続回路が設けられており、トランジスタT2のゲートは、コンパレータCMP1の出力端に接続されている。
【0066】
また、抵抗R4に対して、並列的に、抵抗R6とトランジスタT3との直列接続回路が設けられている。
【0067】
更に、直流電源VBのプラス側出力端は、抵抗R7と抵抗R8との直列接続回路に接続されており、抵抗R7と抵抗R8との接続点p6は、コンパレータCMP2のプラス側端子(非反転側)に接続されている。他方、該コンパレータCMP2のマイナス側端子(反転側)には、抵抗R5とトランジスタT2との接続点p5が接続されている。
【0068】
また、点p5は、抵抗R10及びダイオードD1を介して、点p1に接続されている。
【0069】
一方、負荷L1に電源電圧VBを供給するためのスイッチSW1、及び抵抗R14が設けられており、該スイッチSW1によるスイッチ投入信号は、アンド回路AND1、及びAND2を介してドライバ2に与えられるように成されている。
【0070】
ドライバ2は、チャージポンプ3と接続されており、該チャージポンプ3より出力電圧が供給されて動作する。また、該ドライバ2の出力端は、抵抗R12を介して、パワートランジスタT1のゲートに接続されている。更に、この出力端は、ダイオードD3、及び抵抗R9を介してコンパレータCMP2のプラス端子(接続点p6)に接続されている。
【0071】
コンパレータCMP2の出力端は、3系統に分岐され、1つ目の分岐線は、抵抗R13を介して5ボルトの直流電源に接続され、2つ目の分岐線は、アンド回路AND2の一入力端に接続され、3つ目の分岐線は、パルスカウンタ5に接続されている。パルスカウンタ5の出力端は、ラッチDF1に接続され、該ラッチDF1の出力端は、アンド回路AND1の一入力端に接続されている。
【0072】
更に、この過電流検出装置1は、タイマ4を有しており、該タイマ4の2つの出力端は、トランジスタT3のゲート、及びパルスカウンタ5に接続されている。また、タイマ4の入力端は、アンド回路AND2の出力端と接続されている。タイマ4は、20msタイマ部と、200msタイマ部とを有している。
【0073】
ここで、上記の回路を構成する各抵抗R1〜R14の抵抗値は、一例として次のように設定することができる。即ち、本実施形態では、R1=10KΩ、R2=10KΩ、R3=1.1KΩ、R4=1KΩ、R5=10KΩ、R6=3KΩ、R7=2.4KΩ、R8=10KΩ、R9=3KΩ、R10=8.2KΩ、R12=20KΩ、R13=1KΩ、そして、R14=10KΩとしている。
【0074】
次に、上記のように構成された本実施形態に係る過電流検出装置1の作用について説明する。ここで、図1に示す点p1の電圧をV2、点p2の電圧をV1、点p3の電圧をVa(第2の電圧)、点p4の電圧をVb(第1の電圧)、点p5の電圧をVcとする。
【0075】
本実施形態に係る過電流検出装置1では、次の4つの内容が特徴的な動作である。
【0076】
(I)電源投入時の過渡電流(突入電流)では、過電流と判断せず、回路を遮断しない。
【0077】
(II)定常電流の数倍程度の過電流(レアショート)の場合には、即時に回路を遮断せず、暫くの間過電流が流れ続けたときに、回路を遮断する。
【0078】
(III)負荷に定常電流が流れているときには、(電圧Va)=(電圧Vb)が成立するようにフィードバック制御される。即ち、通常時には(分圧比a)<(分圧比b)の環境下で動作する。
【0079】
(IV)短絡事故等、大きな過電流(デッドショート)が発生した場合には、即時に回路を遮断する。
【0080】
上記(I)〜(IV)の点をふまえて、まず、起動時(電源投入時)の動作について説明する。図1に示すスイッチSW1がオフとされているときには、ダイオードD3がドライバ2のシンクトランジスタ(図示省略)を介してグランドに接地されるので、コンパレータCMP2のプラス入力端の電圧は、抵抗R8と抵抗R9との並列合成抵抗と、抵抗R7とで電圧V1を分圧した電圧となる(これを電圧VLとする)。一方、パワートランジスタT1の負荷側端子(ソース)が負荷L1を介して接地されるので、コンパレータCMP2のマイナス入力端の電圧は、ダイオードD1による電圧降下を無視すれば、抵抗R5と抵抗R10で電圧V1を分圧した電圧となる。この際、コンパレータCMP2のプラス入力端の電圧は、マイナス入力端の電圧よりも大きくなるように、抵抗R10の抵抗値を選定する。
【0081】
つまり、スイッチSW1がオフのときには、コンパレータCMP2の出力は「H」レベルとなる。また、ラッチDF1の出力信号は、スイッチSW1がオフのときは「H」レベルとなっている。
【0082】
この状態でスイッチSW1がオンとされると(即ち、負荷L1へ電圧を印加するべく操作が行われると)、アンド回路AND1の2つの入力端は共に「H」となり、且つ、アンド回路AND2の2つの入力端もやはり「H」となるので、アンド回路AND2の出力信号が「H」レベルとなる。よって、ドライバ2の出力信号は「H」レベルとなる。これにより、チャージポンプ3に蓄えられている電力が出力され、パワートランジスタT1のゲートに駆動電圧が印加されるので、該パワートランジスタT1はオン状態となる。
【0083】
他方、ドライバ2の出力信号が「H」レベルとなることにより、ダイオードD3は逆バイアスされ、抵抗R9に流れる電流が遮断されるので、コンパレータCMP2のプラス入力端の電圧は、電圧V1を抵抗R7と抵抗R8とで分圧した電圧(これを、閾値VHとする)まで上昇する。
【0084】
また、アンド回路AND2の出力信号が「H」レベルに立ち上がると、タイマ4の200msタイマ部、及び20msタイマ部が作動を開始する。そして、20msタイマ出力が「H」レベルの間は(即ち、強制オン時間としての20msの時間が経過するまでは)、トランジスタT3のゲートに駆動電圧が印加されて、該トランジスタT3がオンとなる。
【0085】
この状態では、図3を用いて既に説明したように、たとえ負荷L1に過電流が流れた場合であってもコンパレータCMP1の出力が「L」レベルに貼り付くので、電圧Vcは低下する。よって、(電圧VH)>(電圧Vc)が成立し、コンパレータCMP2の出力は「H」レベルを維持し、アンド回路AND2の出力が「H」レベルを維持するので、ドライバ2によるパワートランジスタT1の駆動が継続される。
【0086】
つまり、スイッチSW1の投入後、20ms間は、コンパレータCMP2の出力は強制的に「H」レベルとされるので(但し、負荷L1にデッドショート時の過電流が流れていない場合に限る)、パワートランジスタT1はオン状態を継続する。従って、スイッチSW1投入時に過渡電流(突入電流)が流れた場合でも、20msの間は、この過渡電流により回路は遮断されない。
【0087】
その後、20msが経過すると、タイマ4の動作により、トランジスタT3のゲートへの駆動電圧の供給が停止されるので、該トランジスタT3はオフとなり、電圧Vaが上昇する。このとき、過渡電流が継続して発生していれば(未だ、過渡電流が治まっていなければ)、コンパレータCMP1の出力は反転して「H」レベルとなり、電圧Vcは上昇し、コンパレータCMP2の出力は「L」レベルとなる。
【0088】
これにより、一旦はパワートランジスタT1がオフとなる。即ち、アンド回路AND2の出力レベルが「L」となり、ドライバ2の制御下で、パワートランジスタT1への駆動電圧の供給が停止されるので、該パワートランジスタT1はオフとなる。
【0089】
その結果、電圧V2が低下し、これに伴って、電圧Vbが低下する。電圧Vbの低下により電圧Vcは上昇し始めるが、電圧V2の低下が進むに連れて、電圧Vcは抵抗R10とダイオードD1との直列接続回路により引き下げられる。
【0090】
他方、パワートランジスタT1がオフとなることにより、コンパレータCMP2のプラス側入力端の電圧は、スイッチSW1投入前の初期状態と同様になり、抵抗R9、及びダイオードD3を介してドライバ2のシンクトランジスタ(図示省略)により接地され、低電圧レベルVLとなっている。そして、上記の電圧Vcがこの電圧VLを下回ると、コンパレータCMP2の出力は「H」レベルに反転する。
【0091】
これにより、アンド回路AND2の出力が「H」レベルとなり、パワートランジスタT1がオンし、同時に、タイマ4の20msタイマ部が作動する。このため再度トランジスタT3がオンし、パワートランジスタT1は、20ms間オンを続ける。
【0092】
即ち、スイッチSW1の投入時に過渡電流(突入電流)が発生すると、当該過電流検出回路1は、過電流の発生を検出して、パワートランジスタT1を遮断するが、該パワートランジスタT1は再度オンとされる。そして、20msのオン時間が4回繰り返される時間内(パルスカウンタ5のカウント値を4回に設定した場合)に過渡電流が治まり、定常状態となれば、パワートランジスタT1はオン状態を継続し、回路は遮断されない。従って、通常動作時における過渡電流による回路の遮断を防止することができる。
【0093】
図7は、このときの様子を示す特性図であり、時刻t1がスイッチSW1投入時を示す。また、曲線s1は電圧V2の変化、曲線s2はコンパレータCMP2のプラス側入力端の電圧変化、曲線s3はコンパレータCMP2のマイナス側入力端の電圧変化、そして、曲線s4は負荷電流Iの変化を示している。また、横軸の1区間(5目盛り分)が時間20msを示している。
【0094】
なお、同図では示されないが、曲線s3は、スイッチSW1を投入してから20ms経過後(時刻t2)、及び40ms経過後(時刻t3)にて瞬時的に立ち上がり、曲線S2を越えている。
【0095】
そして、同図から理解されるように、スイッチSW1の投入時に、曲線s4に示す如くの過渡電流Iが流れた場合であっても、スイッチSW1投入後80msの間は、曲線s3が曲線s2を越えないように動作するので(実際には、瞬時的に越えているが、即時に元に戻る)、回路は遮断されず、過渡電流Iが治まり定常電流となった後、正常に動作する。
【0096】
次に、負荷回路にレアショートが発生した場合について説明する。レアショートが発生した場合には、定常電流の数倍程度の電流がパワートランジスタT1に流れることになる。この場合、上述の過渡電流が流れたときのように、時間の経過と共に定常電流まで低下せず、過電流が暫くの間継続されることが多い。つまり、過電流が80ms(20ms×4回)以上の時間継続されるので、上記の動作説明で、パルスカウンタ5のカウント値が4回カウントされることになる。これにより、ラッチDF1の出力が「L」レベルに切り換えられ、アンド回路AND1の出力を「L」レベルとする。これにより、スイッチSW1の投入状態に関わらず、強制的にパワートランジスタT1がオフとされる。
【0097】
即ち、レアショート発生時には、即時に負荷L1への電圧供給回路を遮断するのではなく、20msの強制的なオン時間を4回繰り返し、なお且つレアショートが治まっていない場合に、パワートランジスタT1をオフとする。
【0098】
なお、パルスカウンタ5のカウント値は、タイマ4の200msタイマ部により200msの時間経過が確認された際に、リセットされる。
【0099】
次に、定常状態について説明する。上述した過渡電流の発生が治まり、負荷L1に定常電流が流れると、電圧Vaと電圧Vbとが等しくなるように、トランジスタT2に流れる電流I2が制御される。即ち、電圧Vbが電圧Vaよりも大きくなると、コンパレータCMP1の出力が「L」となり、トランジスタT2のゲート電圧が低下するので、該トランジスタT2に流れる電流I2が増加する。そして、抵抗R4に発生する電圧が上昇するので、電圧Vaが上昇し、電圧Vb=電圧Vaが成立するように動作する。
【0100】
これとは反対に、電圧Vaが電圧Vbよりも大きくなると、コンパレータCMP1の出力が「H」となり、トランジスタT2のゲート電圧が上昇するので、電流I2が減少し、抵抗R4に発生する電圧が低下する。そして、電圧Vaが低減して、電圧Vb=電圧Vaが成立するように動作する。
【0101】
このとき、前述したように、(分圧比a)<(分圧比b)が成立しているので、パワートランジスタT1に流れる電流変化に対して、分圧比aが敏感に変化し、高精度な電流値の検出が可能となる。
【0102】
次に、負荷L1にデッドショートが発生した場合について説明する。デッドショートは、電源とグランドが直接短絡した場合のような大事故の場合であり、この場合には、上述した過渡電流やレアショート時に流れる電流よりも大きな電流が瞬時的に流れる。
【0103】
そして、デッドショートが発生すると、負荷L1とパワートランジスタT1との接続点の電圧V2が著しく低下する。従って、電圧Vaに対して電圧Vbは著しく低下し、前述した過渡電流発生時の動作と同様に、トランジスタT3が20msの間オンとなる。よって、抵抗R4と抵抗R6との並列接続回路が形成されて、電圧Vaを低下させる。
【0104】
しかし、デッドショート発生時には、電圧Vbは著しく低下するので、抵抗R4と抵抗R6との並列接続回路が形成された場合であっても、電圧Vaの方が電圧Vbよりも大きくなる。従って、20msの時間を待つことなく、コンパレータCMP2の出力が「H」レベルから「L」レベルに低下し、この回数が、瞬時にパルスカウンタ5により4回カウントされる。これにより、ラッチDF1が動作してアンド回路AND1への出力信号を「L」レベル信号として、パワートランジスタT1をオフとさせる。
【0105】
つまり、デッドショートが発生した場合には、ほとんど瞬時にパワートランジスタT1をオフとすることにより、パワートランジスタT1に流れる過電流を阻止し、異常な発熱、或いは回路の焼損を未然に防止することができるのである。
【0106】
図8は、デッドショート発生時の、各電圧、電流の変化を示す特性図であり、時刻t11がデッドショート発生時刻を示す。また、曲線s11は電圧V2の変化、曲線s12はコンパレータCMP2のプラス側入力端の電圧変化、曲線s13はコンパレータCMP2のマイナス側入力端の電圧変化、そして、曲線s14は負荷電流Iの変化を示している。また、横軸の1区間(5目盛り分)が時間50μsを示している(図7と比較して横軸のスケールが相違している)。
【0107】
そして、同図より、時刻t11にてデッドショートが発生すると、曲線s13が曲線s12を越える回数が瞬時的に4回を越えることが理解される。従って、図1に示すパルスカウンタ5のカウント値が即時に4回をカウントして、パワートランジスタT1をオフとして、負荷L1及び該負荷L1へ接続される配線を保護する。
【0108】
デッドショートが発生してから、パワートランジスタT1が遮断されるまでの所要時間は約200〜300μs程度である。また、スイッチSW1を投入する前からデッドショートが発生していた場合についても同様の動作となる。
【0109】
このようにして、本実施形態に係る過電流検出装置1では、分圧比bを固定し、且つ電圧Vaと電圧Vbが等しくなるように制御したときの、分圧比aの変化を検出することにより、負荷L1に流れる電流値の変化を検出しているので、負荷L1に流れる電流値を高精度に検出することができる。
【0110】
また、スイッチSW1投入時に発生する過渡電流では、回路は遮断されることなく正常に動作し、更に、レアショート発生時(定常電流の数倍程度の電流)が流れた場合には、暫くの間(この例では、20msが4回で合計80ms)が経過した後に回路を遮断する。
【0111】
また、電源とグランドとが直接短絡するようなデッドショートが発生した場合には、ほぼ瞬時的に回路が遮断されるので、負荷L1、及び該負荷L1と電源VBを接続する電線を保護することができる。更に、従来のシャント抵抗を用いる場合と比較して、低コスト化、省スペース化を図ることができる。
【0112】
なお、本実施形態では、タイマ4で20msの時間を設定し、パルスカウンタ5にて4回のカウント値を設定しているが、本発明は、これに限定されるものではない。タイマ4にて20msよりも長い時間、或いは短い時間を設定してもよいし、パルスカウンタ5にて5回以上、或いは3回以下のカウント値を設定することも可能である。
【0113】
次に、本発明の第2の実施形態について説明する。図9は、第2の実施形態に係る過電流検出装置11の構成を示す回路図である。第2の実施形態と前述した第1の実施形態とは、デッドショートが発生した場合には、パルスカウンタ5により4回カウントすることなく、即時にパワートランジスタT1をオフとすることにより、より即時性を持たせて回路を保護するように構成している。以下、詳しく説明する。
【0114】
図9において、図1に示した回路と同一部分には同一の符号を付してその構成説明を省略し、以下、相違する部分についての構成を説明する。図9に示すように、この過電流検出装置11は、コンパレータCMP2の出力端にインバータNOT1が接続され、該インバータNOT1の出力と、タイマ4の20msタイマ部出力とが入力端に接続されたアンド回路AND3と、該アンド回路AND3の出力と、パルスカウンタ5の出力とが入力端に接続されたオア回路OR1とを具備しており、該オア回路OR1の出力端は、ラッチDF1に接続されている。その他の構成は、図1に示した回路と同一である。
【0115】
以下、第2の実施形態に係る過電流検出装置11の動作について説明する。図9に示す過電流検出装置11では、コンパレータCMP2の出力が「L」レベルとなり、且つ、タイマ4の20ms出力が「H」レベルである場合には、強制的にラッチDF1をオフとするように動作する。
【0116】
即ち、前述したように、デッドショート発生時には、トランジスタT3のゲートに駆動信号が出力されているにも関わらず、コンパレータCMP2の出力が「L」レベルとなるので、これらの条件が満たされた場合には、アンド回路AND3の出力が「H」レベルとなり、パルスカウンタ5の出力に関わらず、ラッチDF1をオフとする。つまり、パルスカウンタ5が4回カウントすることなく、パワートランジスタT1をオフとすることができる。
【0117】
従って、デッドショート発生時には、即時に回路を遮断させ、負荷L1及び該負荷L1に接続される電線を保護することができる。
【0118】
なお、上記した過電流検出装置は、車両に搭載されるバッテリと、ランプやモータ等の負荷との間に設置して使用する場合以外においても適用することができるものである。
【0119】
また、図1、及び図9に示した過電流検出装置1,11を、同一の半導体チップ内に設けることにより、より一層省スペース化を図ることができる。
【0120】
【発明の効果】
以上説明したように、本発明の過電流検出装置では、半導体スイッチに流れる電流値が変化すると、配線インピーダンス及び半導体スイッチのオン抵抗に起因して分圧比a、分圧比bが変化し、この変化量に基づいて、過電流の発生を検出しているので、過電流の発生を高精度に求めることができる。
【0121】
また、従来のシャント抵抗を用いて過電流の発生を検出する方法と比較し、回路規模を小型化することができ、且つ低コスト化を図ることができる。更に、電源投入時の過渡電流が発生した場合であっても、回路が遮断されることがない。
【0122】
また、レアショート発生時には、該レアショートが暫くの間継続されたときに、回路を遮断し、デッドショート発生時には即時に回路を遮断するので、負荷、及び電源と負荷を接続する電線、及び半導体スイッチを過電流から保護することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る過電流検出装置の構成を示す回路図である。
【図2】本発明に係る過電流検出回路の動作原理を示す回路図である。
【図3】本発明に係る過電流検出回路の動作原理を示す回路図である。
【図4】負荷電流が変化したときの、分圧比aの値の変化を示す特性図である。
【図5】正規化負荷電流INに対する分圧比aの変化の様子を示す特性図である。
【図6】正規化負荷電流INに対する分圧比aの微分値の変化の様子を示す特性図である。
【図7】過渡電流発生時における電圧、電流の変化を示す特性図である。
【図8】デッドショート発生時における電圧、電流の変化を示す特性図である。
【図9】本発明の第2の実施形態に係る過電流検出回路の構成を示す回路図である。
【符号の説明】
1,11 過電流検出装置
2 ドライバ
3 チャージポンプ
4 タイマ
5 パルスカウンタ
L1 負荷
T1 パワートランジスタ
T2,T3 トランジスタ
CMP1,CMP2 コンパレータ
SW1 スイッチ
Claims (10)
- 直流電源と負荷との間に設置された半導体スイッチをオン、オフ動作させて、前記負荷へ電力供給するように構成された回路の、前記半導体スイッチに流れる過電流を検出する過電流検出装置において、
前記半導体スイッチの負荷側端子と接地電位との間の電圧を分圧比bにて分圧して第1の電圧を生成し、
前記半導体スイッチの電源側端子と接地電位との間の電圧を分圧比aにて分圧して第2の電圧を生成し、
前記分圧比a、または分圧比bのうちの一方の分圧比を固定した状態で、他方の分圧比を調整することにより、前記第1の電圧と第2の電圧とが等しくなるように制御し、
前記他方の分圧比の変化量に基づいて、前記半導体スイッチに流れる過電流を検出することを特徴とする過電流検出装置。 - 直流電源と負荷との間に設置された半導体スイッチをオン、オフ動作させて、前記負荷へ電力供給するように構成された回路の、前記半導体スイッチに流れる過電流を検出する過電流検出装置において、
前記半導体スイッチの負荷側端子と接地電位との間に、該負荷側端子と接地電位との間の電圧を分圧比bで分圧する第1の抵抗と第2の抵抗とを含む直列接続回路を設け、
前記半導体スイッチの電源側端子と接地電位との間に、該電源側端子と接地電位との間の電圧を分圧比aで分圧する第3の抵抗と第4の抵抗とを含む直列接続回路を設け、
前記第1の抵抗と第2の抵抗との接続点の電圧を第1の電圧とし、前記第3の抵抗と第4の抵抗との接続点の電圧を第2の電圧とし、前記第3の抵抗、または第4の抵抗に流れる電流値を調整することにより、前記第1の電圧と第2の電圧とが等しくなるように制御し、前記分圧比aの変化量に基づいて、前記負荷に流れる過電流を検出することを特徴とする過電流検出装置。 - 前記第3の抵抗は前記半導体スイッチの電源端子側、前記第4の抵抗は前記接地電位側に配置され、
可変電流回路を前記第3の抵抗に対して並列的に設置して、該可変電流回路より出力される電流が前記第4の抵抗に流れるようにし、
前記第1の電圧と前記第2の電圧とを比較する比較手段を設置し、該比較手段による比較結果に応じて前記可変電流回路に流れる電流値を調整して、前記第4の抵抗における電圧降下量を変化させることにより、前記第1の電圧と前記第2の電圧とが等しくなるように制御することを特徴とする請求項2に記載の過電流検出装置。 - 前記可変電流回路は、PチャンネルMOS−FETと第5の抵抗からなるソースフォロワ回路を有し、
前記PチャンネルMOS−FETのソースは、前記第5の抵抗を介して前記半導体スイッチの電源端子側に接続され、
前記PチャンネルMOS−FETのドレインは、前記第3の抵抗と第4の抵抗との接続点に接続され、
前記PチャンネルMOS−FETのゲートは、前記比較手段の出力端子に接続され、
前記比較手段の出力信号に応じて前記PチャンネルMOS−FETのソース電圧を変化させることにより、前記第4の抵抗に流れる電流値を調整し、
前記PチャンネルMOS−FETのソースに発生する電圧が閾値電圧以上となったときに、過電流と判定することを特徴とする請求項3に記載の過電流検出装置。 - 前記第2の電圧を強制的に所定レベルまで低下させる強制電圧低下手段を具備し、
前記半導体スイッチの投入時に、予め設定した強制オン時間だけ前記強制電圧低下手段を作動させて、前記第2の電圧を強制的に低下させることにより、前記PチャンネルMOS−FETのソース電圧を低下させ、
前記半導体スイッチ投入後に発生する過電流に対し、前記強制オン時間が経過するまで過電流発生と判定しないことを特徴とする請求項4に記載の過電流検出装置。 - 前記強制電圧低下手段を前記強制オン時間だけ動作させた後、前記第2の電圧が、前記第1の電圧を上回っている場合には、再度、前記強制電圧低下手段を前記強制オン時間だけ動作させる処理を所定回数繰り返し、前記所定回数の強制オン時間が経過した後に、前記第2の電圧が前記第1の電圧を上回っている場合には、前記強制電圧低下手段を動作させないことを特徴とする請求項5に記載の過電流検出装置。
- 前記強制電圧低下手段は、スイッチング手段と、第6の抵抗との直列接続回路からなり、動作時には、前記スイッチング手段をオンとして、前記第6の抵抗を前記第4の抵抗に対して並列的に接続して、前記第2の電圧を低下させることを特徴とする請求項5または請求項6のいずれかに記載の過電流検出装置。
- 前記強制電圧低下手段が作動することにより低下した前記第2の電圧は、前記半導体スイッチにデッドショート時の過電流が流れた際に発生する前記第1の電圧よりも大きくなるように設定されることを特徴とする請求項5〜請求項7のいずれか1項に記載の過電流検出装置。
- 前記強制電圧低下手段が作動しているときに、前記第2の電圧が前記第1の電圧よりも大きいと判定された場合には、前記強制オン時間の経過を待たずに、過電流判定することを特徴とする請求項5〜請求項8のいずれか1項に記載の過電流検出装置。
- 前記分圧比aおよび分圧比bを設定する各素子を同一半導体チップ内に設けたことを特徴とする請求項1〜請求項9のいずれか1項に記載の過電流検出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001118219A JP4051182B2 (ja) | 2001-04-17 | 2001-04-17 | 過電流検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001118219A JP4051182B2 (ja) | 2001-04-17 | 2001-04-17 | 過電流検出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002315177A JP2002315177A (ja) | 2002-10-25 |
JP4051182B2 true JP4051182B2 (ja) | 2008-02-20 |
Family
ID=18968645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001118219A Expired - Fee Related JP4051182B2 (ja) | 2001-04-17 | 2001-04-17 | 過電流検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4051182B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7542258B2 (en) * | 2004-01-16 | 2009-06-02 | Lutron Electronics Co., Inc. | DV/dt-detecting overcurrent protection circuit for power supply |
JP4186846B2 (ja) * | 2004-03-08 | 2008-11-26 | 株式会社デンソー | 過電流保護回路 |
SG128495A1 (en) * | 2005-06-09 | 2007-01-30 | Chih-Yang Su | Voltage stabilizing and surge preventing vehicle grounding system |
JP5061884B2 (ja) | 2007-12-21 | 2012-10-31 | ミツミ電機株式会社 | 電池パック |
JP5087441B2 (ja) * | 2008-03-19 | 2012-12-05 | 矢崎総業株式会社 | 電力供給装置 |
JP5351793B2 (ja) * | 2010-02-05 | 2013-11-27 | 矢崎総業株式会社 | 過電流保護装置及び過電流保護システム |
JP6245092B2 (ja) * | 2014-06-27 | 2017-12-13 | 株式会社オートネットワーク技術研究所 | 電流制御装置 |
DE102015223358A1 (de) | 2015-11-25 | 2017-06-01 | Phoenix Contact Gmbh & Co. Kg | Vorrichtung zur Detektion eines Überstroms |
JP7000966B2 (ja) * | 2018-04-04 | 2022-01-19 | 株式会社デンソー | スイッチの過電流検出回路 |
JP7400636B2 (ja) | 2020-06-19 | 2023-12-19 | 株式会社リコー | 電源装置及び画像形成装置 |
CN113484595B (zh) * | 2021-07-09 | 2022-06-10 | 江南大学 | 一种用于存内运算的存算单元的电流读出系统及方法 |
-
2001
- 2001-04-17 JP JP2001118219A patent/JP4051182B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002315177A (ja) | 2002-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3914004B2 (ja) | 半導体素子の過電流検出・保護装置 | |
EP2372856A1 (en) | Load circuit protection device | |
KR100691599B1 (ko) | 과전류 검출 방법 및 검출 회로 | |
EP1608065B1 (en) | Control apparatus of semiconductor switch | |
US8446700B2 (en) | Overcurrent protection in a dimmer circuit | |
US5914545A (en) | Switching device with power FET and short-circuit detection | |
US6459167B1 (en) | System for controlling electromotive force of motor of electric vehicle | |
US20060164772A1 (en) | Solid state switch with quasi-predictive short circuit | |
JP4051182B2 (ja) | 過電流検出装置 | |
US20090262473A1 (en) | Self-protecting crowbar | |
JP4398312B2 (ja) | 半導体スイッチの制御装置 | |
JP2001216033A (ja) | 電源供給制御装置および電源供給制御方法 | |
EP0896410A2 (en) | Overcurrent detection circuit | |
JP3692391B2 (ja) | 電源供給制御装置および電源供給制御方法 | |
US7612550B2 (en) | Dropper type regulator | |
US11870240B1 (en) | EFuse for use in high voltage applications | |
CN112448363B (zh) | 提供车辆中的电路的过电流保护的电气安全系统 | |
JP3284819B2 (ja) | 過電流保護装置 | |
JP4082547B2 (ja) | 発光素子の電源供給制御装置 | |
JP5645263B2 (ja) | 電源装置 | |
JP3812334B2 (ja) | 直流負荷駆動装置 | |
EP1011186A2 (en) | Electric load management circuit | |
JP3774144B2 (ja) | 挟み込み防止機能を具備したパワーウィンドウ制御装置 | |
KR100192957B1 (ko) | 직류 전동기의 초기 돌입전류에 의한 오동작 방지회로 | |
JP2571560Y2 (ja) | コンデンサインプット型電源回路における保護回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040924 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070411 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070723 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070821 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071017 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071030 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071127 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071203 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |