JP2002315177A - 過電流検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 小型化、低コスト化を図ることのできる過電
流検出装置を提供することが課題である。 【解決手段】 パワートランジスタＴ１の負荷側端子と
接地電位との間の電圧を分圧比ｂにて分圧して第１の電
圧を生成し、パワートランジスタＴ１の電源側端子と接
地電位との間の電圧を分圧比ａにて分圧して第２の電圧
を生成する。そして、分圧比ｂを固定した状態で、分圧
比ａを調整することにより、第１の電圧と第２の電圧と
が等しくなるように制御し、分圧比ａの変化量に基づい
て、パワートランジスタＴ１に流れる過電流を検出す
る。これにより、過電流の発生を高精度に検出すること
ができ、且つ、装置の小型化、低コスト化を図ることが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、負荷に電源電圧を
供給する際に、該負荷と電源との間に介置される半導体
スイッチ及び配線に流れる過電流の発生を検出する過電
流検出装置に関する。

【０００２】

【従来の技術】例えば、車両に搭載される各種ランプ、
モータ等の負荷は、バッテリより供給される直流電圧が
印加されて動作する。このような各負荷は、回路の故障
や動作不良等に起因して過電流が流れる場合がある。過
電流が流れた場合には、半導体スイッチが過熱され、且
つ、負荷と電源とを連結するハーネスが過熱され、焼損
するというトラブルが発生する。

【０００３】そこで、過電流が発生した際に、いち早く
これを検知し、回路を遮断する過電流検出回路が種々提
案されている。過電流検出回路の従来例として、例え
ば、負荷と電源との間を連結する電線にシャント抵抗を
介置し、該シャント抵抗の両端に発生する電圧を検出
し、検出された電圧値が所定値を越えたときに回路を遮
断する方法が知られている。

【０００４】即ち、負荷に過電流が流れた場合には、シ
ャント抵抗の両端に発生する電圧値が上昇するので、該
電圧値を検出し、所定レベルを超えた際に、例えば負荷
と電源とを接続するリレーの自己保持回路を遮断するこ
とにより、負荷に流れる過電流を防止することができ
る。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来における過電流検出回路では、シャント抵抗の
両端に発生する電圧値を検出する回路が必要であり、回
路規模が大きくなる。従って、広い設置スペースが必要
となり、且つ、コストアップにつながるという欠点があ
る。また、シャント抵抗に電流が流れると、シャント抵
抗の発熱によるエネルギー損出が発生するという問題が
あった。

【０００６】この発明は、このような従来の課題を解決
するためになされたものであり、その目的とするところ
は、回路規模が小さく、且つ、低コストで構成すること
が可能な過電流検出装置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本願請求項１に記載の発明は、直流電源と負荷との
間に設置された半導体スイッチをオン、オフ動作させ
て、前記負荷へ電力供給するように構成された回路の、
前記半導体スイッチに流れる過電流を検出する過電流検
出装置において、前記負荷に電流が流れているときの、
前記半導体スイッチと前記直流電源との間に存在する配
線インピーダンスによる電圧降下量、及び前記半導体ス
イッチのオン抵抗による電圧降下量の変化に基づいて、
前記半導体スイッチに流れる過電流を検出することが特
徴である。

【０００８】請求項２に記載の発明は、直流電源と負荷
との間に設置された半導体スイッチをオン、オフ動作さ
せて、前記負荷へ電力供給するように構成された回路
の、前記半導体スイッチに流れる過電流を検出する過電
流検出装置において、前記半導体スイッチの負荷側端子
と接地電位との間の電圧を分圧比ｂにて分圧して第１の
電圧を生成し、前記半導体スイッチの電源側端子と接地
電位との間の電圧を分圧比ａにて分圧して第２の電圧を
生成し、前記分圧比ａ、または分圧比ｂのうちの一方の
分圧比を固定した状態で、他方の分圧比を調整すること
により、前記第１の電圧と第２の電圧とが等しくなるよ
うに制御し、前記他方の分圧比の変化量に基づいて、前
記半導体スイッチに流れる過電流を検出することを特徴
とする。

【０００９】請求項３に記載の発明は、直流電源と負荷
との間に設置された半導体スイッチをオン、オフ動作さ
せて、前記負荷へ電力供給するように構成された回路
の、前記半導体スイッチに流れる過電流を検出する過電
流検出装置において、前記半導体スイッチの負荷側端子
と接地電位との間に、該負荷側端子と接地電位との間の
電圧を分圧比ｂで分圧する第１の抵抗と第２の抵抗とを
含む直列接続回路を設け、前記半導体スイッチの電源側
端子と接地電位との間に、該電源側端子と接地電位との
間の電圧を分圧比ａで分圧する第３の抵抗と第４の抵抗
とを含む直列接続回路を設け、前記第１の抵抗と第２の
抵抗との接続点の電圧を第１の電圧とし、前記第３の抵
抗と第４の抵抗との接続点の電圧を第２の電圧とし、前
記第３の抵抗、または第４の抵抗に流れる電流値を調整
することにより、前記第１の電圧と第２の電圧とが等し
くなるように制御し、前記分圧比ａの変化量に基づい
て、前記負荷に流れる過電流を検出することを特徴とす
る。

【００１０】請求項４に記載の発明は、前記第３の抵抗
は前記半導体スイッチの電源端子側、前記第４の抵抗は
前記接地電位側に配置され、可変電流回路を前記第３の
抵抗に対して並列的に設置して、該可変電流回路より出
力される電流が前記第４の抵抗に流れるようにし、前記
第１の電圧と前記第２の電圧とを比較する比較手段を設
置し、該比較手段による比較結果に応じて前記可変電流
回路に流れる電流値を調整して、前記第４の抵抗におけ
る電圧降下量を変化させることにより、前記第１の電圧
と前記第２の電圧とが等しくなるように制御することを
特徴とする。

【００１１】請求項５に記載の発明は、前記可変電流回
路は、ＰチャンネルＭＯＳ−ＦＥＴと第５の抵抗からな
るソースフォロワ回路を有し、前記ＰチャンネルＭＯＳ
−ＦＥＴのソースは、前記第５の抵抗を介して前記半導
体スイッチの電源端子側に接続され、前記Ｐチャンネル
ＭＯＳ−ＦＥＴのドレインは、前記第３の抵抗と第４の
抵抗との接続点に接続され、前記ＰチャンネルＭＯＳ−
ＦＥＴのゲートは、前記比較手段の出力端子に接続さ
れ、前記比較手段の出力信号に応じて前記Ｐチャンネル
ＭＯＳ−ＦＥＴのソース電圧を変化させることにより、
前記第４の抵抗に流れる電流値を調整し、前記Ｐチャン
ネルＭＯＳ−ＦＥＴのソースに発生する電圧が閾値電圧
以上となったときに、過電流と判定することを特徴とす
る。

【００１２】請求項６に記載の発明は、前記第２の電圧
を強制的に所定レベルまで低下させる強制電圧低下手段
を具備し、前記半導体スイッチの投入時に、予め設定し
た強制オン時間だけ前記強制電圧低下手段を作動させ
て、前記第２の電圧を強制的に低下させることにより、
前記ＰチャンネルＭＯＳ−ＦＥＴのソース電圧を低下さ
せ、前記半導体スイッチ投入後に発生する突入電流等の
正常範囲の過電流に対し、前記強制オン時間が経過する
まで過電流発生と判定しないことを特徴とする。

【００１３】請求項７に記載の発明は、前記半導体スイ
ッチに過電流が流れ、前記強制オン時間が予め設定され
た所定回数繰り返された際には、前記強制電圧低下手段
を動作させないことを特徴とする。

【００１４】請求項８に記載の発明は、前記強制電圧低
下手段は、スイッチング手段と、第６の抵抗との直列接
続回路からなり、動作時には、前記スイッチング手段を
オンとして、前記第６の抵抗を前記第４の抵抗に対して
並列的に接続して、前記第２の電圧を低下させることを
特徴とする。

【００１５】請求項９に記載の発明は、前記強制電圧低
下手段が作動することにより低下した前記第２の電圧
は、前記半導体スイッチにデッドショート時の過電流が
流れた際に発生する前記第１の電圧よりも大きくなるよ
うに設定されることを特徴とする。

【００１６】請求項１０に記載の発明は、前記強制電圧
低下手段が作動しているときに、前記第２の電圧が前記
第１の電圧よりも大きいと判定された場合には、前記強
制オン時間の経過を待たずに、過電流判定することを特
徴とする。

【００１７】請求項１１に記載の発明は、前記分圧比ａ
および分圧比ｂを設定する各素子を同一半導体チップ内
に設けたことを特徴とする。

【００１８】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の一実施形態に係る
過電流検出装置、及び電源回路を示す説明図、図２，図
３は、本発明の特徴部分を示す回路図である。

【００１９】本発明の過電流検出装置は、負荷と電源と
を接続する電線上に半導体スイッチが介置された回路に
おいて、該半導体スイッチの電源側接続端の電圧と、負
荷側接続端の電圧をブリッジ回路を用いて比較すること
により、負荷及び半導体スイッチに流れる過電流を検出
するものである。

【００２０】そして、検出される過電流が、デッドショ
ート（電源とグランドが直接短絡するような大きな短絡
事故）のように、大過電流である場合には、負荷電流を
即時に遮断し、レアショート（定常の負荷電流の数倍程
度の過電流）の場合には、負荷電流を即時に遮断せず、
過電流が暫く継続して流れた際に、遮断するように動作
するものである。更に、電源投入時の正常な過渡電流
（突入電流）により、過電流防止機能が作用しないよう
な構成とされている。

【００２１】以下、図２，図３に示す回路図に基づい
て、本実施形態に係る過電流検出装置の原理について説
明する。

【００２２】図２は、ブリッジ回路の接続の様子を示す
回路図である。図示のように、負荷Ｌ１の電源側の接続
点ｐ１と、直流電源ＶBのプラス側出力端との間には、
スイッチング用のパワートランジスタ（半導体スイッ
チ）Ｔ１が介置され、該パワートランジスタＴ１のソー
スは、負荷Ｌ１の電源側接続点ｐ１に接続され、ドレイ
ン（接続点ｐ２）は、配線インピーダンスＲwを介し
て、電源ＶBのプラス側出力端に接続されている。

【００２３】ここで、パワートランジスタＴ１として
は、ＦＥＴ（ＮＭＯＳ或いはＰＭＯＳ）、バイポーラト
ランジスタ、ＩＧＢＴ等、スイッチング機能を有する各
種の半導体素子を用いることができる。また、配線イン
ピーダンスＲwは、負荷電流が流れる回路の全インピー
ダンス（電源内部抵抗も含む）から、パワートランジス
タＴ１の電源側接続端と接地電位レベル間のインピーダ
ンス（Ｒon＋負荷インピーダンス＋パワートランジスタ
Ｔ１からグランドまでの配線インピーダンス）を差し引
いたものである。なお、Ｒonは、パワートランジスタＴ
１のオン抵抗である。

【００２４】また、接続点ｐ１は、抵抗Ｒ１（第１の抵
抗）と抵抗Ｒ２（第２の抵抗）の直列接続回路を介して
グランド（接地電位）に接続され、接続点ｐ２は、抵抗
Ｒ３（第３の抵抗）と抵抗Ｒ４（第４の抵抗）の直列接
続回路を介してグランドに接続されている。そして、抵
抗Ｒ３と抵抗Ｒ４との接続点ｐ３の電圧をＶa（第２の
電圧）とし、抵抗Ｒ１と抵抗Ｒ２との接続点ｐ４の電圧
をＶb（第１の電圧）とする。更に、抵抗Ｒ３と抵抗Ｒ
４の分圧比を「ａ」、抵抗Ｒ１と抵抗Ｒ２の分圧比を
「ｂ」とする。従って、ａ＝Ｒ４／（Ｒ３＋Ｒ４）、ｂ
＝Ｒ２／（Ｒ１＋Ｒ２）となる。

【００２５】更に、負荷電流（過電流状態を含む）をＩ
とし、接続点ｐ２の電圧をＶ１、接続点ｐ１の電圧をＶ
２、直流電源ＶBの出力電圧を同一の符号ＶBで示す。従
って、Ｖa＝ａ＊Ｖ１、Ｖb＝ｂ＊Ｖ２である。

【００２６】上記の内容から、接続点ｐ３の電圧Ｖａ
と、接続点ｐ４の電圧Ｖbとの差分は、以下の（１）式
で示すことができる。

【００２７】 Ｖa−Ｖb＝ａ＊Ｖ１−ｂ＊Ｖ２ ＝ａ（ＶB−Ｒw＊Ｉ）−ｂ（ＶB−Ｒw＊Ｉ−Ｒon＊Ｉ） ＝ＶB（ａ−ｂ）＋｛Ｒw（ｂ−ａ）＋Ｒon＊ｂ｝＊Ｉ ・・・（１） 上述の（１）式より、負荷電流Ｉが増加するにつれて差
分電圧Ｖa−Ｖbが変化することがわかる。その変化の形
態は、分圧比ａと分圧比ｂとの大小関係で異なり、以下
の（イ）〜（ハ）に示す３通りとなる。ここで特徴的な
ことは、ａ≠ｂの場合、パワートランジスタＴ１のオン
抵抗Ｒonのみならず、配線インピーダンスＲwの影響が
差分電圧Ｖa−Ｖbの変化に現れることである。

【００２８】（イ）ａ＞ｂの場合 差分電圧Ｖa−Ｖbは、負荷電流Ｉがゼロのとき、プラス
のオフセット値ＶB(ａ−ｂ)を有し、負荷電流Ｉの増加
につれて増加する。このときＲw(ｂ−ａ)＜０となるた
め、トランジスタＴ１のオン抵抗Ｒonによる増加量（Ｒ
on＊ｂ＊I）を配線インピーダンスによる要因Ｒw(ｂ−
ａ)＊Iが打ち消す働きをする。即ち、Ｖa−Ｖbは負荷電
流の変化に対して鈍感になる。

【００２９】（ロ）ａ＝ｂの場合 （１）式は、Ｖa−Ｖb＝Ｒon＊ｂ＊Ｉとなり、Ｖa−Ｖb
はＲonと負荷電流Ｉだけで決まり、配線インピーダンス
Ｒw、及び電源電圧ＶBの影響は無くなる。

【００３０】（ハ）ａ＜ｂの場合 差分電圧Ｖa−Ｖbは、負荷電流Ｉがゼロのとき、マイナ
スのオフセット値ＶB(ａ−ｂ)を持ち、負荷電流Ｉの増
加につれて増加する。負荷電流の増加に対する差分電圧
Ｖa−Ｖbの増加率はＲw(ｂ−ａ)＋Ｒon＊ｂとなり、ト
ランジスタＴ１のオン抵抗Ｒonだけでなく、配線インピ
ーダンスＲwにも依存し、その依存の度合いは（ｂ−
ａ）に比例して大きくなる。

【００３１】本実施形態では、過電流状態を検出するた
めに、差分電圧Ｖa−Ｖbを用いる。そして、分圧比ｂを
固定すると、負荷電流（過電流も含む）Ｉの増加により
電圧Ｖbは減少する。その場合に分圧比ａを変化させて
（減少させて）常にＶa−Ｖb＝０となるように制御し、
このときの分圧比ａの減少量に基づいて、負荷電流Ｉの
増加量を検出する。つまり、Ｖa−Ｖb＝０が成立すると
いうことは、（分圧比ａ）＜（分圧比ｂ）が成立するこ
とになり、上記の（ハ）の場合を適用することができ
る。以下、詳しく説明する。

【００３２】上述のように、Ｖa−Ｖb＝０の状態では、
常に（分圧比ａ）＜（分圧比ｂ）が成立する。そして、
Ｖa−Ｖb＝０のときには、分圧比ａは次の（２）式で表
すことができる。

【００３３】 ａ＝(ＶB−Ｒw＊Ｉ−Ｒon＊Ｉ)／(ＶB−Ｒw＊Ｉ)＊ｂ ・・・（２） ここで、符号ＩＮを、ＩＮ＝Ｉ／ＶBと定義する。ＩＮ
は、電源電圧ＶBで正規化した電流に相当するので、Ｉ
Ｎを用いて上記の（２）式を表わすと、以下の（３）式
の如くとなる。

【００３４】 ａ＝（１−Ｒw＊Ｉ／ＶB−Ｒon＊Ｉ／ＶB）／（１−Ｒw＊Ｉ／ＶB）＊ｂ ＝（１−Ｒw＊ＩＮ−Ｒon＊ＩＮ)／（１−Ｒw＊ＩＮ）＊ｂ ＝｛１−Ｒon＊ＩＮ／（１−Ｒw＊ＩＮ）｝＊ｂ ・・・（３） また、（３）式を正規化電流ＩＮで微分すると、以下の
（４）式が得られる。

【００３５】 ｄａ／ｄ（ＩＮ）＝−Ｒon＊ｂ／（１−Ｒw＊ＩＮ）^２ ・・・（４） （３）、（４）式より、以下に示す（ニ）〜（ト）が理
解される。

【００３６】（ニ）負荷電流を正規化電流ＩＮで表わす
とＶa＝Ｖbを維持する分圧比ａは電源電圧に依存しな
い。

【００３７】（ホ）負荷電流が小さいとき、抵抗Ｒwの
影響をほとんど受けない。これは正常電流の数倍程度の
過電流検出する場合の特性はＲonで決まり、この領域で
は配線インピーダンスＲwの影響を受けないことを意味
する。

【００３８】（ヘ）負荷電流が大きくなると分圧比ａの
値はＲwで決まり、Ｒonの影響は小さくなる。これは、
デッドショート時の過電流検出特性はＲwに依存するこ
とを意味し、かつ配線インピーダンスに合わせたデッド
ショート検出が可能であることを意味する。即ち、配線
インピーダンスが大きくなるほどデッドショートと判定
する電流値は小さくなる。

【００３９】（ト）負荷電流増大に連れて急激に分圧比
ａの値が立ちあがるため、デッドショート検出における
ばらつきが少なくなる。ＩＮ＝４アンペア以上でデッド
ショートを確実に検出できる。

【００４０】図４は、前述の（２）式を用いて、負荷電
流Ｉが変化したときの分圧比ａの値を計算した結果を示
す特性図であり、ここでは配線インピーダンスＲwを１
５０ｍΩ一定として、電源電圧ＶBをパラメータとして
６Ｖから１６Ｖまで変化させている。

【００４１】また、図５は、（３）式を用いて正規化負
荷電流ＩＮに対する分圧比ａの変化を計算した結果を示
す特性図であり、同図より、配線インピーダンスＲwを
パラメータとして５０ｍΩから５００ｍΩまで変化させ
ている。

【００４２】また、図６は、（４）式の計算結果を示す
特性図であり、分圧比ａの減少率が配線インピーダンス
をパラメータとして表わされている。

【００４３】そして、上記の図４〜図６に記載された内
容から、負荷電流Ｉが増加すると、分圧比ａの変化率が
大きくなることが理解される。従って、（分圧比ａ）＜
（分圧比ｂ）の条件下では、過大な負荷電流Ｉが流れた
際に、これを高精度に検出することができる。換言すれ
ば、負荷に過電流が流れたときには、電流変化を敏感に
検出することができる。

【００４４】以下、図３に示す回路図を参照しながら、
分圧比ａの変化を検出する手順について説明する。

【００４５】前述したように、負荷電流Ｉの大きさは、
Ｖa＝Ｖbとなるように制御すると、分圧比ａの大きさと
して現れる。つまり、前述の（ハ）の条件下であるの
で、図４〜図６の特性図に示したように、負荷電流Ｉの
大きさに応じて分圧比ａが変化する。従って、分圧比ａ
の大小を検出することにより、負荷電流Ｉが過電流であ
るかどうかを判定することができる。

【００４６】図３は、図２に示したブリッジ回路に、更
に、分圧比ａの変化を測定する機能を付加した回路を示
す構成図であり、以下、分圧比ａを測定する原理につい
て説明する。

【００４７】図３に示すように、抵抗Ｒ３と抵抗Ｒ４と
の接続点ｐ３は、コンパレータＣＭＰ１のプラス側（非
反転側）入力端に接続され、抵抗Ｒ１と抵抗Ｒ２との接
続点ｐ４は、該コンパレータＣＭＰ１のマイナス側（反
転側）入力端に接続されている。また、抵抗Ｒ５（第５
の抵抗）、トランジスタＴ２（ＰチャンネルＭＯＳ−Ｆ
ＥＴ）、及びダイオードＤ２の直列接続回路が、抵抗Ｒ
３に対して並列的に接続されており、トランジスタＴ２
のゲートは、コンパレータＣＭＰ１の出力端と接続され
ている。なお、抵抗Ｒ５とトランジスタＴ２にて、請求
項に記載した可変電流回路が構成される。

【００４８】更に、抵抗Ｒ６（第６の抵抗）とトランジ
スタＴ３（スイッチング手段）との直列接続回路（強制
電圧低下手段）が抵抗Ｒ４に対して並列的に接続されて
いる。また、トランジスタＴ２と抵抗Ｒ５とによりソー
スフォロワ回路が構成される。

【００４９】ここで、負荷電流Ｉの変化により、電圧Ｖ
aが電圧Ｖbよりも大きくなると、コンパレータＣＭＰ１
の出力信号レベルが増大し、トランジスタＴ２のゲート
電位を押し上げる。このためソースフォロア回路（抵抗
Ｒ５とトランジスタＴ２）の抵抗Ｒ５の電圧降下量が減
少し抵抗Ｒ５を流れる電流Ｉ２が減少する。この電流Ｉ
２はトランジスタＴ２→ダイオードＤ２→抵抗Ｒ４→グ
ランドの経路で流れるので、電流Ｉ２の減少に伴って、
抵抗Ｒ４における電圧降下量が減少し、電圧Ｖaは減少
してＶbに等しくなる。

【００５０】また、電圧Ｖbより電圧Ｖaが小さくなる
と、コンパレータＣＭＰ１の出力が低下し、トランジス
タＴ２のゲート電位が低下して、抵抗Ｒ５の電圧降下量
が増加し、電流Ｉ２が増加する。このため、抵抗Ｒ４の
電圧降下量が増大して、電圧Ｖaは電圧Ｖbに等しくな
る。

【００５１】即ち、電流Ｉ２のフィードバック動作によ
り、常に電圧Ｖaは電圧Ｖbに等しくなるように制御され
る。Ｖa＝Ｖbを維持する電圧Ｖaの変化は抵抗Ｒ５の電
圧降下として現れるので、抵抗Ｒ５とトランジスタＴ２
のソースとの接続点ｐ５の電位Ｖcを検出することによ
り、電圧Ｖaの変化、即ち、分圧比ａの変化を検出する
ことができる。電圧Ｖcと、分圧比ａまたは電圧Ｖaの関
係を式に表わすと、次の（５）式のようになる。

【００５２】抵抗Ｒ３を流れる電流をＩ１とすると、Ｖ
a＝Ｒ４（Ｉ１＋Ｉ２）、Ｖ１＝Ｖa＋Ｒ３＊Ｉ１、ａ＝
Ｖa／Ｖ１となる。従って、次の（５）式を得ることが
できる。

【００５３】 Ｉ２＝Ｖa／Ｒ４−Ｉ１＝Ｖ１｛ａ（１／Ｒ４＋１／Ｒ３）−１／Ｒ３｝ Ｖｃ＝Ｖ１−Ｒ５＊Ｉ２ ＝Ｖ１｛１＋Ｒ５／Ｒ３−Ｒ５（１／Ｒ４＋１／Ｒ３）＊ａ｝ ＝Ｖ１（１＋Ｒ５／Ｒ３）−Ｒ５（１／Ｒ４＋１／Ｒ３）Ｖa｝ ・・・（５） （５）式を電圧Ｖaで微分すると、次の（６）式が得ら
れる。

【００５４】 ｄＶc／ｄ（Ｖa）＝−Ｒ５（１／Ｒ４＋１／Ｒ３）・・・（６） （６）式は、電圧Ｖaに対する電圧Ｖcの増幅率を表わ
す。この際、（６）式の抵抗値は次のように設定する。
即ち、Ｉ２＝０の場合にＶa＜Ｖbとなるように抵抗Ｒ
３、抵抗Ｒ４の抵抗値を設定する。つまり、Ｒ１＝Ｒ２
の場合はＲ３＞Ｒ４となる。電流Ｉ２が流れることによ
り、Ｖa＝Ｖbとなるように抵抗Ｒ３、Ｒ４、Ｒ５の値を
選定する。抵抗Ｒ５は電流Ｉ２の変化範囲を決める。抵
抗Ｒ５を大きくすると電流Ｉ２の変化範囲は小さくな
り、抵抗Ｒ５を小さくすると電流Ｉ２の変化範囲は大き
くなる。

【００５５】Ｉ２＊Ｒ４がほぼ電圧Ｖaの調整範囲とな
る。抵抗Ｒ５を大きくすれば電圧Ｖaの調整範囲が狭く
なる。

【００５６】一例として、Ｒ３＝１．１ＫΩ、Ｒ４＝１
ＫΩ、Ｒ５＝１０ＫΩ、Ｒ１＝Ｒ２＝１０ＫΩとする
と、ｄＶc／ｄ（Ｖa）＝−１９．１となる。負荷電流Ｉ
の増大により分圧比ａが減少すると電圧Ｖaは減少し、
電圧Ｖcは増加する。その増加量は、電圧Ｖaの減少量の
１９．１倍となる。

【００５７】次に、過電流判定値の過渡成分の設定につ
いて説明する。図３に示すトランジスタＴ３がオンする
と、抵抗Ｒ６が抵抗Ｒ４に対して並列的に接続され、点
ｐ３とグランドとの間の抵抗値が減少するので、電圧Ｖ
aは低下する。そして、電圧Ｖaが電圧Ｖbよりも小さく
なると、コンパレータＣＭＰ１の出力信号は「Ｌ」レベ
ルとなり、抵抗Ｒ５に流れる電流Ｉ２は増加する。従っ
て、点ｐ５における電圧Ｖcは低下する。この際、電圧
Ｖcは（Ｖa＋０．７Ｖ）までしか低下しない。なお、
「０．７Ｖ」は、ダイオードＤ２の電圧降下分である。

【００５８】従って、Ｖc＝Ｖa＋０．７Ｖのとき、電流
Ｉ２は最大値となり、この状態においても、Ｖa＜Ｖbの
場合には、コンパレータＣＭＰ１の出力信号が「Ｌ」レ
ベルに貼り付き、トランジスタＴ２はソースフォロワと
ならずに、飽和状態となる。

【００５９】この状態で、負荷電流Ｉが増加し、電圧Ｖ
bが低下してＶa＞Ｖbとなると、電圧Ｖcは最小値から上
昇し始める。即ち、トランジスタＴ３がオンすると、電
圧Ｖcは、所定値以上の負荷電流が流れるまでは、最小
値にロックされる。これにより、過電流判定値を大幅に
大きくとることが可能となる。

【００６０】電源投入時の突入電流等、正常な過渡電流
が流れるとき、これを上回る過電流判定値を設定する必
要がある。本実施形態では、上記の手法を用いて、その
ときの過電流判定値を設定している。

【００６１】次に、図１に示す回路図に基づいて、本発
明が適用された過電流検出装置について説明する。

【００６２】図１に示すように、過電流検出装置１は、
例えば車両に搭載されるランプやモータ等の負荷Ｌ１に
流れる電流が過電流となった場合に、これを検出し、必
要に応じて回路を遮断することにより、負荷Ｌ１及び回
路を保護するものである。

【００６３】負荷Ｌ１は、一端がグランドに接続され、
他端（接続点ｐ１）は、パワートランジスタ（ＦＥＴ、
バイポーラトランジスタ、ＩＧＢＴ等の半導体スイッ
チ）Ｔ１のソースに接続され、該パワートランジスタＴ
１のドレイン（接続点ｐ２）は、例えば車両に搭載され
るバッテリ等の直流電源ＶBに接続されている。また、
点ｐ２と直流電源ＶBとの間には、配線インピーダンス
Ｒwが存在している。

【００６４】過電流検出装置１は、抵抗Ｒ１とＲ２との
直列接続回路、及び抵抗Ｒ３とＲ４との直列接続回路か
らなるブリッジ回路を有しており、抵抗Ｒ３の一端は点
ｐ２に接続され、抵抗Ｒ１の一端は、点ｐ１に接続され
ている。また、抵抗Ｒ４の一端は、グランドに接続さ
れ、抵抗Ｒ２の一端は、可変抵抗器ＶRを介してグラン
ドに接続されている。そして、抵抗Ｒ３とＲ４との接続
点ｐ３は、コンパレータＣＭＰ１（比較手段）のプラス
側端子（非反転側）に接続され、抵抗Ｒ１とＲ２との接
続点ｐ４は、コンパレータＣＭＰ１のマイナス側端子
（反転側）に接続されている。なお、可変抵抗器ＶR
は、抵抗Ｒ１と抵抗Ｒ２との分圧比ｂを任意に設定する
ためのものであり、該可変抵抗器ＶRの抵抗値は、抵抗
Ｒ２に含まれるものである。

【００６５】抵抗Ｒ３に対し、並列的に、抵抗Ｒ５とト
ランジスタＴ２とダイオードＤ２との直列接続回路が設
けられており、トランジスタＴ２のゲートは、コンパレ
ータＣＭＰ１の出力端に接続されている。

【００６６】また、抵抗Ｒ４に対して、並列的に、抵抗
Ｒ６とトランジスタＴ３との直列接続回路が設けられて
いる。

【００６７】更に、直流電源ＶBのプラス側出力端は、
抵抗Ｒ７と抵抗Ｒ８との直列接続回路に接続されてお
り、抵抗Ｒ７と抵抗Ｒ８との接続点ｐ６は、コンパレー
タＣＭＰ２のプラス側端子（非反転側）に接続されてい
る。他方、該コンパレータＣＭＰ２のマイナス側端子
（反転側）には、抵抗Ｒ５とトランジスタＴ２との接続
点ｐ５が接続されている。

【００６８】また、点ｐ５は、抵抗Ｒ１０及びダイオー
ドＤ１を介して、点ｐ１に接続されている。

【００６９】一方、負荷Ｌ１に電源電圧ＶBを供給する
ためのスイッチＳＷ１、及び抵抗Ｒ１４が設けられてお
り、該スイッチＳＷ１によるスイッチ投入信号は、アン
ド回路ＡＮＤ１、及びＡＮＤ２を介してドライバ２に与
えられるように成されている。

【００７０】ドライバ２は、チャージポンプ３と接続さ
れており、該チャージポンプ３より出力電圧が供給され
て動作する。また、該ドライバ２の出力端は、抵抗Ｒ１
２を介して、パワートランジスタＴ１のゲートに接続さ
れている。更に、この出力端は、ダイオードＤ３、及び
抵抗Ｒ９を介してコンパレータＣＭＰ２のプラス端子
（接続点ｐ６）に接続されている。

【００７１】コンパレータＣＭＰ２の出力端は、３系統
に分岐され、１つ目の分岐線は、抵抗Ｒ１３を介して５
ボルトの直流電源に接続され、２つ目の分岐線は、アン
ド回路ＡＮＤ２の一入力端に接続され、３つ目の分岐線
は、パルスカウンタ５に接続されている。パルスカウン
タ５の出力端は、ラッチＤＦ１に接続され、該ラッチＤ
Ｆ１の出力端は、アンド回路ＡＮＤ１の一入力端に接続
されている。

【００７２】更に、この過電流検出装置１は、タイマ４
を有しており、該タイマ４の２つの出力端は、トランジ
スタＴ３のゲート、及びパルスカウンタ５に接続されて
いる。また、タイマ４の入力端は、アンド回路ＡＮＤ２
の出力端と接続されている。タイマ４は、２０ｍｓタイ
マ部と、２００ｍｓタイマ部とを有している。

【００７３】ここで、上記の回路を構成する各抵抗Ｒ１
〜Ｒ１４の抵抗値は、一例として次のように設定するこ
とができる。即ち、本実施形態では、Ｒ１＝１０ＫΩ、
Ｒ２＝１０ＫΩ、Ｒ３＝１．１ＫΩ、Ｒ４＝１ＫΩ、Ｒ
５＝１０ＫΩ、Ｒ６＝３ＫΩ、Ｒ７＝２．４ＫΩ、Ｒ８
＝１０ＫΩ、Ｒ９＝３ＫΩ、Ｒ１０＝８．２ＫΩ、Ｒ１
２＝２０ＫΩ、Ｒ１３＝１ＫΩ、そして、Ｒ１４＝１０
ＫΩとしている。

【００７４】次に、上記のように構成された本実施形態
に係る過電流検出装置１の作用について説明する。ここ
で、図１に示す点ｐ１の電圧をＶ２、点ｐ２の電圧をＶ
１、点ｐ３の電圧をＶa（第２の電圧）、点ｐ４の電圧
をＶb（第１の電圧）、点ｐ５の電圧をＶcとする。

【００７５】本実施形態に係る過電流検出装置１では、
次の４つの内容が特徴的な動作である。

【００７６】（Ｉ）電源投入時の過渡電流（突入電流）
では、過電流と判断せず、回路を遮断しない。

【００７７】（II）定常電流の数倍程度の過電流（レア
ショート）の場合には、即時に回路を遮断せず、暫くの
間過電流が流れ続けたときに、回路を遮断する。

【００７８】（III）負荷に定常電流が流れているとき
には、（電圧Ｖa）＝（電圧Ｖb）が成立するようにフィ
ードバック制御される。即ち、通常時には（分圧比ａ）
＜（分圧比ｂ）の環境下で動作する。

【００７９】（IV）短絡事故等、大きな過電流（デッド
ショート）が発生した場合には、即時に回路を遮断す
る。

【００８０】上記（Ｉ）〜（IV）の点をふまえて、ま
ず、起動時（電源投入時）の動作について説明する。図
１に示すスイッチＳＷ１がオフとされているときには、
ダイオードＤ３がドライバ２のシンクトランジスタ（図
示省略）を介してグランドに接地されるので、コンパレ
ータＣＭＰ２のプラス入力端の電圧は、抵抗Ｒ８と抵抗
Ｒ９との並列合成抵抗と、抵抗Ｒ７とで電圧Ｖ１を分圧
した電圧となる（これを電圧ＶLとする）。一方、パワ
ートランジスタＴ１の負荷側端子（ソース）が負荷Ｌ１
を介して接地されるので、コンパレータＣＭＰ２のマイ
ナス入力端の電圧は、ダイオードＤ１による電圧降下を
無視すれば、抵抗Ｒ５と抵抗Ｒ１０で電圧Ｖ１を分圧し
た電圧となる。この際、コンパレータＣＭＰ２のプラス
入力端の電圧は、マイナス入力端の電圧よりも大きくな
るように、抵抗Ｒ１０の抵抗値を選定する。

【００８１】つまり、スイッチＳＷ１がオフのときに
は、コンパレータＣＭＰ２の出力は「Ｈ」レベルとな
る。また、ラッチＤＦ１の出力信号は、スイッチＳＷ１
がオフのときは「Ｈ」レベルとなっている。

【００８２】この状態でスイッチＳＷ１がオンとされる
と（即ち、負荷Ｌ１へ電圧を印加するべく操作が行われ
ると）、アンド回路ＡＮＤ１の２つの入力端は共に
「Ｈ」となり、且つ、アンド回路ＡＮＤ２の２つの入力
端もやはり「Ｈ」となるので、アンド回路ＡＮＤ２の出
力信号が「Ｈ」レベルとなる。よって、ドライバ２の出
力信号は「Ｈ」レベルとなる。これにより、チャージポ
ンプ３に蓄えられている電力が出力され、パワートラン
ジスタＴ１のゲートに駆動電圧が印加されるので、該パ
ワートランジスタＴ１はオン状態となる。

【００８３】他方、ドライバ２の出力信号が「Ｈ」レベ
ルとなることにより、ダイオードＤ３は逆バイアスさ
れ、抵抗Ｒ９に流れる電流が遮断されるので、コンパレ
ータＣＭＰ２のプラス入力端の電圧は、電圧Ｖ１を抵抗
Ｒ７と抵抗Ｒ８とで分圧した電圧（これを、閾値ＶHと
する）まで上昇する。

【００８４】また、アンド回路ＡＮＤ２の出力信号が
「Ｈ」レベルに立ち上がると、タイマ４の２００ｍｓタ
イマ部、及び２０ｍｓタイマ部が作動を開始する。そし
て、２０ｍｓタイマ出力が「Ｈ」レベルの間は（即ち、
強制オン時間としての２０ｍｓの時間が経過するまで
は）、トランジスタＴ３のゲートに駆動電圧が印加され
て、該トランジスタＴ３がオンとなる。

【００８５】この状態では、図３を用いて既に説明した
ように、たとえ負荷Ｌ１に過電流が流れた場合であって
もコンパレータＣＭＰ１の出力が「Ｌ」レベルに貼り付
くので、電圧Ｖcは低下する。よって、（電圧ＶH）＞
（電圧Ｖc）が成立し、コンパレータＣＭＰ２の出力は
「Ｈ」レベルを維持し、アンド回路ＡＮＤ２の出力が
「Ｈ」レベルを維持するので、ドライバ２によるパワー
トランジスタＴ１の駆動が継続される。

【００８６】つまり、スイッチＳＷ１の投入後、２０ｍ
ｓ間は、コンパレータＣＭＰ２の出力は強制的に「Ｈ」
レベルとされるので（但し、負荷Ｌ１にデッドショート
時の過電流が流れていない場合に限る）、パワートラン
ジスタＴ１はオン状態を継続する。従って、スイッチＳ
Ｗ１投入時に過渡電流（突入電流）が流れた場合でも、
２０ｍｓの間は、この過渡電流により回路は遮断されな
い。

【００８７】その後、２０ｍｓが経過すると、タイマ４
の動作により、トランジスタＴ３のゲートへの駆動電圧
の供給が停止されるので、該トランジスタＴ３はオフと
なり、電圧Ｖaが上昇する。このとき、過渡電流が継続
して発生していれば（未だ、過渡電流が治まっていなけ
れば）、コンパレータＣＭＰ１の出力は反転して「Ｈ」
レベルとなり、電圧Ｖcは上昇し、コンパレータＣＭＰ
２の出力は「Ｌ」レベルとなる。

【００８８】これにより、一旦はパワートランジスタＴ
１がオフとなる。即ち、アンド回路ＡＮＤ２の出力レベ
ルが「Ｌ」となり、ドライバ２の制御下で、パワートラ
ンジスタＴ１への駆動電圧の供給が停止されるので、該
パワートランジスタＴ１はオフとなる。

【００８９】その結果、電圧Ｖ２が低下し、これに伴っ
て、電圧Ｖbが低下する。電圧Ｖbの低下により電圧Ｖc
は上昇し始めるが、電圧Ｖ２の低下が進むに連れて、電
圧Ｖcは抵抗Ｒ１０とダイオードＤ１との直列接続回路
により引き下げられる。

【００９０】他方、パワートランジスタＴ１がオフとな
ることにより、コンパレータＣＭＰ２のプラス側入力端
の電圧は、スイッチＳＷ１投入前の初期状態と同様にな
り、抵抗Ｒ９、及びダイオードＤ３を介してドライバ２
のシンクトランジスタ（図示省略）により接地され、低
電圧レベルＶLとなっている。そして、上記の電圧Ｖcが
この電圧ＶLを下回ると、コンパレータＣＭＰ２の出力
は「Ｈ」レベルに反転する。

【００９１】これにより、アンド回路ＡＮＤ２の出力が
「Ｈ」レベルとなり、パワートランジスタＴ１がオン
し、同時に、タイマ４の２０ｍｓタイマ部が作動する。
このため再度トランジスタＴ３がオンし、パワートラン
ジスタＴ１は、２０ｍｓ間オンを続ける。

【００９２】即ち、スイッチＳＷ１の投入時に過渡電流
（突入電流）が発生すると、当該過電流検出回路１は、
過電流の発生を検出して、パワートランジスタＴ１を遮
断するが、該パワートランジスタＴ１は再度オンとされ
る。そして、２０ｍｓのオン時間が４回繰り返される時
間内（パルスカウンタ５のカウント値を４回に設定した
場合）に過渡電流が治まり、定常状態となれば、パワー
トランジスタＴ１はオン状態を継続し、回路は遮断され
ない。従って、通常動作時における過渡電流による回路
の遮断を防止することができる。

【００９３】図７は、このときの様子を示す特性図であ
り、時刻ｔ１がスイッチＳＷ１投入時を示す。また、曲
線ｓ１は電圧Ｖ２の変化、曲線ｓ２はコンパレータＣＭ
Ｐ２のプラス側入力端の電圧変化、曲線ｓ３はコンパレ
ータＣＭＰ２のマイナス側入力端の電圧変化、そして、
曲線ｓ４は負荷電流Ｉの変化を示している。また、横軸
の１区間（５目盛り分）が時間２０ｍｓを示している。

【００９４】なお、同図では示されないが、曲線ｓ３
は、スイッチＳＷ１を投入してから２０ｍｓ経過後（時
刻ｔ２）、及び４０ｍｓ経過後（時刻ｔ３）にて瞬時的
に立ち上がり、曲線Ｓ２を越えている。

【００９５】そして、同図から理解されるように、スイ
ッチＳＷ１の投入時に、曲線ｓ４に示す如くの過渡電流
Ｉが流れた場合であっても、スイッチＳＷ１投入後８０
ｍｓの間は、曲線ｓ３が曲線ｓ２を越えないように動作
するので（実際には、瞬時的に越えているが、即時に元
に戻る）、回路は遮断されず、過渡電流Ｉが治まり定常
電流となった後、正常に動作する。

【００９６】次に、負荷回路にレアショートが発生した
場合について説明する。レアショートが発生した場合に
は、定常電流の数倍程度の電流がパワートランジスタＴ
１に流れることになる。この場合、上述の過渡電流が流
れたときのように、時間の経過と共に定常電流まで低下
せず、過電流が暫くの間継続されることが多い。つま
り、過電流が８０ｍｓ（２０ｍｓ×４回）以上の時間継
続されるので、上記の動作説明で、パルスカウンタ５の
カウント値が４回カウントされることになる。これによ
り、ラッチＤＦ１の出力が「Ｌ」レベルに切り換えら
れ、アンド回路ＡＮＤ１の出力を「Ｌ」レベルとする。
これにより、スイッチＳＷ１の投入状態に関わらず、強
制的にパワートランジスタＴ１がオフとされる。

【００９７】即ち、レアショート発生時には、即時に負
荷Ｌ１への電圧供給回路を遮断するのではなく、２０ｍ
ｓの強制的なオン時間を４回繰り返し、なお且つレアシ
ョートが治まっていない場合に、パワートランジスタＴ
１をオフとする。

【００９８】なお、パルスカウンタ５のカウント値は、
タイマ４の２００ｍｓタイマ部により２００ｍｓの時間
経過が確認された際に、リセットされる。

【００９９】次に、定常状態について説明する。上述し
た過渡電流の発生が治まり、負荷Ｌ１に定常電流が流れ
ると、電圧Ｖaと電圧Ｖbとが等しくなるように、トラン
ジスタＴ２に流れる電流Ｉ２が制御される。即ち、電圧
Ｖbが電圧Ｖaよりも大きくなると、コンパレータＣＭＰ
１の出力が「Ｌ」となり、トランジスタＴ２のゲート電
圧が低下するので、該トランジスタＴ２に流れる電流Ｉ
２が増加する。そして、抵抗Ｒ４に発生する電圧が上昇
するので、電圧Ｖaが上昇し、電圧Ｖb＝電圧Ｖaが成立
するように動作する。

【０１００】これとは反対に、電圧Ｖaが電圧Ｖbよりも
大きくなると、コンパレータＣＭＰ１の出力が「Ｈ」と
なり、トランジスタＴ２のゲート電圧が上昇するので、
電流Ｉ２が減少し、抵抗Ｒ４に発生する電圧が低下す
る。そして、電圧Ｖaが低減して、電圧Ｖb＝電圧Ｖaが
成立するように動作する。

【０１０１】このとき、前述したように、（分圧比ａ）
＜（分圧比ｂ）が成立しているので、パワートランジス
タＴ１に流れる電流変化に対して、分圧比ａが敏感に変
化し、高精度な電流値の検出が可能となる。

【０１０２】次に、負荷Ｌ１にデッドショートが発生し
た場合について説明する。デッドショートは、電源とグ
ランドが直接短絡した場合のような大事故の場合であ
り、この場合には、上述した過渡電流やレアショート時
に流れる電流よりも大きな電流が瞬時的に流れる。

【０１０３】そして、デッドショートが発生すると、負
荷Ｌ１とパワートランジスタＴ１との接続点の電圧Ｖ２
が著しく低下する。従って、電圧Ｖaに対して電圧Ｖbは
著しく低下し、前述した過渡電流発生時の動作と同様
に、トランジスタＴ３が２０ｍｓの間オンとなる。よっ
て、抵抗Ｒ４と抵抗Ｒ６との並列接続回路が形成され
て、電圧Ｖaを低下させる。

【０１０４】しかし、デッドショート発生時には、電圧
Ｖbは著しく低下するので、抵抗Ｒ４と抵抗Ｒ６との並
列接続回路が形成された場合であっても、電圧Ｖaの方
が電圧Ｖbよりも大きくなる。従って、２０ｍｓの時間
を待つことなく、コンパレータＣＭＰ２の出力が「Ｈ」
レベルから「Ｌ」レベルに低下し、この回数が、瞬時に
パルスカウンタ５により４回カウントされる。これによ
り、ラッチＤＦ１が動作してアンド回路ＡＮＤ１への出
力信号を「Ｌ」レベル信号として、パワートランジスタ
Ｔ１をオフとさせる。

【０１０５】つまり、デッドショートが発生した場合に
は、ほとんど瞬時にパワートランジスタＴ１をオフとす
ることにより、パワートランジスタＴ１に流れる過電流
を阻止し、異常な発熱、或いは回路の焼損を未然に防止
することができるのである。

【０１０６】図８は、デッドショート発生時の、各電
圧、電流の変化を示す特性図であり、時刻ｔ１１がデッ
ドショート発生時刻を示す。また、曲線ｓ１１は電圧Ｖ
２の変化、曲線ｓ１２はコンパレータＣＭＰ２のプラス
側入力端の電圧変化、曲線ｓ１３はコンパレータＣＭＰ
２のマイナス側入力端の電圧変化、そして、曲線ｓ１４
は負荷電流Ｉの変化を示している。また、横軸の１区間
（５目盛り分）が時間５０μｓを示している（図７と比
較して横軸のスケールが相違している）。

【０１０７】そして、同図より、時刻ｔ１１にてデッド
ショートが発生すると、曲線ｓ１３が曲線ｓ１２を越え
る回数が瞬時的に４回を越えることが理解される。従っ
て、図１に示すパルスカウンタ５のカウント値が即時に
４回をカウントして、パワートランジスタＴ１をオフと
して、負荷Ｌ１及び該負荷Ｌ１へ接続される配線を保護
する。

【０１０８】デッドショートが発生してから、パワート
ランジスタＴ１が遮断されるまでの所要時間は約２００
〜３００μｓ程度である。また、スイッチＳＷ１を投入
する前からデッドショートが発生していた場合について
も同様の動作となる。

【０１０９】このようにして、本実施形態に係る過電流
検出装置１では、分圧比ｂを固定し、且つ電圧Ｖaと電
圧Ｖbが等しくなるように制御したときの、分圧比ａの
変化を検出することにより、負荷Ｌ１に流れる電流値の
変化を検出しているので、負荷Ｌ１に流れる電流値を高
精度に検出することができる。

【０１１０】また、スイッチＳＷ１投入時に発生する過
渡電流では、回路は遮断されることなく正常に動作し、
更に、レアショート発生時（定常電流の数倍程度の電
流）が流れた場合には、暫くの間（この例では、２０ｍ
ｓが４回で合計８０ｍｓ）が経過した後に回路を遮断す
る。

【０１１１】また、電源とグランドとが直接短絡するよ
うなデッドショートが発生した場合には、ほぼ瞬時的に
回路が遮断されるので、負荷Ｌ１、及び該負荷Ｌ１と電
源ＶBを接続する電線を保護することができる。更に、
従来のシャント抵抗を用いる場合と比較して、低コスト
化、省スペース化を図ることができる。

【０１１２】なお、本実施形態では、タイマ４で２０ｍ
ｓの時間を設定し、パルスカウンタ５にて４回のカウン
ト値を設定しているが、本発明は、これに限定されるも
のではない。タイマ４にて２０ｍｓよりも長い時間、或
いは短い時間を設定してもよいし、パルスカウンタ５に
て５回以上、或いは３回以下のカウント値を設定するこ
とも可能である。

【０１１３】次に、本発明の第２の実施形態について説
明する。図９は、第２の実施形態に係る過電流検出装置
１１の構成を示す回路図である。第２の実施形態と前述
した第１の実施形態とは、デッドショートが発生した場
合には、パルスカウンタ５により４回カウントすること
なく、即時にパワートランジスタＴ１をオフとすること
により、より即時性を持たせて回路を保護するように構
成している。以下、詳しく説明する。

【０１１４】図９において、図１に示した回路と同一部
分には同一の符号を付してその構成説明を省略し、以
下、相違する部分についての構成を説明する。図９に示
すように、この過電流検出装置１１は、コンパレータＣ
ＭＰ２の出力端にインバータＮＯＴ１が接続され、該イ
ンバータＮＯＴ１の出力と、タイマ４の２０ｍｓタイマ
部出力とが入力端に接続されたアンド回路ＡＮＤ３と、
該アンド回路ＡＮＤ３の出力と、パルスカウンタ５の出
力とが入力端に接続されたオア回路ＯＲ１とを具備して
おり、該オア回路ＯＲ１の出力端は、ラッチＤＦ１に接
続されている。その他の構成は、図１に示した回路と同
一である。

【０１１５】以下、第２の実施形態に係る過電流検出装
置１１の動作について説明する。図９に示す過電流検出
装置１１では、コンパレータＣＭＰ２の出力が「Ｌ」レ
ベルとなり、且つ、タイマ４の２０ｍｓ出力が「Ｈ」レ
ベルである場合には、強制的にラッチＤＦ１をオフとす
るように動作する。

【０１１６】即ち、前述したように、デッドショート発
生時には、トランジスタＴ３のゲートに駆動信号が出力
されているにも関わらず、コンパレータＣＭＰ２の出力
が「Ｌ」レベルとなるので、これらの条件が満たされた
場合には、アンド回路ＡＮＤ３の出力が「Ｈ」レベルと
なり、パルスカウンタ５の出力に関わらず、ラッチＤＦ
１をオフとする。つまり、パルスカウンタ５が４回カウ
ントすることなく、パワートランジスタＴ１をオフとす
ることができる。

【０１１７】従って、デッドショート発生時には、即時
に回路を遮断させ、負荷Ｌ１及び該負荷Ｌ１に接続され
る電線を保護することができる。

【０１１８】なお、上記した過電流検出装置は、車両に
搭載されるバッテリと、ランプやモータ等の負荷との間
に設置して使用する場合以外においても適用することが
できるものである。

【０１１９】また、図１、及び図９に示した過電流検出
装置１，１１を、同一の半導体チップ内に設けることに
より、より一層省スペース化を図ることができる。

【０１２０】

【発明の効果】以上説明したように、本発明の過電流検
出装置では、半導体スイッチに流れる電流値が変化する
と、配線インピーダンス及び半導体スイッチのオン抵抗
に起因して分圧比ａ、分圧比ｂが変化し、この変化量に
基づいて、過電流の発生を検出しているので、過電流の
発生を高精度に求めることができる。

【０１２１】また、従来のシャント抵抗を用いて過電流
の発生を検出する方法と比較し、回路規模を小型化する
ことができ、且つ低コスト化を図ることができる。更
に、電源投入時の過渡電流が発生した場合であっても、
回路が遮断されることがない。

【０１２２】また、レアショート発生時には、該レアシ
ョートが暫くの間継続されたときに、回路を遮断し、デ
ッドショート発生時には即時に回路を遮断するので、負
荷、及び電源と負荷を接続する電線、及び半導体スイッ
チを過電流から保護することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る過電流検出装置
の構成を示す回路図である。

【図２】本発明に係る過電流検出回路の動作原理を示す
回路図である。

【図３】本発明に係る過電流検出回路の動作原理を示す
回路図である。

【図４】負荷電流が変化したときの、分圧比ａの値の変
化を示す特性図である。

【図５】正規化負荷電流ＩＮに対する分圧比ａの変化の
様子を示す特性図である。

【図６】正規化負荷電流ＩＮに対する分圧比ａの微分値
の変化の様子を示す特性図である。

【図７】過渡電流発生時における電圧、電流の変化を示
す特性図である。

【図８】デッドショート発生時における電圧、電流の変
化を示す特性図である。

【図９】本発明の第２の実施形態に係る過電流検出回路
の構成を示す回路図である。

【符号の説明】

１，１１ 過電流検出装置 ２ ドライバ ３ チャージポンプ ４ タイマ ５ パルスカウンタ Ｌ１ 負荷 Ｔ１ パワートランジスタ Ｔ２，Ｔ３ トランジスタ ＣＭＰ１，ＣＭＰ２ コンパレータ ＳＷ１ スイッチ

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/08 Ｈ０３Ｋ 17/08 Ｃ 17/687 17/687 Ａ Ｆターム(参考） 2G035 AA15 AB02 AC16 AD03 AD04 AD11 AD12 AD23 AD25 AD27 AD29 AD49 5G004 AA04 AB02 BA03 BA04 DA04 DC04 DC07 EA01 FA01 5G053 AA01 AA02 BA01 BA04 CA01 CA07 DA01 EC03 FA05 5H740 AA08 BA12 BB01 BB07 BB10 BC01 BC02 KK01 MM11 5J055 AX44 AX53 AX64 BX16 CX20 CX22 DX13 EX07 EX15 EX31 EY12 EY21 EZ10 EZ34 EZ43 EZ55 FX05 FX08 FX12 FX32 FX33 FX38 GX01 GX06

Claims (11)

【特許請求の範囲】
1. 【請求項１】 直流電源と負荷との間に設置された半導
   体スイッチをオン、オフ動作させて、前記負荷へ電力供
   給するように構成された回路の、前記半導体スイッチに
   流れる過電流を検出する過電流検出装置において、 前記負荷に電流が流れているときの、前記半導体スイッ
   チと前記直流電源との間に存在する配線インピーダンス
   による電圧降下量、及び前記半導体スイッチのオン抵抗
   による電圧降下量の変化に基づいて、前記半導体スイッ
   チに流れる過電流を検出することを特徴とする過電流検
   出装置。
2. 【請求項２】 直流電源と負荷との間に設置された半導
   体スイッチをオン、オフ動作させて、前記負荷へ電力供
   給するように構成された回路の、前記半導体スイッチに
   流れる過電流を検出する過電流検出装置において、 前記半導体スイッチの負荷側端子と接地電位との間の電
   圧を分圧比ｂにて分圧して第１の電圧を生成し、 前記半導体スイッチの電源側端子と接地電位との間の電
   圧を分圧比ａにて分圧して第２の電圧を生成し、 前記分圧比ａ、または分圧比ｂのうちの一方の分圧比を
   固定した状態で、他方の分圧比を調整することにより、
   前記第１の電圧と第２の電圧とが等しくなるように制御
   し、 前記他方の分圧比の変化量に基づいて、前記半導体スイ
   ッチに流れる過電流を検出することを特徴とする過電流
   検出装置。
3. 【請求項３】 直流電源と負荷との間に設置された半導
   体スイッチをオン、オフ動作させて、前記負荷へ電力供
   給するように構成された回路の、前記半導体スイッチに
   流れる過電流を検出する過電流検出装置において、 前記半導体スイッチの負荷側端子と接地電位との間に、
   該負荷側端子と接地電位との間の電圧を分圧比ｂで分圧
   する第１の抵抗と第２の抵抗とを含む直列接続回路を設
   け、 前記半導体スイッチの電源側端子と接地電位との間に、
   該電源側端子と接地電位との間の電圧を分圧比ａで分圧
   する第３の抵抗と第４の抵抗とを含む直列接続回路を設
   け、 前記第１の抵抗と第２の抵抗との接続点の電圧を第１の
   電圧とし、前記第３の抵抗と第４の抵抗との接続点の電
   圧を第２の電圧とし、 前記第３の抵抗、または第４の抵抗に流れる電流値を調
   整することにより、前記第１の電圧と第２の電圧とが等
   しくなるように制御し、 前記分圧比ａの変化量に基づいて、前記負荷に流れる過
   電流を検出することを特徴とする過電流検出装置。
4. 【請求項４】 前記第３の抵抗は前記半導体スイッチの
   電源端子側、前記第４の抵抗は前記接地電位側に配置さ
   れ、 可変電流回路を前記第３の抵抗に対して並列的に設置し
   て、該可変電流回路より出力される電流が前記第４の抵
   抗に流れるようにし、 前記第１の電圧と前記第２の電圧とを比較する比較手段
   を設置し、該比較手段による比較結果に応じて前記可変
   電流回路に流れる電流値を調整して、前記第４の抵抗に
   おける電圧降下量を変化させることにより、前記第１の
   電圧と前記第２の電圧とが等しくなるように制御するこ
   とを特徴とする請求項３に記載の過電流検出装置。
5. 【請求項５】 前記可変電流回路は、ＰチャンネルＭＯ
   Ｓ−ＦＥＴと第５の抵抗からなるソースフォロワ回路を
   有し、前記ＰチャンネルＭＯＳ−ＦＥＴのソースは、前
   記第５の抵抗を介して前記半導体スイッチの電源端子側
   に接続され、前記ＰチャンネルＭＯＳ−ＦＥＴのドレイ
   ンは、前記第３の抵抗と第４の抵抗との接続点に接続さ
   れ、前記ＰチャンネルＭＯＳ−ＦＥＴのゲートは、前記
   比較手段の出力端子に接続され、 前記比較手段の出力信号に応じて前記ＰチャンネルＭＯ
   Ｓ−ＦＥＴのソース電圧を変化させることにより、前記
   第４の抵抗に流れる電流値を調整し、前記Ｐチャンネル
   ＭＯＳ−ＦＥＴのソースに発生する電圧が閾値電圧以上
   となったときに、過電流と判定することを特徴とする請
   求項４に記載の過電流検出装置。
6. 【請求項６】 前記第２の電圧を強制的に所定レベルま
   で低下させる強制電圧低下手段を具備し、 前記半導体スイッチの投入時に、予め設定した強制オン
   時間だけ前記強制電圧低下手段を作動させて、前記第２
   の電圧を強制的に低下させることにより、前記Ｐチャン
   ネルＭＯＳ−ＦＥＴのソース電圧を低下させ、前記半導
   体スイッチ投入後に発生する過電流に対し、前記強制オ
   ン時間が経過するまで過電流発生と判定しないことを特
   徴とする請求項５に記載の過電流検出装置。
7. 【請求項７】 前記半導体スイッチに過電流が流れ、前
   記強制オン時間が予め設定された所定回数繰り返された
   際には、前記強制電圧低下手段を動作させないことを特
   徴とする請求項６に記載の過電流検出装置。
8. 【請求項８】 前記強制電圧低下手段は、スイッチング
   手段と、第６の抵抗との直列接続回路からなり、動作時
   には、前記スイッチング手段をオンとして、前記第６の
   抵抗を前記第４の抵抗に対して並列的に接続して、前記
   第２の電圧を低下させることを特徴とする請求項６また
   は請求項７のいずれかに記載の過電流検出装置。
9. 【請求項９】 前記強制電圧低下手段が作動することに
   より低下した前記第２の電圧は、前記半導体スイッチに
   デッドショート時の過電流が流れた際に発生する前記第
   １の電圧よりも大きくなるように設定されることを特徴
   とする請求項６〜請求項８のいずれか１項に記載の過電
   流検出装置。
10. 【請求項１０】 前記強制電圧低下手段が作動している
    ときに、前記第２の電圧が前記第１の電圧よりも大きい
    と判定された場合には、前記強制オン時間の経過を待た
    ずに、過電流判定することを特徴とする請求項６〜請求
    項９のいずれか１項に記載の過電流検出装置。
11. 【請求項１１】 前記分圧比ａおよび分圧比ｂを設定す
    る各素子を同一半導体チップ内に設けたことを特徴とす
    る請求項２〜請求項１０のいずれか１項に記載の過電流
    検出装置。