JP4186846B2 - 過電流保護回路 - Google Patents
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Description
このような事態を避けるには異常を起こした負荷に流れる電流のみを遮断するか、あるいはその負荷に流れる電流を一定値以下に制限して、全体としての負荷電流が直流安定化電源の許容電流値以内に納まるようにする必要がある。そうすれば直流安定化電源は正常な出力電圧を維持し続けることができるため、他の正常な負荷は動作を継続することができる。
この回路の動作を説明する。後述する本発明に係る過電流保護回路1a、1bの保護動作は、この従来技術による過電流保護回路1の動作と殆ど同じである。従って、図3の過電流保護回路1の動作をここで詳しく説明しておき、後述の本発明に係る過電流保護回路1a、1bの説明では相違点のみを説明し、重複する説明を省略することとする。
I2=n・I3+ΔI≒n・I3+a・ΔV=n・I3+a・R2・IL (1)式
即ち、電流の増分ΔIは負荷電流ILにほぼ比例する。
I5=m・I2=m・n・I3+m・a・R2・IL (2)式
I7=r・I6 (3)式
ゲート電位Vgの変化の様子を理解するために、トランジスタQ1のゲートと接地電位GND間に仮想的な抵抗R0が接続されている状態をまず考える。すると(3)式が成立している条件の下では、ゲート電位Vgは次のように表わされる。
Vg=R0・(I7−I5)=R0・I7−R0・I5 (4)式
R0・I7は一定値であるため、ゲート電位Vgは電流I5が増すに従って減少する。(4)式で表わされるトランジスタQ5の負荷曲線を図に描くと図4のようになる。
仮想抵抗R0の抵抗値を更に大きくしていくと、負荷曲線は図中の(4)、(5)、(6)と変化していく。A点からの右下がりの勾配は次第に緩くなり、何れの曲線も直線BCと交わる点で折れ曲がりB点に達する曲線となる。
負荷電流ILの値が増加していくと(2)式で計算されるトランジスタQ5のコレクタ電流I5の値も増加していく。電流I5の値が電流I7より小さい範囲では、トランジスタQ5の動作点は図4中の負荷曲線(8)上の曲線BC上にある。この状態におけるゲート電位Vgの値はB点の電圧(Vcc−0.7)に殆ど等しい。ゲート電位Vgの値がこのB点の電圧の値に等しい時には、トランジスタQ1は十分な導通状態となるように電源電位Vccの値が設定してある。従って、トランジスタQ1のドレイン−ソース間の抵抗値は十分に低く、その間の電位差も小さい値となる。負荷電流ILの値は、電源電位Vppの値を負荷RLの抵抗値で割った値となっている。
そして、ゲート電位Vgの値がこの0Vと(Vcc−0.7)の間にある状態においては、トランジスタQ1は非導通状態と十分な導通状態との中間の線形状態の動作を行なう。その場合、トランジスタQ1のドレイン−ソース間の抵抗値はゲート電位Vgの値に依存して変化する。
IL0=(I7−m・n・I3)/(m・a・R2) (5)式
以上のような動作の結果として、負荷RLの抵抗値と負荷電流ILとの関係は図5に示すようになる。負荷RLが短絡等により低下したとしても負荷電流ILは(5)式で計算される制限電流IL0に制限されてしまい、それ以上の電流が流れることが防止される。
同一構造を有する第1、第2のPNPトランジスタ(Q2、Q3)から成り、両トランジスタのベースは共に第2のPNPトランジスタ(Q3)のコレクタに、第1のPNPトランジスタ(Q2)のエミッタは前記PMOSトランジスタ(Q8)のソースに、第2のPNPトランジスタ(Q3)のエミッタは同じPMOSトランジスタ(Q8)のドレインにそれぞれ接続され、第2のPNPトランジスタ(Q3)のコレクタから定電流(I3)が吸引されるように構成した回路と、
同一構造を有する第1、第2のNPNトランジスタ(Q4、Q5)から成り、両トランジスタのベースは共に第1のNPNトランジスタ(Q4)のコレクタに、両トランジスタのエミッタは共に接地電位(GND)に、第2のNPNトランジスタ(Q5)のコレクタは前記NMOSトランジスタ(Q1)のゲートに、第1のNPNトランジスタ(Q4)のコレクタは前記第1のPNPトランジスタ(Q2)のコレクタにそれぞれ接続された第1のカレントミラー回路(2)と、
同一構造を有する第3、第4のPNPトランジスタ(Q6、Q7)から成り、両トランジスタのベースは共に第3のPNPトランジスタ(Q6)のコレクタに、両トランジスタのエミッタは共に第2の電源電位(Vcc)に、第4のPNPトランジスタ(Q7)のコレクタは前記NMOSトランジスタ(Q1)のゲートにそれぞれ接続され、第3のPNPトランジスタ(Q6)のコレクタから定電流(I6)が吸引されるように構成した第2のカレントミラー回路(3)と、により構成し、
前記PMOSトランジスタ(Q8)のゲートとソース間に一定電圧を常時印加するようにしたことを特徴とする過電流保護回路である。
(第1の実施形態)
図1は本発明に係る過電流保護回路の第1の実施形態の回路構成を示したものである。なお、本図の過電流保護回路1aは「背景技術」の項で説明した図3の過電流保護回路1と同一または相当部分が多いので、図中同一又は相当部分には同一符号が付してある。
抵抗R3、R4の部分が短絡されたことにより、トランジスタQ4、Q5はセル面積比が1:mの第1のカレントミラー回路2として動作する。第2のカレントミラー回路3はトランジスタQ6、Q7により構成される部分を指す。
負荷RLの抵抗値が更に低下して負荷電流ILの値が大きくなり、その値が前記(5)式で計算される制限電流値IL0を超えようとすると、NMOSトランジスタQ1のソース−ドレイン間の抵抗が上昇して負荷電流ILの値を制限電流IL0に制限するように動作する。なお、この場合の前記(5)式中の抵抗R2の値にはPMOSトランジスタQ8のソース−ドレイン間の抵抗値を使用する。
図2は本発明に係る過電流保護回路の第2の実施形態の回路構成を示したものである。なお、図中、図1と同一または相当部分には同一符号を付して説明を繰り返さない。
第1の実施形態である図1の過電流保護回路1aでは、第1の電源電位Vppと接地電位GNDとの間の電圧を抵抗R5、R6により分圧した電圧をPMOSトランジスタQ8のゲートに印加していた。PMOSトランジスタQ8のソース−ドレイン間抵抗が一定であるためには、ゲート−ソース間電圧Vgs8の値が一定である必要がある。そのためには第1の実施形態の回路の場合、第1の電源電位Vppが接地電位GNDに対して常に一定であることが必要とされる。
PMOSトランジスタQ8のソース−ドレイン間抵抗を一定に維持するには、ゲート−ソース間電圧Vgs8が一定であればよい。第1の電源電位Vppが変動しても電圧Vgs8が一定に維持されるようにするために、本実施形態では第1の電源電位Vppよりも常に一定電圧だけ低い低電位線5を作りだしている。そして、第1の電源電位Vppとその低電位線5との間に第1、第2の抵抗R5、R6を接続してその相互接続点4の電圧をPMOSトランジスタQ8のゲートに印加している。
第1の電源電位Vppよりも一定電圧だけ低い低電位線5は、図2に示すように第1の電源電位Vppと接地電位GNDとの間に、ツェナーダイオードZD1と抵抗R9とをツェナーダイオードZD1を第1の電源電位Vpp側にして直列に接続してその相互接続点につながる線を低電位線5としている。このようにして抵抗R5、R6の両端にはツェナーダイオードZD1の一定電圧が印加されるようにしている。
Claims (2)
- 第1の電源電位(Vpp)と一端を接地電位(GND)に接続した負荷(RL)の他方の端子との間に、第1の電源電位側から順にPMOSトランジスタ(Q8)とNMOSトランジスタ(Q1)とを直列に接続した回路と、
同一構造を有する第1、第2のPNPトランジスタ(Q2、Q3)から成り、両トランジスタのベースは共に第2のPNPトランジスタ(Q3)のコレクタに、第1のPNPトランジスタ(Q2)のエミッタは前記PMOSトランジスタ(Q8)のソースに、第2のPNPトランジスタ(Q3)のエミッタは同じPMOSトランジスタ(Q8)のドレインにそれぞれ接続され、第2のPNPトランジスタ(Q3)のコレクタから定電流(I3)が吸引されるように構成した回路と、
同一構造を有する第1、第2のNPNトランジスタ(Q4、Q5)から成り、両トランジスタのベースは共に第1のNPNトランジスタ(Q4)のコレクタに、両トランジスタのエミッタは共に接地電位(GND)に、第2のNPNトランジスタ(Q5)のコレクタは前記NMOSトランジスタ(Q1)のゲートに、第1のNPNトランジスタ(Q4)のコレクタは前記第1のPNPトランジスタ(Q2)のコレクタにそれぞれ接続された第1のカレントミラー回路(2)と、
同一構造を有する第3、第4のPNPトランジスタ(Q6、Q7)から成り、両トランジスタのベースは共に第3のPNPトランジスタ(Q6)のコレクタに、両トランジスタのエミッタは共に第2の電源電位(Vcc)に、第4のPNPトランジスタ(Q7)のコレクタは前記NMOSトランジスタ(Q1)のゲートにそれぞれ接続され、第3のPNPトランジスタ(Q6)のコレクタから定電流(I6)が吸引されるように構成した第2のカレントミラー回路(3)と、により構成し、
前記PMOSトランジスタ(Q8)のゲートとソース間に一定電圧を常時印加するようにしたことを特徴とする過電流保護回路。 - 請求項1に記載の過電流保護回路において、前記PMOSトランジスタ(Q8)のソースと、該ソースの電位より一定電圧だけ低い低電位線(5)との間に第1、第2の抵抗(R5、R6)を直列に接続し、該2つの抵抗の相互接続点(4)の電圧を前記一定電圧として前記PMOSトランジスタ(Q8)のゲートに印加するように構成したことを特徴とする過電流保護回路。
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