JP2023157289A - プッシュプル出力回路 - Google Patents

Abstract

【課題】部品点数の増加及び配線の複雑化を抑制し、確実にトランジスタが飽和状態になることを防止するプッシュプル出力回路を提供する。
【解決手段】プッシュプル出力回路１０は、カレントミラー回路を構成するダイオード接続されたバイポーラトランジスタＱ１と、ベース端子がバイポーラトランジスタＱ１のベース端子に接続されたバイポーラトランジスタＱ２と定電流源Ｉｏと、アノード端子に第１バイポーラトランジスタのコレクタ端子が接続され、カソード端子に定電流源が接続されたダイオードＤ４と、ベース端子がバイポーラトランジスタＱ１のベース端子及びバイポーラトランジスタＱ２のベース端子に共通接続され、エミッタ端子若しくはコレクタ端子がダイオードの一方がカソード端子に接続され、エミッタ端子若しくはコレクタ端子の他方が第２バイポーラトランジスタのコレクタ端子に接続されているラテラルバイポーラトランジスタＱ３と、を備える。
【選択図】図１

Description

本発明の実施形態は、プッシュプル出力回路に関する。

図８は、従来のプッシュプル出力回路の一例の構成説明図である。
図８に示す従来のプッシュプル出力回路においては、入力端子ＩＮの電圧の変化によりＮＰＮトランジスタＱ５のコレクタ電流が停止した場合、ＮＰＮトランジスタＱ３のベースの電位が上昇するとともに、ＰＮＰトランジスタＱ２のコレクタ－エミッタ間電圧が減少し、ＰＮＰトランジスタＱ２が飽和状態となり、ＰＮＰトランジスタＱ２の寄生素子が動作することとなって、回路が意図しない動作を行う虞があった。

図９は、従来のプッシュプル出力回路の他の一例の構成説明図である。
これを回避するため、図９のプッシュプル出力回路においては、ＮＰＮトランジスタＱ５のコレクタ電流が停止した場合にＮＰＮトランジスタＱ３のベースの電位が上昇し、ＰＮＰトランジスタＱ２のコレクタ－エミッタ間電圧が所定の電圧以下となると、ＰＮＰトランジスタＱ６のベース－エミッタ間電圧が大きくなり、コレクタに電流が流れることでＰＮＰトランジスタＱ２が飽和状態になることを防ぐ構成を採っていた。

特開平０７－０８６８９５号公報

しかしながら、図９の回路においては、図８のプッシュプル出力回路と比較して、ダイオードＤ３～Ｄ５及びＰＮＰトランジスタＱ６が必要となり、回路面積が増大するとともに、回路配線が複雑となるという新たな課題が生じていた。
この新たな課題は、特に配線層数が少ないプロセスの場合には影響が大きく、実現が難しくなっていた。
そこで、本発明は、部品点数の増加及び配線の複雑化を抑制しつつ、確実にトランジスタが飽和状態になることを防止できるプッシュプル出力回路を提供することを目的としている。

実施形態のプッシュプル出力回路は、カレントミラー回路を構成するダイオード接続された第１バイポーラトランジスタと、カレントミラー回路を構成し、ベース端子が第１バイポーラトランジスタのベース端子に接続された第２バイポーラトランジスタと、カレントミラー回路を構成する定電流源と、アノード端子に第１バイポーラトランジスタのコレクタ端子が接続され、カソード端子に定電流源が接続されたダイオードと、ラテラルバイポーラトランジスタとして構成され、ベース端子が第１バイポーラトランジスタのベース端子及び第２バイポーラトランジスタのベース端子に共通接続され、エミッタ端子及びコレクタ端子のいずれか一方がダイオードのカソード端子に接続され、エミッタ端子及びコレクタ端子のいずれか他方が第２バイポーラトランジスタのコレクタ端子に接続されている第３バイポーラトランジスタと、を備える。

図１は、第１実施形態のプッシュプル出力回路の構成説明図である。 図２は、実施形態のプッシュプル出力回路を構成した半導体装置の一部平面図である。 図３は、実施形態の動作説明図である。 図４は、ＰＮＰトランジスタＱ６の各端子の電位状態の説明図である。 図５は、シミュレーション回路の構成例の説明図である。 図６は、図５のシミュレーション回路による出力端子ＯＵＴの電圧及びＰＮＰトランジスタＱ６のコレクタ電流のシミュレーション結果の説明図である。 図７は、第２実施形態のプッシュプル出力回路の構成説明図である。 図８は、従来のプッシュプル出力回路の一例の構成説明図である。 図９は、従来のプッシュプル出力回路の他の一例の構成説明図である。

次に実施形態について、図面を参照して説明する。
［１］第１実施形態
まず、実施形態の詳細な説明に先立ち、実施形態の原理について説明する。
図１は、第１実施形態のプッシュプル出力回路の構成説明図である。
第１実施形態のプッシュプル出力回路１０は、エミッタ端子が高電位側電源Ｖｃｃに接続され、コレクタ端子とベース端子が互いに接続されたＰＮＰトランジスタＱ１（第１バイポーラトランジスタ）と、エミッタ端子が高電位側電源Ｖｃｃに接続され、ベース端子がＰＮＰトランジスタＱ１のベース端子に接続されたＰＮＰトランジスタＱ２（第２バイポーラトランジスタ）と、アノード端子がＰＮＰトランジスタＱ１のコレクタ端子に接続されたダイオードＤ４と、一端がダイオードＤ４のカソード端子に接続され、他端が低電位側電源（接地）ＧＮＤに接続された定電流源Ｉｏとを備えている。

これにより、ＰＮＰトランジスタＱ１、ＰＮＰトランジスタＱ２及び定電流源Ｉｏは、カレントミラー回路を構成している。

またプッシュプル出力回路１０は、ベース端子がＰＮＰトランジスタＱ１のベース端子及びＰＮＰトランジスタＱ２のベース端子に共通接続され、エミッタ端子がダイオードＤ３のカソード端子に接続され、コレクタ端子がＰＮＰトランジスタＱ２のコレクタ端子に接続されたＰＮＰトランジスタＱ６（第３バイポーラトランジスタ）を備えている。

この場合において、ＰＮＰトランジスタＱ１、ＰＮＰトランジスタＱ２及びＰＮＰトランジスタＱ６は、ラテラルＰＮＰトランジスタとして構成されており、同一エピタキシャル領域に形成された複合ラテラルＰＮＰトランジスタとして構成されている。

さらにプッシュプル出力回路１０は、相補的なプッシュプル出力段を構成するＮＰＮトランジスタＱ３及びＰＮＰトランジスタＱ４を備えている。ＮＰＮトランジスタＱ３、ＰＮＰトランジスタＱ４の各エミッタ端子は出力端子ＯＵＴに接続されている。
そして、ＰＮＰトランジスタＱ２のコレクタ端子及びＰＮＰトランジスタＱ６のコレクタ端子は、ＮＰＮトランジスタＱ３のベース端子に共通接続されている。

またプッシュプル出力回路１０は、アノード端子がＰＮＰトランジスタＱ２のコレクタ端子に接続されたダイオードＤ１と、ダイオードＤ１に直列接続され、カソード端子がＰＮＰトランジスタＱ４のベース端子に接続されたダイオードＤ２と、ダイオードＤ２のカソード端子にコレクタ端子が接続され、エミッタ端子が低電位側電源（接地）ＧＮＤに接続され、ベース端子が入力端子ＩＮに接続されたＮＰＮトランジスタＱ５と、を備えている。

図２は、実施形態のプッシュプル出力回路を構成した半導体装置の一部平面図である。
図２に示すように、ＰＮＰトランジスタＱ１、ＰＮＰトランジスタＱ２及びＰＮＰトランジスタＱ６は、近接して配置されている。なお、図２の例では、ＰＮＰトランジスタＱ１とＰＮＰトランジスタＱ２のトランジスタサイズ比は１：３の例を示している。
また、ＰＮＰトランジスタＱ６のコレクタ端子ｃ６とＰＮＰトランジスタＱ２のコレクタ端子ｃ２とは、図２中、略Ｌ字状の配線パタンＰ２－６により互いに接続されている。
また、ＰＮＰトランジスタＱ２のエミッタ端子ｅ２とＰＮＰトランジスタＱ１のエミッタ端子ｅ１とは、図２中、略三角形状の配線パタンＰ２－１により互いに接続され、さらにこの配線パタンＰ２－１を介して高電位側電源Ｖｃｃに接続されている。
さらにＰＮＰトランジスタＱ６のエミッタ端子ｅ６は、配線パタンＰ１－Ｄ４Ｋを介してダイオードＤ４のカソード端子に接続されている。
また、ＰＮＰトランジスタＱ１のコレクタ端子ｃ１は、配線パタンＰ１－Ｄ４Ａを介してダイオードＤ４のアノード端子に接続されている。

さらにＰＮＰトランジスタＱ１のベース端子、ＰＮＰトランジスタＱ２のベース端子及びＰＮＰトランジスタＱ６のベース端子は、共通で半導体装置内で同一の層に形成されているため、追加の配線を行う必要が無い。さらに図２に示したように、ＰＮＰトランジスタＱ２とＰＮＰトランジスタＱ６とは、近接して配置しているため、配線パタンＰ２－６の配線長を短くすることが可能となるとともに、他の配線の影響を受けにくく、配線パタンＰ２－６を容易に形成して互いに接続することができ、配線層の少ないプロセスで半導体装置を製造することが可能となっている。

さらにＰＮＰトランジスタＱ６として、ラテラルＰＮＰトランジスタとして構成しているため、順方向の電流増幅率β_Fと逆方向の電流増幅率β_Rがほぼ等しい。
このため、ＰＮＰトランジスタＱ６のコレクタ端子ｃ６をＰＮＰトランジスタＱ２のコレクタ端子に接続し、ＰＮＰトランジスタＱ６のエミッタ端子ｅ６をダイオードＤ４のカソード端子に接続しても、後述するように、ＰＮＰトランジスタＱ６が逆方向トランジスタとして機能する。したがって、図９に示した従来例より素子数を低減しつつ同様の効果を得ることができる。

さらに、ラテラルＰＮＰトランジスタであるＰＮＰトランジスタＱ６はベース端子－エミッタ端子間の逆方向耐圧が高いので、ＰＮＰトランジスタＱ２のコレクタ端子ｃ２の電圧が変動した場合でも、コレクタ端子ｃ６－エミッタ端子ｅ６間のリーク電流が発生することがない。

次に実施形態の動作について説明する。
まず、通常時の動作を説明する。
初期状態において、ＰＮＰトランジスタＱ２は不飽和状態であるものとする。

高電位側電源ＶｃｃからＰＮＰトランジスタＱ１のエミッタ端子及びコレクタ端子を介してダイオードＤ４に定電流源Ｉｏによる定電流が流れているので、ＰＮＰトランジスタＱ２においても、ＰＮＰトランジスタＱ１とのトランジスタサイズ比に応じた電流が流れる。

このとき、入力端子ＩＮの電圧が“Ｌ”レベルとなると、ＮＰＮトランジスタＱ５がオフ状態となる。
このため、ＮＰＮトランジスタＱ３のベース端子が“Ｈ”レベルとなり、ＮＰＮトランジスタＱ３はオン状態となる。

一方、ＰＮＰトランジスタＱ４のベース端子も同様に“Ｈ”レベルとなり、ＰＮＰトランジスタＱ４は、オフ状態となるので、出力端子ＯＵＴの出力は“Ｈ”レベルとなってプッシュ動作を行うこととなる。

これに対し、入力端子ＩＮの電圧が“Ｈ”レベルとなると、ＮＰＮトランジスタＱ５がオン状態となる。

このとき、高電位側電源ＶｃｃからＰＮＰトランジスタＱ１のエミッタ端子及びコレクタ端子を介してダイオードＤ４に定電流源Ｉｏによる定電流が流れているので、ＰＮＰトランジスタＱ２においても、ＰＮＰトランジスタＱ１を流れる電流と同じ電流が流れるが、この電流は、ダイオードＤ１、ダイオードＤ２及びＮＰＮトランジスタＱ５を介して低電位側電源（接地）ＧＮＤに流れ込むこととなる。

このため、ＮＰＮトランジスタＱ３のベース端子は“Ｌ”レベルとなり、ＮＰＮトランジスタＱ３はオフ状態となる。

一方、ＰＮＰトランジスタＱ４のベース端子も同様に“Ｌ”レベルとなるので、ＰＮＰトランジスタＱ４はオフ状態となるので、出力端子ＯＵＴの出力は“Ｌ”レベルとなってプル動作を行うこととなる。
なお、プッシュプル動作の説明として、入力端子ＩＮの電圧が“Ｈ”または“Ｌ”の場合について説明したが、入力端子ＩＮに入力される信号はアナログ信号でも構わないことは言うまでもない。

次にＰＮＰトランジスタＱ２が飽和状態となるような場合の動作を説明する。
図３は、実施形態の動作説明図である。
図８に示した従来のプッシュプル出力回路の場合、入力端子ＩＮの電圧の変化によりＮＰＮトランジスタＱ５のコレクタ電流が停止した場合、ＮＰＮトランジスタＱ３のベース電位が上昇するとともに、ＰＮＰトランジスタＱ２のコレクタ-エミッタ間電圧が減少し、トランジスタＱ２は飽和状態となる。

トランジスタＱ２が飽和状態となった場合、トランジスタＱ２に付随する寄生素子が動作することにより、回路が意図しない動作をする可能性があった。

図４は、ＰＮＰトランジスタＱ６の各端子の電位状態の説明図である。
これに対し、上記構成において、ＰＮＰトランジスタＱ６のエミッタ端子ｅ６の電位は、ＰＮＰトランジスタＱ１のベース端子－エミッタ端子間電位をＶｂｅ（Ｑ１）とし、ダイオードＤ４の閾値電圧をＶｄ（Ｄ４）とした場合、
Ｖｃｃ－（Ｖｂｅ（Ｑ１）＋Ｖｄ（Ｄ４））
＝Ｖｃｃ－２・Ｖｂｅ
と表される。

また、ベース端子ｂ６の電位は、
Ｖｃｃ－Ｖｂｅ（Ｑ１）
と表される。

したがって、ＰＮＰトランジスタＱ２のコレクタ端子ｃ２－エミッタ端子ｅ２の電位が０．６Ｖよりも小さくなると、ＰＮＰトランジスタＱ６のコレクタ端子ｃ６の電位がベース端子ｂ６の電位よりも高くなってゆく。

このため、ＰＮＰトランジスタＱ６が逆方向トランジスタとして機能し、図３中、破線矢印で示すように、ＰＮＰトランジスタＱ２のコレクタ電流がＱ６を通じて定電流源Ｉｏに流入する。

これにより、ＰＮＰトランジスタＱ２のコレクタ電流の分だけ、ＰＮＰトランジスタＱ１のコレクタ電流が減少することとなるので、フィードバックによりカレントミラー回路を構成しているＰＮＰトランジスタＱ２のコレクタ電流も減少し、ＰＮＰトランジスタＱ２が飽和状態となることはない。

上記効果を確認するため、シミュレーション回路による動作シミュレーションを行った。
図５は、シミュレーション回路の構成例の説明図である。
また、図６は、図５のシミュレーション回路による入力端子ＩＮの入力電圧（Ｉｎｐｕｔ）、出力端子ＯＵＴの電圧（Ｏｕｔｐｕｔ）及びＰＮＰトランジスタＱ６のコレクタ電流（Ｉ１）のシミュレーション結果の説明図である。
ＰＮＰトランジスタＱ２が飽和状態となり、図６に示すように、出力端子ＯＵＴから出力される電圧Ｖｏｕｔが高電位側電圧で一定となる（飽和状態）となった場合の、ＰＮＰトランジスタＱ２のコレクタ端子－エミッタ端子間の電圧Ｖｃｅ（Ｑ２）は、ＮＰＮトランジスタＱ３のベース端子－エミッタ端子間電圧Ｖｂｅ（Ｑ３）とし、ＰＮＰトランジスタＱ２のコレクタ端子－エミッタ端子間飽和電圧をＶｃｅｓａｔとすると、次式で表される。
Ｖｃｅ（Ｑ２）＝Ｖｃｃ－（Ｖｏｕｔ＋Ｖｂｅ（Ｑ３））＜Ｖｃｅｓａｔ
この状態において、ＰＮＰトランジスタＱ６のコレクタ電流が増加して、ＰＮＰトランジスタＱ１のコレクタ電流（カレントミラー回路の基準電流）を減少させていることがわかる。したがって、ＰＮＰトランジスタＱ２のコレクタ電流も減少するため、ＰＮＰトランジスタＱ２が飽和状態となることが防止される。

［２］第２実施形態
図７は、第２実施形態のプッシュプル出力回路の構成説明図である。
図７のプッシュプル出力回路は、カレントミラー回路としてウィルソンカレントミラー回路を構成した場合の実施形態である。
第２実施形態のプッシュプル出力回路１０Ａは、エミッタ端子が高電位側電源Ｖｃｃに接続されたＰＮＰトランジスタＱ１と、エミッタ端子が高電位側電源Ｖｃｃに接続され、コレクタ端子とベース端子が互いに接続されたＰＮＰトランジスタＱ７（第４バイポーラトランジスタ）と、エミッタ端子が高電位側電源Ｖｃｃに接続され、ベース端子がＰＮＰトランジスタＱ１及びＰＮＰトランジスタＱ７のベース端子に接続されたＰＮＰトランジスタＱ２と、ベース端子がＰＮＰトランジスタＱ１のコレクタ端子に接続され、エミッタ端子がＰＮＰトランジスタＱ７のコレクタ端子に接続されたＰＮＰトランジスタＱ８（第５バイポーラトランジスタ）と、一端がＰＮＰトランジスタＱ８のコレクタに接続され、他端が低電位側電源（接地）ＧＮＤに接続された電流制限抵抗Ｒと、一端がＰＮＰトランジスタＱ１のコレクタに接続され、他端が低電位側電源（接地）ＧＮＤに接続された定電流源Ｉｏとを備えている。

上記構成において、ＰＮＰトランジスタＱ１、ＰＮＰトランジスタＱ２、ＰＮＰトランジスタＱ７、ＰＮＰトランジスタＱ８及び定電流源Ｉｏは、ウィルソンカレントミラー回路を構成している。

またプッシュプル出力回路１０Ａは、ベース端子がＰＮＰトランジスタＱ１、ＰＮＰトランジスタＱ７及びＰＮＰトランジスタＱ２のベース端子に共通接続され、エミッタ端子がＰＮＰトランジスタＱ１のコレクタ端子及びＰＮＰトランジスタＱ８のベース端子に接続され、コレクタ端子がＰＮＰトランジスタＱ２のコレクタ端子に接続されたＰＮＰトランジスタＱ６を備えている。

この場合において、ＰＮＰトランジスタＱ１、ＰＮＰトランジスタＱ７、ＰＮＰトランジスタＱ２及びＰＮＰトランジスタＱ６は、ラテラルＰＮＰトランジスタとして構成されており、同一エピタキシャル領域に形成された複合ラテラルＰＮＰトランジスタとして構成されている。

さらにプッシュプル出力回路１０Ａは、相補的なプッシュプル出力段を構成するＮＰＮトランジスタＱ３及びＰＮＰトランジスタＱ４を備えている。ＮＰＮトランジスタＱ３、ＰＮＰトランジスタＱ4の各エミッタ端子は出力端子ＯＵＴに接続されている。
そして、ＰＮＰトランジスタＱ２のコレクタ端子及びＰＮＰトランジスタＱ６のコレクタ端子は、ＮＰＮトランジスタＱ３のベース端子に共通接続されている。

またプッシュプル出力回路１０Ａは、アノード端子がＰＮＰトランジスタＱ２のコレクタ端子に接続されたダイオードＤ１と、ダイオードＤ１に直列接続され、カソード端子がＰＮＰトランジスタＱ４のベース端子に接続されたダイオードＤ２と、ダイオードＤ２のカソード端子にコレクタ端子が接続され、エミッタ端子が低電位側電源（接地）ＧＮＤに接続され、ベース端子が入力端子ＩＮに接続されたＮＰＮトランジスタＱ５と、を備えている。

上記構成において、ＰＮＰトランジスタＱ８のコレクタと低電位側電源（接地）ＧＮＤに接続された電流制限抵抗Ｒは、ＰＮＰトランジスタＱ８のエミッタ端子－コレクタ端子間の電圧を所望の電圧値に設定することでＰＮＰトランジスタＱ８に流れる電流値を制限する素子としての一例である。トランジスタなど抵抗以外の電流制限素子を設けてもよい。あるいは、ＰＮＰトランジスタＱ８に流れる電流値を制限する必要がない場合には、ＰＮＰトランジスタＱ８のコレクタ端子を低電位側電源（接地）ＧＮＤに接続に接続してもよい。

以下、本第２実施形態の要部の動作を説明する。
本第２実施形態において、ＰＮＰトランジスタＱ６のエミッタ端子ｅ６の電位は、ＰＮＰトランジスタＱ１のベース端子－エミッタ端子間電位をＶｂｅ（Ｑ１）とし、ＰＮＰトランジスタのベース端子－エミッタ端子間電圧をＶｂｅ（Ｑ８）とした場合、
Ｖｃｃ－（Ｖｂｅ（Ｑ１）＋Ｖｂｅ（Ｑ８））
＝Ｖｃｃ－２・Ｖｂｅ
と表される。

また、ベース端子ｂ６の電位は、
Ｖｃｃ－Ｖｂｅ（Ｑ１）
と表される。

したがって、ＰＮＰトランジスタＱ２のコレクタ端子ｃ２－エミッタ端子ｅ２の電位が０．６Ｖよりも小さくなると、ＰＮＰトランジスタＱ６のコレクタ端子ｃ６の電位がベース端子ｂ６の電位よりも高くなってゆく。

このため、第１実施形態と同様に、ＰＮＰトランジスタＱ６が逆方向トランジスタとして機能し、ＰＮＰトランジスタＱ２のコレクタ電流がＰＮＰトランジスタＱ６のコレクタ端子からエミッタ端子側に流れ、定電流源Ｉｏに流入する。

これにより、ＰＮＰトランジスタＱ２のコレクタ電流の分だけ、ＰＮＰトランジスタＱ１のコレクタ電流が減少することとなるので、フィードバックによりカレントミラー回路を構成しているＰＮＰトランジスタＱ２のコレクタ電流も減少し、ＰＮＰトランジスタＱ２が飽和状態となることはない。

以上の説明のように、上記各実施形態によれば、部品点数の増加を抑制しつつ、確実にＰＮＰトランジスタＱ２が飽和状態になることを防止でき、ひいては、ＰＮＰトランジスタＱ２の寄生素子が動作することとなって、回路が意図しない動作を行うのを防止することができる。
さらにＰＮＰトランジスタＱ２の飽和状態を抑制するために必要となる回路面積の増大を抑制でき、回路配線も簡略化できる。
従って、配線層数が少ないプロセスで作成される半導体装置においても、ＰＮＰトランジスタＱ２の飽和状態を抑制可能なプッシュプル出力回路を設けることが可能となる。

以上の説明においては、ＰＮＰトランジスタＱ１、ＰＮＰトランジスタＱ２及びＰＮＰトランジスタＱ６をラテラルトランジスタとして構成していたが、少なくともＰＮＰトランジスタＱ６をラテラルトランジスタとして構成すれば順方向の電流増幅率β_Fと逆方向の電流増幅率β_Rがほぼ等しく、ＰＮＰトランジスタＱ２のコレクタ電流を定電流源側に流し込むことができるので、ＰＮＰトランジスタＱ２が飽和状態となることを抑制して、ＮＰＮトランジスタＱ３のベースの電位の上昇を抑制し、ＰＮＰトランジスタＱ２のコレクタ－エミッタ間電圧の減少を抑制して、ＰＮＰトランジスタＱ２が飽和状態となるのを防止できるので、ＰＮＰトランジスタＱ２の寄生素子が動作することとなって、回路が意図しない動作を行うことがなくなる。

以上の説明においては、回路面積や配線層数を考慮して複合ラテラルトランジスタを用いた構成として説明したが、これに限ったものではない。それぞれ単一のトランジスタを用いた構成としても、ＰＮＰトランジスタＱ２が飽和状態になることを防止できることはもちろんである。また、ＰＮＰトランジスタの場合について説明したが、ＰＮＰトランジスタをＮＰＮトランジスタとし、ＮＰＮトランジスタをＰＮＰトランジスタとして、電位関係を反転させれば、同様に適用が可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０、１０Ａ プッシュプル出力回路
Ｄ１～Ｄ４ ダイオード
Ｉ１ コレクタ電流
Ｐ１、Ｐ２ 配線パタン
Ｑ１ ＰＮＰトランジスタ（ラテラルＰＮＰトランジスタ）
Ｑ２ ＰＮＰトランジスタ（ラテラルＰＮＰトランジスタ）
Ｑ３ ＮＰＮトランジスタ
Ｑ４ ＰＮＰトランジスタ
Ｑ５ ＮＰＮトランジスタ
Ｑ６ ＰＮＰトランジスタ（ラテラルＰＮＰトランジスタ）
Ｑ７ ＰＮＰトランジスタ
Ｑ８ ＰＮＰトランジスタ
ｂ６ ベース端子
ｃ１、ｃ２、ｃ６ コレクタ端子
ｅ１、ｅ２、ｅ６ エミッタ端子
ＩＮ 入力端子
Ｉｏ 定電流源
ＯＵＴ 出力端子
Ｒ 電流制限抵抗
Ｖｂｅ ベース端子－エミッタ端子間電圧
Ｖｃｃ 高電位側電源
Ｖｏｕｔ 電圧

Claims (4)

1. カレントミラー回路を構成するダイオード接続された第１バイポーラトランジスタと、
   前記カレントミラー回路を構成し、ベース端子が前記第１バイポーラトランジスタのベース端子に接続された第２バイポーラトランジスタと、
   前記カレントミラー回路を構成する定電流源と、
   アノード端子に前記第１バイポーラトランジスタのコレクタ端子が接続され、カソード端子に前記定電流源が接続されたダイオードと、
   ラテラルバイポーラトランジスタとして構成され、ベース端子が前記第１バイポーラトランジスタのベース端子及び前記第２バイポーラトランジスタのベース端子に共通接続され、エミッタ端子及びコレクタ端子のいずれか一方が前記ダイオードのカソード端子に接続され、エミッタ端子及びコレクタ端子のいずれか他方が前記第２バイポーラトランジスタのコレクタ端子に接続されている第３バイポーラトランジスタと、
   を備えたプッシュプル出力回路。
2. 前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタは、ラテラルバイポーラトランジスタとして構成されている、
   請求項１に記載のプッシュプル出力回路。
3. カレントミラー回路を構成する第１バイポーラトランジスタと、
   前記カレントミラー回路を構成し、ベース端子が前記第１バイポーラトランジスタのベース端子に接続された第２バイポーラトランジスタと、
   前記カレントミラー回路を構成する定電流源と、
   ラテラルバイポーラトランジスタとして構成され、ベース端子が前記第１バイポーラトランジスタのベース端子及び前記第２バイポーラトランジスタのベース端子に共通接続され、エミッタ端子及びコレクタ端子のいずれか一方が前記第１バイポーラトランジスタのコレクタ端子に接続され、エミッタ端子及びコレクタ端子のいずれか他方が前記第２バイポーラトランジスタのコレクタ端子に接続されている第３バイポーラトランジスタと、
   ベース端子が前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタのベース端子に共通接続され、ダイオード接続された第４バイポーラトランジスタと、
   前記第４バイポーラトランジスタのコレクタ端子にエミッタ端子が接続され、前記第１バイポーラトランジスタのコレクタ端子にベース端子が接続された第５バイポーラトランジスタと、
   を備えたプッシュプル出力回路。
4. 前記第１バイポーラトランジスタ、前記第２バイポーラトランジスタ及び前記第４バイポーラトランジスタは、ラテラルバイポーラトランジスタとして構成されている、
   請求項３に記載のプッシュプル出力回路。

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