JP3126668U

JP3126668U - 出力回路

Info

Publication number: JP3126668U
Application number: JP2006006882U
Authority: JP
Inventors: 善則谷口
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2006-08-25
Filing date: 2006-08-25
Publication date: 2006-11-02
Anticipated expiration: 2016-08-25

Abstract

【課題】出力信号としてＨＩＧＨレベル信号とＬＯＷレベル信号を出力する出力回路において、電流源からの電流を効率よく出力回路のベース電流として供給する出力回路を提供する。
【解決手段】第１の電流源および第２の電流源と駆動部との間に、駆動部の第１のトランジスタが飽和領域に入らないバイアス電圧を第１のトランジスタに与える飽和防止回路を接続する。この飽和防止回路は、ダイオードのみで構成することができる。
【選択図】図２

Description

本考案は、出力回路に関するものであり、特に出力電流効率の向上を目的とした出力回路に関する。

図４に代表的な従来の出力回路を示す。図４において１は上側電圧発生回路、２は下側電圧発生回路、３は第１の電流源、４は第２の電流源、５は駆動部を示す。図４に示す出力回路では、ＩＮ端子に出力駆動信号としてＨＩＧＨレベル信号が入力すると、トランジスタＱ２とトランジスタＱ３がＯＮする。トランジスタＱ３がＯＮすることにより、トランジスタＱ１のベース電位が下がり、トランジスタＱ１はＯＦＦする。その結果、第１の電流源３の電流ＩＲＥＦ１が上側電圧発生回路５のトランジスタＱ４のベースに流れ込み、トランジスタＱ５がＯＮとなり、ＯＵＴ端子からＨＩＧＨレベル信号が出力される。

またＩＮ端子に出力駆動信号としてＬＯＷレベル信号が入力すると、トランジスタＱ２とトランジスタＱ３はＯＦＦとなり、第２の電流源４から電流ＩＲＥＦ２がトランジスタＱ１のベースに供給され、トランジスタＱ１がＯＮする。その結果、第１の電流源３と第２の電流源４から電流ＩＲＥＦ１、ＩＲＥＦ２が下側電圧発生回路６のトランジスタＱ６のベースに流れ込み、トランジスタＱ６がＯＮとなり、ＯＵＴ端子にはＬＯＷレベル信号が出力される。

このような出力回路では、トランジスタＱ１とトランジスタＱ２のＯＮ動作とＯＦＦ動作は同時に行われるため、ＯＵＴ端子から出力される出力信号がＨＩＧＨレベルからＬＯＷレベルへ、あるいはＬＯＷレベルからＨＩＧＨレベルへ切り替わる際、トランジスタＱ５とトランジスタＱ６が同時にＯＮすることはなく、トランジスタＱ５とトランジスタＱ６を貫通して流れる貫通電流の発生が防止されている。この種の出力回路は、例えば特許文献１に開示されている。

ところで、ＩＮ端子にＬＯＷレベル信号が入力するとき、次のような問題が生じる。すなわち、トランジスタＱ２とトランジスタＱ３がＯＦＦとなり、トランジスタＱ１とトランジスタＱ６がＯＮとなったとき、トランジスタＱ１のベース電位は２Ｖｂｅであり、コレクタ電位はトランジスタＱ６のＶｂｅとトランジスタＱ１の飽和電圧で決まり、１Ｖｂｅ＋１Ｖｓａｔとなる。つまり、トランジスタＱ１は飽和領域で動作することになる。図５はトランジスタＱ１をバイポーラ型半導体装置であるＮＰＮ型トランジスタで構成した場合の断面図を示したものである。この構造の半導体装置では、ベース−コレクタ−アイソレーション（ｓｕｂ）によって寄生ＰＮＰトランジスタＱ８が形成する。トランジスタＱ１が飽和領域で動作するとき、寄生ＰＮＰトランジスタＱ８のエミッタ−ベース間の電位は１Ｖｂｅ＋１Ｖｓａｔ−２Ｖｂｅ＜０となり負の電位差が生じ、寄生ＰＮＰトランジスタＱ８がＯＮする。

図６に寄生ＰＮＰトランジスタＱ８を含んだ回路図を示す。寄生ＰＮＰトランジスタＱ８は、トランジスタＱ１のベース電流をｓｕｂ（基板）に流し込んでしまう。すなわち、第２の電流源２からの電流ＩＲＥＦ２は、そのほとんどがｓｕｂへ流れてしまい、トランジスタＱ１のベース電流が減少してしまう。このとき寄生ＰＮＰトランジスタＱ８のコレクタ電流をIｓｕｂとするとトランジスタＱ１のベース電流は、ＩＲＥＦ２−Iｓｕｂとなる。また、トランジスタＱ６に供給される電流はＩＲＥＦ１＋ＩＲＥＦ２−Iｓｕｂとなり、Iｓｕｂ分電流が小さくなり、電流効率は悪くなっていた。
特開平５-１４５３９７号公報

以上説明したように、従来の出力回路では、駆動部のトランジスタが飽和領域で動作するために電流源からの電流をｓｕｂ（基板）へ無効電流として流してしまい、電流効率を劣化させるという問題があった。本考案は、出力信号としてＨＩＧＨレベル信号とＬＯＷレベル信号を出力する出力回路において、電流源からの電流を効率よく出力回路のベース電流として供給することができる出力回路を提供することを目的とする。

上記目的を達成するために、本願請求項１に係る考案は、ダーリントン接続した第４のトランジスタおよび第５のトランジスタからなり、出力信号としてＨＩＧＨレベル信号を前記第５のトランジスタのエミッタから出力する上側電圧発生回路と、第６のトランジスタおよび該第６のトランジスタのコレクタにカソードが接続した第１のダイオードからなり、出力信号としてＬＯＷレベル信号を前記第６のトランジスタのコレクタから出力する下側電圧発生回路と、前記上側電圧発生回路および前記下側電圧発生回路に駆動電流を供給する第１の電流源および第２の電流源と、出力駆動信号をベースに入力する第３のトランジスタと、該第３のトランジスタのコレクタにベースを接続し、コレクタを前記第１の電流源、前記第４のトランジスタのベースおよび前記第１のダイオードのアノードに接続する第１のトランジスタと、前記出力駆動信号を抵抗を介してベースに入力し、コレクタを前記第１のトランジスタのエミッタに接続し、該コレクタを前記第１のトランジスタのエミッタとともに前記第６のトランジスタのベースに接続して、前記第１のトランジスタと逆論理動作を行う第２のトランジスタからなる駆動部とを備えた出力回路において、前記第１の電流源および第２の電流源と前記駆動部との間に、前記駆動部の前記第１のトランジスタが飽和領域に入らないバイアス電圧を与える飽和防止回路を接続していることを特徴とする。

本願請求項２に係る考案は、請求項１記載の出力回路において、前記飽和防止回路は、ｎ−１（ｎは２以上の整数）個のダイオードが直列接続した第２のダイオードと、ｎ個のダイオードが直列接続した第３のダイオードからなり、前記第２のダイオードのカソードを前記第１の電流源、前記第４のトランジスタのベース、前記第１のダイオードのカソードおよび前記第１のトランジスタのコレクタに、前記第３のダイオードのアノードおよび第２のダイオードのアノードを前記第２の電流源に、前記第３のダイオードのカソードを前記第３のトランジスタのコレクタおよび前記第１のトランジスタのベースに、それぞれ接続していることを特徴とする。

本考案の出力回路は、飽和防止回路により駆動部のトランジスタ（第１のトランジスタ）が飽和領域に入らないようなバイアス電圧を与えられるので、駆動電流を効率よく出力回路に供給することができる。また本考案の飽和防止回路は、ダイオードのみで構成することができ、非常に簡便な回路構成である。

図１は本考案の出力回路を説明するためのブロック図である。図１に示すように、本考案の出力回路は、上側電圧発生回路１、下側電圧発生回路２、第１の電流源３（電流源１と表示）、第２の電流源４（電流源２と表示）、上側電圧発生回路１及び下側電圧発生回路２を制御する駆動部５、飽和防止回路６とで構成しており、ＩＮ端子から入力された出力駆動信号によって、出力信号としてＨＩＧＨレベル信号あるいはＬＯＷレベル信号をＯＵＴ端子から出力する。以下、具体的な回路構成について説明する。

図２は本考案の出力回路の第１の実施例である。図２に示すように、上側電圧発生回路１はダーリントン接続されたトランジスタＱ４、トランジスタＱ５、抵抗Ｒ２で構成している。下側電圧発生回路２は、トランジスタＱ６とそのコレクタにアノードを接続したトランジスタＱ６の電流能力を向上するダイオードＤ１で構成している。上側電圧発生回路１と下側電圧発生回路２とは直列に接続し、その接続点にＯＵＴ端子を設け、出力信号としてＨＩＧＨレベル信号あるいはＬＯＷレベル信号を出力する。

第１の電流源３および第２の電流源４は、駆動部５のトランジスタＱ１のＯＮ動作、ＯＦＦ動作にしたがって、上側電圧発生回路１あるいは下側電圧発生回路２に、電流ＩＲＥＦ１、ＩＲＥＦ２を供給する。駆動部５は、ＩＮ端子から入力信号である出力駆動信号が入力するトランジスタＱ２、トランジスタＱ３と、トランジスタＱ３の出力を受けて、上側電圧発生回路１と下側電圧発生回路２を交互にＯＮ、ＯＦＦするトランジスタＱ１で構成している。

本考案の特徴である飽和防止回路６は、ＩＮ端子にＬＯＷレベル信号が入力した場合、駆動部５のトランジスタＱ１が飽和領域に入らないようなバイアス電圧をトランジスタＱ１に与えることを目的としたもので、ダイオードＤ２のアノードとダイオードＤ３のアノードを第２の電流源４に、ダイオードＤ３のカソードをダイオードＤ４のアノードに、ダイオードＤ４のカソードをトランジスタＱ３のコレクタとトランジスタＱ１のベースに、ダイオードＤ２のカソードを第１の電流源３とトランジスタＱ１のコレクタにそれぞれ接続している。本実施例は、請求項２においてｎ＝２に相当し、第２のダイオードがダイオードＤ２、第３のダイオードが直列接続したダイオードＤ３、ダイオードＤ４に相当する。

次に、本実施例の出力回路の動作について説明する。ＩＮ端子に出力駆動信号としてＨＩＧＨレベル信号が入力すると、トランジスタＱ３およびトランジスタＱ２がＯＮする。トランジスタＱ３がＯＮすると、トランジスタＱ１のベース電位が下がるため、トランジスタＱ１がＯＦＦし、第１の電流源３から駆動電流ＩＲＥＦ１がトランジスタＱ４に流れ込み、トランジスタＱ５がＯＮする。その結果、ＯＵＴ端子からＨＩＧＨレベル信号が出力する。

一方、ＩＮ端子に出力駆動信号としてＬＯＷレベル信号が入力すると、トランジスタＱ３およびＱ２がＯＦＦする。トランジスタＱ３がＯＦＦすると、第２の電流源４から駆動電流ＩＲＥＦ２がダイオードＤ３およびダイオードＤ４を経てトランジスタＱ１のベースに供給され、トランジスタＱ１がＯＮする。第１の電流源３からの駆動電流ＩＲＥＦ１および第２の電流源４からの駆動電流ＩＲＥＦ２は、トランジスタＱ６に流れ込み、トランジスタＱ６がＯＮする。その結果、ＯＵＴ端子からＬＯＷレベル信号が出力する。

本考案の出力回路では、ＩＮ端子にＬＯＷレベル信号が入力した場合、トランジスタＱ１はＯＮしてトランジスタＱ１のベース電位が２Ｖｂｅとなり、トランジスタＱ１のコレクタ電位は、飽和防止回路を構成するダイオードＤ２、Ｄ３、Ｄ４によってバイアスされ３Ｖｂｅとなる。トランジスタＱ１に接続される寄生ＰＮＰトランジスタＱ８のベース−エミッタ電圧は、Ｑ１のコレクタ電位−ベース電圧に等しく、３Ｖｂｅ−２Ｖｂｅ＝１Ｖｂｅ＞０となり、寄生ＰＮＰトランジスタＱ８はＯＮすることはない。

ここで、飽和防止回路によるバイアス電位は、トランジスタＱ１のベース−コレクタ間の電位を、寄生ＰＮＰトランジスタＱ８がＯＮしない範囲とするように適宜設定すればよい。例えば、−５０℃から１５０℃の温度範囲を考慮するとΔＶｂｅ×ΔＴａ＝−２ｍＶ×２００℃＝０．４Ｖとなる。従って、１Ｖｂｅ分の電圧を確保すれば、温度範囲を考慮した上で、寄生ＰＮＰトランジスタＱ８がＯＮしない範囲に設定できる。そのため、上記説明ではトランジスタＱ１のベース−コレクタ間の電位を１Ｖｂｅとした。

以上のように寄生ＰＮＰトランジスタＱ８がＯＮすることはないので、第２の電流源４から駆動電流ＩＲＥＦ２が寄生ＰＮＰトランジスタＱ８を通してｓｕｂ（基板）に流れ込むことはなくなり、トランジスタＱ１のベース電流はＩＲＥＦ２となる。さらに、トランジスタＱ６のベースに供給される電流は、ＩＲＥＦ１＋ＩＲＥＦ２となるために従来の回路に比べて電流効率が向上することになる。

なお、トランジスタＱ１のＯＮ、ＯＦＦ動作とトランジスタＱ２のＯＮ、ＯＦＦ動作は同時に行われるため、ＯＵＴ端子から出力される信号が、ＨＩＧＨレベル信号からＬＯＷレベル信号もしくはＬＯＷレベル信号からＨＩＧＨレベル信号に切り替わるとき、トランジスタＱ５とトランジスタＱ６を貫通して流れる貫通電流は発生しない。

次に第２の実施例について説明する。図３に示すように、飽和防止回路を複数のダイオードで構成することも可能である。図３に示す飽和防止回路は、ｎ−１個のダイオードが直列接続したダイオードＤ５（第２のダイオードに相当）と、ｎ個のダイオードが直列接続したダイオードＤ６（第３のダイオードに相当）が接続した構成となっている。このように構成しても、トランジスタＱ１のコレクタにバイアス電位を与えることができる。直列接続するダイオードの数等は、寄生ＰＮＰトランジスタＱ８がＯＮしない範囲となるように適宜設定すればよい。トランジスタＱ１のコレクタ電位を３Ｖｂｅとすると、寄生ＰＮＰトランジスタＱ８のベース−エミッタ電圧は２Ｖｂｅ−３Ｖｂｅ＜０となり、寄生ＰＮＰトランジスタＱ８がＯＮすることはない。このように、同じ構造のダイオードであれば、ダイオードの数の差が１個あれば、第２の電流源４からの駆動電流ＩＲＥＦ２は寄生ＰＮＰトランジスタＱ８を通してｓｕｂ（基板）に流れ込むことはなく、第１の実施例同様、電流効率が向上することになる。

本考案を説明するブロック図である。本考案の実施例１の回路図である。本考案の実施例２の回路図である。従来例の出力回路の回路図である。バイポーラ型半導体集積回路で構成したトランジスタＱ１の断面図である。寄生ＰＮＰトランジスタを含む従来例の出力回路の回路図である。

符号の説明

１：上側電圧発生回路、２：下側電圧発生回路、３：第１の電流源、４：第２の電流源、５：駆動部、６：飽和防止回路

Claims

ダーリントン接続した第４のトランジスタおよび第５のトランジスタからなり、出力信号としてＨＩＧＨレベル信号を前記第５のトランジスタのエミッタから出力する上側電圧発生回路と、
第６のトランジスタおよび該第６のトランジスタのコレクタにカソードが接続した第１のダイオードからなり、出力信号としてＬＯＷレベル信号を前記第６のトランジスタのコレクタから出力する下側電圧発生回路と、
前記上側電圧発生回路および前記下側電圧発生回路に駆動電流を供給する第１の電流源および第２の電流源と、
出力駆動信号をベースに入力する第３のトランジスタと、該第３のトランジスタのコレクタにベースを接続し、コレクタを前記第１の電流源、前記第４のトランジスタのベースおよび前記第１のダイオードのアノードに接続する第１のトランジスタと、前記出力駆動信号を抵抗を介してベースに入力し、コレクタを前記第１のトランジスタのエミッタに接続し、該コレクタを前記第１のトランジスタのエミッタとともに前記第６のトランジスタのベースに接続して、前記第１のトランジスタと逆論理動作を行う第２のトランジスタからなる駆動部とを備えた出力回路において、
前記第１の電流源および第２の電流源と前記駆動部との間に、前記駆動部の前記第１のトランジスタが飽和領域に入らないバイアス電圧を与える飽和防止回路を接続していることを特徴とする出力回路。
請求項１記載の出力回路において、
前記飽和防止回路は、ｎ−１（ｎは２以上の整数）個のダイオードが直列接続した第２のダイオードと、ｎ個のダイオードが直列接続した第３のダイオードからなり、前記第２のダイオードのカソードを前記第１の電流源、前記第４のトランジスタのベース、前記第１のダイオードのカソードおよび前記第１のトランジスタのコレクタに、前記第３のダイオードのアノードおよび第２のダイオードのアノードを前記第２の電流源に、前記第３のダイオードのカソードを前記第３のトランジスタのコレクタおよび前記第１のトランジスタのベースに、それぞれ接続していることを特徴とする出力回路。