JPH02137418A - 半導体回路 - Google Patents
半導体回路Info
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- JPH02137418A JPH02137418A JP28998588A JP28998588A JPH02137418A JP H02137418 A JPH02137418 A JP H02137418A JP 28998588 A JP28998588 A JP 28998588A JP 28998588 A JP28998588 A JP 28998588A JP H02137418 A JPH02137418 A JP H02137418A
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- Japan
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- circuit
- diode
- diodes
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 239000004065 semiconductor Substances 0.000 title claims 3
- 238000010586 diagram Methods 0.000 description 4
- 239000000872 buffer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はバイポーラトランジスタを用いた共通エミッタ
形差動増幅回路（ＥＣＬ回路）の高速化と簡略化に関す
るものである。 ［従来の技術］ 高速の論理回路にはバイポーラトランジスタを用いた共
通エミッタ形差動増幅回路が広く用いられている。この
回路の構成と特徴については例えば「コロナ社刊、柳井
・水田共著、″集積回路工学（２）” ＋ ｐｐ−７
７〜８７」で詳しく述べられている。
形差動増幅回路（ＥＣＬ回路）の高速化と簡略化に関す
るものである。 ［従来の技術］ 高速の論理回路にはバイポーラトランジスタを用いた共
通エミッタ形差動増幅回路が広く用いられている。この
回路の構成と特徴については例えば「コロナ社刊、柳井
・水田共著、″集積回路工学（２）” ＋ ｐｐ−７
７〜８７」で詳しく述べられている。
【発明が解決しようとする課！１１】
上記回路の基本構成は第２図に示すとおりである。
この回路が高速で動作するためにはバイポーラトランジ
スタＱ１、Ｑ２を非飽和、すなわちコレクタ・ベース接
合を逆バイアスで動作させる必要がある。飽和すると動
作速度が遅くなるだけでなく、基板電流が流れ基板電圧
が上昇しラッチアップを生じるおそれがある。この飽和
は入力信号■Ｎ１、ＩＮ２のハイ（Ｈｉｇｈ） レベル
が高くなったり、コレクタ振幅を大きくとると起きやす
い。 コレクタ振幅を一定にするには例えば第２因に破線で示
すように負荷抵抗に並列にクランプ用ダイオードＤｉ、
Ｄ２を接続してコレクタ振幅を０．８Ｖ以上にならない
ようにする。 さて後段回路によってはより大きな出力振幅、たとえば
１．６ｖまたはそれ以上を要する場合がある。この場合
、第３図に示すようにクランプ用ダイオードＤ１、Ｂ２
、Ｂ３、Ｂ４を２個またはそれ以上直列に接続すればよ
いと考えられるが、クランプ用素子数が増加するうえ、
直列ダイオードがオンしたとき、中間ノード（第３図の
Ｎ１、Ｎ２）に電荷が残り先の動作に影響を与える。 すなわち第３図ではＭＯＳトランジスタＭ１のゲートを
Φ。、で制御し、電流源をオン、オフさせるスイッチ電
流源を用いているが、この場合、電流源がオフしたあと
もＮ１またはＮ２に残流電荷が残り、再び電流源がオン
したとき入力ＩＮＩ。 ＩＮ２が同電位でもＰｌ、Ｂ２にレベル差を生じたり、
Ｐｌ、Ｂ２の切り替わり速度にばらつきを生じる。 本発明の目的は任意の出力振幅がとれ、クランプ素子数
が少なく、直列ダイオードの中間ノードに電荷が残らな
い電圧クシンプ方式ＥＣＬ回路を提供することである。
スタＱ１、Ｑ２を非飽和、すなわちコレクタ・ベース接
合を逆バイアスで動作させる必要がある。飽和すると動
作速度が遅くなるだけでなく、基板電流が流れ基板電圧
が上昇しラッチアップを生じるおそれがある。この飽和
は入力信号■Ｎ１、ＩＮ２のハイ（Ｈｉｇｈ） レベル
が高くなったり、コレクタ振幅を大きくとると起きやす
い。 コレクタ振幅を一定にするには例えば第２因に破線で示
すように負荷抵抗に並列にクランプ用ダイオードＤｉ、
Ｄ２を接続してコレクタ振幅を０．８Ｖ以上にならない
ようにする。 さて後段回路によってはより大きな出力振幅、たとえば
１．６ｖまたはそれ以上を要する場合がある。この場合
、第３図に示すようにクランプ用ダイオードＤ１、Ｂ２
、Ｂ３、Ｂ４を２個またはそれ以上直列に接続すればよ
いと考えられるが、クランプ用素子数が増加するうえ、
直列ダイオードがオンしたとき、中間ノード（第３図の
Ｎ１、Ｎ２）に電荷が残り先の動作に影響を与える。 すなわち第３図ではＭＯＳトランジスタＭ１のゲートを
Φ。、で制御し、電流源をオン、オフさせるスイッチ電
流源を用いているが、この場合、電流源がオフしたあと
もＮ１またはＮ２に残流電荷が残り、再び電流源がオン
したとき入力ＩＮＩ。 ＩＮ２が同電位でもＰｌ、Ｂ２にレベル差を生じたり、
Ｐｌ、Ｂ２の切り替わり速度にばらつきを生じる。 本発明の目的は任意の出力振幅がとれ、クランプ素子数
が少なく、直列ダイオードの中間ノードに電荷が残らな
い電圧クシンプ方式ＥＣＬ回路を提供することである。
上記の目的は負荷抵抗と並列に設けたクランプ用ダイオ
ードＤ１、Ｂ２のアノードを接続し、これに一定電圧を
供給することにより達成できる。
ードＤ１、Ｂ２のアノードを接続し、これに一定電圧を
供給することにより達成できる。
本構成は、第３図でのＮ１とＮ２を接続したことに相当
し、クランプ用ダイオードの数を減少できるばかりでな
く、残留電荷の問題も無くなる。
し、クランプ用ダイオードの数を減少できるばかりでな
く、残留電荷の問題も無くなる。
以下本発明を実施例を用いて詳しく説明する。
第１図は本発明の実施例である。
クランプ用ダイオードＤ１、Ｂ２のアノード同士を接続
し、これを第３のクランプ用ダイオードＤ５のカソード
に接続する。Ｐｌ、Ｂ２のＨｉｇｈレベルはＧＮＤレベ
ル、ロー（Ｌ ｏ ｗ）レベルは最低一１．６ｖ、すな
わち最大１．６ｖの出力振幅を得ることが出来る。この
構成によればクランプ用ダイオードの素子数が第３図の
４個から３個に減少できる。またＢ５の電位はＱｌ、Ｑ
２のどちらが導通しても同じである。従って前歴による
動作速度の差は無い。 第４図は第１図の回路の後段にＢ１ＣＭＯＳドライバＢ
を付けたところである。 これはバイポーラＥＣＬ回路の出力信号をＢ１ＣＭＯＳ
ドライバＢでレベル変換しながら電源電圧レベルまで増
幅するものである。この様な回路は例えばＢ１ＣＭＯＳ
メモリでのＥＣＬインタフェースのアドレスバッファや
、ＴＴＬインタフェースの出力回路などに使用できる。 この時ＥＣＬ回路の出力振幅としては少なくとも１．６
Ｖ程度の振幅があることが、Ｂ１ＣＭＯＳドライバＢの
高速化や貫通電流の発生防止のために必要である。この
とき第１図のような２ＶＢ。 （１，６Ｖ）クランプ形ＥＣＬ回路が好適である。 第５図は更に別の実施例である。 この回路はｍ個のＥＣＬ回路のクランプ電圧Ｖ。１をブ
ロックＡで作り、これを各回路のクランプダイオードの
接続点に供、給する。１個のＥＣＬ回路あたりのクラン
プダイオードの個数は第１図より更に少なく出来る。ま
たブロックＡでは任意のレベルを発生できる１例えばブ
ロックＡとして第６図の回路を用いればｖｃＬとして ＶｃＬ＝ （１＋Ｒ３／Ｒ４） ・ＶｅＦｌを得る
。従って出力ｐＨ、Ｐ２１〜Ｐ１ｍ、Ｐ２ｍのＨｉ ｇ
ｈレベルはＧＮＤレベル、ＬｏｗレベルはＶ。Ｌ−ｖ
ｓｇすなわち （２＋ Ｒ３／ Ｒ４） ・Ｖ Ｂ。 を得る。 この様な回路構成はメモリのアドレスバッファやプリデ
コーダのように同一回路が複数あるところに用いると効
果的である。 ここで、本発明は第１図や第５図の構成以外にもさまざ
まな回路に適用できる。またクランプ用ダイオードはバ
イポーラのダイオードばかりでなくＭＯＳダイオードを
用いてもよい。ＭＯＳダイオードを用いればクランプ用
ダイオードの占める面積をより小さく出来る。
し、これを第３のクランプ用ダイオードＤ５のカソード
に接続する。Ｐｌ、Ｂ２のＨｉｇｈレベルはＧＮＤレベ
ル、ロー（Ｌ ｏ ｗ）レベルは最低一１．６ｖ、すな
わち最大１．６ｖの出力振幅を得ることが出来る。この
構成によればクランプ用ダイオードの素子数が第３図の
４個から３個に減少できる。またＢ５の電位はＱｌ、Ｑ
２のどちらが導通しても同じである。従って前歴による
動作速度の差は無い。 第４図は第１図の回路の後段にＢ１ＣＭＯＳドライバＢ
を付けたところである。 これはバイポーラＥＣＬ回路の出力信号をＢ１ＣＭＯＳ
ドライバＢでレベル変換しながら電源電圧レベルまで増
幅するものである。この様な回路は例えばＢ１ＣＭＯＳ
メモリでのＥＣＬインタフェースのアドレスバッファや
、ＴＴＬインタフェースの出力回路などに使用できる。 この時ＥＣＬ回路の出力振幅としては少なくとも１．６
Ｖ程度の振幅があることが、Ｂ１ＣＭＯＳドライバＢの
高速化や貫通電流の発生防止のために必要である。この
とき第１図のような２ＶＢ。 （１，６Ｖ）クランプ形ＥＣＬ回路が好適である。 第５図は更に別の実施例である。 この回路はｍ個のＥＣＬ回路のクランプ電圧Ｖ。１をブ
ロックＡで作り、これを各回路のクランプダイオードの
接続点に供、給する。１個のＥＣＬ回路あたりのクラン
プダイオードの個数は第１図より更に少なく出来る。ま
たブロックＡでは任意のレベルを発生できる１例えばブ
ロックＡとして第６図の回路を用いればｖｃＬとして ＶｃＬ＝ （１＋Ｒ３／Ｒ４） ・ＶｅＦｌを得る
。従って出力ｐＨ、Ｐ２１〜Ｐ１ｍ、Ｐ２ｍのＨｉ ｇ
ｈレベルはＧＮＤレベル、ＬｏｗレベルはＶ。Ｌ−ｖ
ｓｇすなわち （２＋ Ｒ３／ Ｒ４） ・Ｖ Ｂ。 を得る。 この様な回路構成はメモリのアドレスバッファやプリデ
コーダのように同一回路が複数あるところに用いると効
果的である。 ここで、本発明は第１図や第５図の構成以外にもさまざ
まな回路に適用できる。またクランプ用ダイオードはバ
イポーラのダイオードばかりでなくＭＯＳダイオードを
用いてもよい。ＭＯＳダイオードを用いればクランプ用
ダイオードの占める面積をより小さく出来る。
本発明を用いれば、ＥＣＬ回路の出力振幅を一定に抑え
るためのダイオードクランプにおいて、クランプ素子数
を少なくでき、かつ回路の前歴に影響されない特性を得
ることが出来る。また、任意の出力振幅を得ることが出
来る。
るためのダイオードクランプにおいて、クランプ素子数
を少なくでき、かつ回路の前歴に影響されない特性を得
ることが出来る。また、任意の出力振幅を得ることが出
来る。
第１図は本発明の第１の実施例の回路図、第２図、第３
図は従来のＥＣＬ回路の回路図、第４図は第１図の応用
例を示す回路図、第５図は本発明の第２の実施例の回路
図、第６図は第５図の中の１部回路の具体的構成例を示
す回路図である。 Ａ・・・レベルシフト回路 Ｂ・・・ＢｉＣＭＯ５・ドライバ 符号の説明 ＩＮＩ、ＩＮ２・・・入力 Ｐｌ、Ｐ２・・・コレクタ出力 Ｄ１〜Ｄ５・・・電圧クランプ用ダイオ−Ｎ１、Ｎ２・
・・直列ダイオード接続点Φ。、・・・電流源制御パル
ス ド
図は従来のＥＣＬ回路の回路図、第４図は第１図の応用
例を示す回路図、第５図は本発明の第２の実施例の回路
図、第６図は第５図の中の１部回路の具体的構成例を示
す回路図である。 Ａ・・・レベルシフト回路 Ｂ・・・ＢｉＣＭＯ５・ドライバ 符号の説明 ＩＮＩ、ＩＮ２・・・入力 Ｐｌ、Ｐ２・・・コレクタ出力 Ｄ１〜Ｄ５・・・電圧クランプ用ダイオ−Ｎ１、Ｎ２・
・・直列ダイオード接続点Φ。、・・・電流源制御パル
ス ド
Claims (1)
- 【特許請求の範囲】 １、バイポーラトランジスタの共通エミッタ形差動増幅
回路において、コレクタ負荷抵抗に加え、肯定側と否定
側のコレクタ端子に第１、第２のダイオードのカソード
を接続し、該２個のダイオードのアノードを互いに接続
し、正側電源電圧より低い電圧を印加することを特徴と
する半導体回路。 ２、該２個のダイオードのアノードには第３のダイオー
ドのカソードを接続し該第３のダイオードのアノードに
は正側電源電圧を印加することを特徴とする特許請求の
範囲第１項記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28998588A JPH02137418A (ja) | 1988-11-18 | 1988-11-18 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28998588A JPH02137418A (ja) | 1988-11-18 | 1988-11-18 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137418A true JPH02137418A (ja) | 1990-05-25 |
Family
ID=17750284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28998588A Pending JPH02137418A (ja) | 1988-11-18 | 1988-11-18 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02137418A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04172708A (ja) * | 1990-11-06 | 1992-06-19 | Mitsubishi Denki Eng Kk | ワンショット回路 |
| US5287016A (en) * | 1992-04-01 | 1994-02-15 | International Business Machines Corporation | High-speed bipolar-field effect transistor (BI-FET) circuit |
-
1988
- 1988-11-18 JP JP28998588A patent/JPH02137418A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04172708A (ja) * | 1990-11-06 | 1992-06-19 | Mitsubishi Denki Eng Kk | ワンショット回路 |
| US5287016A (en) * | 1992-04-01 | 1994-02-15 | International Business Machines Corporation | High-speed bipolar-field effect transistor (BI-FET) circuit |
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