KR100745857B1 - 전자 회로 - Google Patents

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Abstract

제 1 전력 공급 단자(VSS) 및 제 2 전력 공급 단자(VDD)를 갖는 전자 회로는 제 1 디지털 구동기(DRV) 및 다른 디지털 구동기(DRVF)를 포함한다. 이 디지털 구동기(DRV,DRVF)는 전하 펌프(CHGP)의 전하 펌프 캐패시터(CP1, CP2)와 같은 용량성 부하를 구동하기 위해 구성된다. 제 1 디지털 구동기(DRV)는 제 1 전력 공급 단자(VSS)에 접속된 소스 및 제 1 전하 펌프 캐패시터(CP1)를 구동하기 위해 접속된 드레인 및 게이트를 갖는 제 1 전계 효과 트랜지스터(T1)와, 제 2 전력 공급 단자(VDD)에 접속된 소스 및 제 1 전계 효과 트랜지스터(T1)의 드레인에 드레인 및 게이트를 갖는 제 2 전계 효과 트랜지스터(T2)와, 제 1 전계 효과 트랜지스터(T1)의 게이트 및 디지털 입력 신호(UCLK)를 수신하는 입력 단자(CLK) 간에 접속된 제 1 캐패시터(C1)와, 제 2 전계 효과 트랜지스터(T2)의 게이트 및 입력 단자(CLK) 간에 제 2 캐패시터(C2)를 포함한다. DC 경로는 전계 효과 트랜지스터(T1-T4) 의 게이트 및 공급 단자(VSS,VDD) 간에 형성된다. 디지털 구동기(DRV,DRVF)의 특정 구성 때문에, 디지털 구동기(DRV,DRVF) 간의 단락 전류가 존재하지 않는다. 이로써, 디지털 구동기(DRV,DRVF)는 매우 높은 전력 효율을 갖게 된다.

Description

전자 회로{ELECTRONIC CIRCUIT PROVIDED WITH A DIGITAL DRIVER FOR DRIVING A CAPACITIVE LOAD}
본 발명은 제 1 공급 단자 및 제 2 공급 단자를 포함하고 용량성 부하를 구동하는 디지털 구동기를 포함하며, 디지털 입력 신호를 수신하는 입력 단자를 구비한 전자 회로에 관한 것이다.
이러한 전자 회로는 종래 기술에서 알려져 있으며 도 1에서 도시된다. 전자 회로는 전압 소스 SV에 의해 전달되는 공급 전압을 수신하는 제 1 공급 단자 VSS 및 제 2 공급 단자 VDD 를 포함한다. 전자 회로는 디지털 구동기 DRV1 및 다른 디지털 구동기 DRV2 및 전하 펌프 CHGP를 포함한다. 이 각 디지털 구동기는 하나의 N 타입 전계 효과 트랜지스터 및 하나의 P 타입 전계 효과 트랜지스터가 사용된 종래 기술에서 알려진 인버터로 구성된다. 구동기 DRV1 의 입력은 디지털 입력 신호 UCLK 를 수신하는 입력 단자 CLK에 접속된다. 구동기 DRV1 의 출력은 다른 구동기 DRV2의 입력 및 제 1 전하 펌프 캐패시터 CP1에 접속된다. 다른 구동기 DRV2 의 출력은 제 2 전하 펌프 캐패시터 CP2에 접속된다. 이러한 식으로 전하 펌프 캐패시터 CP1 및 CP2 는 반대 위상으로(in counterphase) 제어된다.
알려진 전자 회로의 단점은 트랜지스터 T1 및 T2 모두가 디지털 입력 신호 UCLK가 높은 값에서 낮은 값으로 또는 낮은 값에서 높은 값으로 변하는 기간에 동시에 전류를 통과시키고, 이로써 제 1 공급 단자 VSS 및 제 2 공급 단자 VDD 간에 단락 전류가 야기된다는 것이다. 이는 전력 소비를 불필요하게 높인다.
발명의 개요
본 발명의 목적은 위의 단점을 가지지 않는 디지털 구동기를 구비한 전자 회로를 제공하는 것이다.
본 발명에 따르면, 서두에서 언급된 전자 회로는, 이러한 목적을 위해, 디지털 구동기가 제 1 공급 단자에 공급된 제 1 주 전류 전극 및 용량성 부하를 구동하기 위해 접속된 제 2 주 전류 전극 및 제어 전극을 갖는 제 1 트랜지스터와, 제 2 공급 단자에 접속된 제 1 주 전류 전극 및 제 1 트랜지스터의 제 2 주 전류 전극에 접속된 제 2 주 전류 전극 및 제어 전극을 포함하는 제 2 트랜지스터와, 입력 단자와 제 1 트랜지스터의 제어 전극 간에 접속된 제 1 용량성 소자와, 입력 단자와 제 2 트랜지스터의 제어 전극 간에 접속된 제 2 용량성 소자를 포함하는 것을 특징으로 한다.
그러므로, 제 1 및 제 2 트랜지스터의 제어 전극은 각기 제 1 용량성 소자 및 제 2 용량성 소자를 통해 간접적으로 입력 단자에 접속된다. 이에 따라 제 1 및 제 2 트랜지스터가 동시에 전류를 통과시키지 않도록 제 1 및 제 2 트랜지스터의 제어 전극에서의 전압을 적응시킬 수 있게 된다. 이로써 제 1 및 제 2 공급 단자 간의 단락 전류가 방지되어, 전자 회로의 전력 소비는 감소된다.
본 발명에 따른 전자 회로의 실시예는 전자 회로가 제 1 트랜지스터의 제어 전극 및 제 1 공급 단자 간의 DC 경로를 제공하며, 제 2 트랜지스터의 제어 전극 및 제 2 공급 단자 간의 DC 경로를 제공하는 수단을 더 포함하는 것을 특징으로 한다.
이로써, 제 1 및 제 2 트랜지스터가 오직 쇼트 기간 동안에만 도전성이 된다. 이는 전압 레벨이 디지털 입력 신호 내에서 변한 직후의 경우이다. 잔여 시간 동안, 제 1 트랜지스터의 제어 전극의 전위는 제 1 공급 단자의 전위와 실질적으로 동일하며, 제 2 트랜지스터의 제어 전극의 전위는 제 2 공급 단자의 전위와 실질적으로 동일하다. 이로써, 제 1 트랜지스터 및 제 2 트랜지스터 모두가 전류를 통과시키지는 않는다.
본 발명의 다른 바람직한 실시예는 청구항 3 내지 5에서 규정된다. 본 발명에 따른 디지털 구동기를 구비한 전자 회로는 용량성 부하가 구동되어야 하는 다양한 전자 회로에서 사용될 수 있다. 본 발명에 따른 디지털 구동기는 가령 전하 펌프의 전하 펌프 캐패시터를 구동하는데 사용될 수 있다.
본 발명은 첨부된 도면을 참조하여 이후에 보다 상세하게 설명될 것이다.
동일 구성 요소는 이들 도면에서 동일한 참조 부호를 갖는다.
도 1은 디지털 구동기 및 전하 펌프를 갖는 알려진 전자 회로의 회로도,
도 2는 본 발명에 따른 전자 회로의 실시예의 회로도,
도 3은 도 2에서 도시된 실시예를 보다 명료하게 설명하기 위한 신호도의 세트.
도 2는 본 발명에 따른 전자 회로의 실시예의 회로도이다. 이 전자 회로는 제 1 공급 단자 VSS 및 제 2 공급 단자 VDD 간에 접속된 공급 전압 소스로부터 공급된다. 전자 회로는 구동기 DRV 및 다른 구동기 DRVF 및 전하 펌프 CHGP를 포함한다. 디지털 구동기 DRV는 제 1 전계 효과 트랜지스터 T1, 제 2 전계 효과 트랜지스터 T2, 제 1 캐패시터 C1 를 구비한 제 1 용량성 소자 및 제 2 캐패시터 C2 를 구비한 제 2 용량성 소자를 포함한다. 제 1 트랜지스터 T1 및 제 2 트랜지스터 T2의 소스는 각기 제 1 공급 단자 VSS 및 제 2 공급 단자 VDD 에 접속된다. 제 1 트랜지스터 T1 및 제 2 트랜지스터 T2 의 드레인은 상호접속된다. 제 1 캐패시터 C1 은 제 1 트랜지스터 T1 의 게이트 및 디지털 입력 신호 UCLK 를 수신하는 입력 단자 CLK 간에 접속된다. 제 2 캐패시터 C2 는 제 2 트랜지스터 T2 의 게이트 및 입력 단자 CLK 간에 접속된다. 전자 회로는 제 1 트랜지스터 T1 의 제어 전극과 제 1 공급 단자 VSS 간의 DC 경로를 제공하며 제 2 트랜지스터 T2 의 제어 전극과 제 2 공급 단자 VDD 간의 DC 경로를 제공하는 수단 DCMNS을 더 포함한다. 다른 구동기 DRVF 는 제 3 전계 효과 트랜지스터 T3 및 제 4 전계 효과 트랜지스터 T4 및 제 3 캐패시터 C3 및 제 4 캐패시터 C4 를 포함한다. 제 3 트랜지스터 T3 및 제 4 트랜지스터 T4 의 소스는 각기 제 1 공급 단자 VSS 및 제 2 공급 단자 VDD 에 접속된다. 제 3 트랜지스터 T3 및 제 4 트랜지스터 T4 의 드레인은 상호접속된다. 제 3 캐패시터 C3 는 제 3 트랜지스터 T3 의 게이트 및 트랜지스터 T1 및 T2 의 드레인 간에 접속된다. 제 4 캐패시터 C4 는 제 4 트랜지스터 T4 의 게이트 및 트랜지스터 T1 및 T2 의 드레인 간에 접속된다.
DCMNS는 제 5 트랜지스터 T5, 제 6 트랜지스터 T6, 제 8 트랜지스터 T8, 제 9 트랜지스터 T9 및 저항 R을 포함한다. 제 5 트랜지스터 T5 및 제 6 트랜지스터의 소스는 제 1 공급 단자 VSS 에 접속된다. 제 8 트랜지스터 T8 및 제 9 트랜지스터 T9 의 소스는 제 2 공급 단자 VDD 에 접속된다. 제 5 트랜지스터 T5 의 게이트 및 드레인은 상호접속된다. 제 8 트랜지스터 T8 의 게이트 및 드레인은 상호접속된다. 저항 R은 제 5 트랜지스터 T5 의 드레인 및 제 8 트랜지스터 T8 의 드레인 간에 접속된다. 제 6 트랜지스터 T6 의 드레인은 제 1 트랜지스터 T1 의 게이트에 접속된다. 제 9 트랜지스터 T9 의 드레인은 제 2 트랜지스터 T2 의 게이트에 접속된다. 제 6 트랜지스터 T6 의 게이트는 제 5 트랜지스터 T5 의 게이트에 접속된다. 제 9 트랜지스터 T9 의 게이트는 제 8 트랜지스터 T8 의 게이트에 접속된다.
전자 회로는 제 3 트랜지스터 T3 의 제어 전극 및 제 1 공급 단자 VSS 간의 DC 경로를 제공하며, 제 4 트랜지스터 T4 의 제어 전극 및 제 2 공급 단자 VDD 간의 DC 경로를 제공하는 수단을 더 포함한다. 이 수단은 제 7 트랜지스터 T7 및 제 10 트랜지스터 T10 로 구성된다. 제 7 트랜지스터 T7 의 소스는 제 1 공급 단자 VSS 에 접속된다. 제 7 트랜지스터 T7 의 게이트는 제 5 트랜지스터 T5 의 게이트에 접속된다. 제 10 트랜지스터 T10 의 소스는 제 2 공급 단자 VDD 에 접속된다. 제 10 트랜지스터 T10 의 게이트는 제 8 트랜지스터 T8 의 게이트에 접속된다. 제 7 트랜지스터 T7 의 드레인은 제 3 트랜지스터 T3 의 게이트에 접속된다. 제 10 트랜지스터 T10 의 드레인은 제 4 트랜지스터 T4 의 게이트에 접속된다.
전하 펌프 CHGP 는 제 1 전하 펌프 캐패시터 CP1, 제 2 전하 펌프 캐패시터 CP2, 용량성 부하 CL 및 제 1 내지 제 4 다이오드 D1 - D4 를 포함한다. 용량성 부하 CL 의 제 1 전극은 제 1 공급 단자 VSS 에 접속되며 제 2 전극은 제 4 다이오드 D4 를 통해 제 2 공급 단자 VDD 에 접속된다. 다이오드 D1 내지 D3 은 제 2 공급 단자 VDD 및 용량성 부하 CL 의 제 2 전극 간에 직렬로 접속된다. 제 1 전하 펌프 캐패시터 CP1 은 제 2 트랜지스터 T2 의 드레인 및 제 1 다이오드 D1 과 제 2 다이오드 D2 의 공통 접합 지점 간에 접속된다. 제 2 전하 펌프 캐패시터 CP2 은 제 4 트랜지스터 T4 의 드레인 및 제 2 다이오드 D2 과 제 3 다이오드 D3 의 공통 접합 지점 간에 접속된다.
제 1 공급 단자 VSS 에 대한 제 1 트랜지스터 T1 의 게이트에서의 전위는 U1 으로 표시된다. 제 1 공급 단자 VSS 에 대한 제 2 트랜지스터 T2 의 게이트에서의 전위는 U2 으로 표시된다.
도 2의 전자 회로는 본 발명에 따른 디지털 구동기가 사용될 수 있는 전자 회로의 실시예이다. 이 경우에, 전하 펌프 CHGP 의 각각의 전하 펌프 캐패시터 CP1 및 CP2 를 구동하기 위해 사용되는 두 개의 디지털 구동기 DRV 및 DRVF 가 존재한다.
도시된 전하 펌프 CHGP 대신, 다른 타입의 전하 펌프가 사용될 수 있다. 그들이 용량성 부하를 형성한다면, 본 발명에 따른 디지털 구동기를 갖는 완전히 상이한 회로들을 구동할 수도 있다.
이제 도 2의 회로의 동작이 도 3의 신호도를 참조하여 설명될 것이다.
시각 t0 에서, 입력 단자 CLK 에서의 디지털 입력 신호 UCLK 의 값은 상당한 시간 동안 대략 0 볼트와 동일하다. 제 5 트랜지스터 T5 및 제 8 트랜지스터 T8 이 다이오드처럼 접속되기 때문에, 제 5 트랜지스터 T5, 저항 R 및 제 8 트랜지스터 T8 에 의해 형성된 경로는 항상 전류를 도전시킨다. 결과적으로, 제 6 트랜지스터 T6 은 제 1 트랜지스터 T1 의 게이트 및 제 1 공급 단자 VSS 간의 도전성 DC 경로를 형성하며, 제 9 트랜지스터 T9 는 제 2 트랜지스터 T2 의 게이트 및 제 2 공급 단자 VDD 간의 DC 경로를 형성한다. 이는 제 1 트랜지스터 T1 의 게이트-소스 전압 및 제 2 트랜지스터 T2 의 게이트-소스 전압이 실질적으로 제로 볼트가 되도록 한다. 입력 단자 CLK 에서의 전위가 제 1 공급 단자 VSS 에서의 전위와 실질적으로 동일하기 때문에, 제 2 캐패시터 C2 양단의 전압은 공급 전압 소스 SV에 의해 전달된 공급 전압과 실질적으로 동일하다. 제 1 트랜지스터 T1 및 제 2 트랜지스터 T2 모두가 전류를 통과시키지는 않는다. 시각 t1 에서, 디지털 입력 신호 UCLK 는 낮은 값에서 높은 값으로 변한다. 이는 입력 단자 CLK 에서의 전위가 공급 전압과 동일하게 한다. U1 으로 표시된 제 1 트랜지스터 T1 의 게이트-소스 전압은 일시적으로 높은 값을 가진다. 이는 제 1 트랜지스터 T1 의 게이트가 제 1 캐패시터 C1 를 통해 입력 단자 CLK에 접속되기 때문이다. 그러나, 제 6 트랜지스터 T6 은 항상 도전성 상태로 존재한다. 이로써, U1 은 매우 빨리 다시 대략 0 볼트가 될 것이다.
이제, 제 1 캐패시터 C1 양단의 전압은 공급 전압과 동일하게 된다. 제 2 트랜지스터 T2 의 게이트에서의 전위가 입력 단자 CLK에서의 전위와 동일하기 때문에, 제 2 캐패시터 C2 양단의 전압은 대략 0 볼트와 동일하다. 순간 t3에서, 디지털 입력 신호 UCLK 는 높은 값에서 낮은 값으로 변한다. 이에 따라 입력 단자 CLK 에서의 전위가 제 1 공급 단자 VSS 에서의 전위와 다시 대략적으로 동일하게 된다. 제 2 캐패시터 C2 는 이 순간에 충전되지 않아, 전압 U2 가 실질적으로 0 볼트와 동일하게 된다. 이는 오직 일시적이며, 제 9 트랜지스터 T9 은 항상 도전성 상태로 존재하기 때문에, U2 는 매우 빨리 다시 공급 전압과 같아질 것이다.
따라서, 제 1 트랜지스터 T1 는 오직 짧은 시간 동안만, 즉, 디지털 입력 신호 UCLK 가 낮은 값에서 높은 값으로 변할 때마다 전류를 통과시킨다. 제 2 트랜지스터 T2 는 오직 짧은 시간 동안만, 즉, 디지털 입력 신호 UCLK 가 높은 값에서 낮은 값으로 변할 때마다 전류를 통과시킨다. 이로써, 디지털 구동기 DRV 는 오직 적은 전력을 소비하게 된다. 다른 디지털 구동기 DRVF 는 디지털 구동기 DRV와 유사한 방식으로 동작한다. 제 7 트랜지스터 T7 및 제 10 트랜지스터 T10 의 기능은 각각 제 6 트랜지스터 T6 및 제 9 트랜지스터 T9 의 기능에 대응한다.
제 1 트랜지스터 T1 의 게이트와 제 1 공급 단자 VSS 간의 DC 경로를 제공하며 제 2 트랜지스터 T2 의 게이트와 제 2 공급 단자 VDD 간의 DC 경로를 제공하는 수단 DCMNS는 다른 방식으로 구현될 수 있다. 이는 가령 제 1 트랜지스터 T1 의 게이트 및 소스 간에 높은 옴 저항을 제공하며 제 2 트랜지스터 T2 의 게이트 및 소스 간에 높은 옴 저항을 제공함으로써 행해질 수 있다.
이러한 전자 회로는 개별 구성 요소로 구성될 수 있거나 집적 회로 내에서 사용될 수 있다. 전계 효과 트랜지스터 및 바이폴라 트랜지스터 모두가 사용될 수 있다. 전계 효과 트랜지스터 및 바이폴라 트랜지스터의 조합도 사용될 수 있다. 또한, 모든 N 도전성 타입 트랜지스터가 P 도전성 타입 트랜지스터로 동시에 대체된다면, 모든 P 도전성 타입 트랜지스터를 모든 N 도전성 타입 트랜지스터로 대체할 수도 있다.

Claims (5)

  1. 제 1 공급 단자(VSS) 및 제 2 공급 단자(VDD)와, 용량성 부하를 구동하기 위한 디지털 구동기(DRV)와, 디지털 입력 신호(UCLK)를 수신하는 입력 단자(CLK)를 구비한 전자 회로에 있어서,
    상기 디지털 구동기(DRV)는 상기 제 1 공급 단자(VSS)에 접속된 제 1 주 전류 전극 및 상기 용량성 부하를 구동하기 위해 접속된 제 2 주 전류 전극 및 제어 전극을 갖는 제 1 트랜지스터(T1)와, 상기 제 2 공급 단자(VDD)에 접속된 제 1 주 전류 전극 및 상기 제 1 트랜지스터(T1)의 상기 제 2 주 전류 전극에 접속된 제 2 주 전류 전극 및 제어 전극을 갖는 제 2 트랜지스터(T2)와, 상기 입력 단자(CLK) 및 상기 제 1 트랜지스터(T1)의 상기 제어 전극 간에 접속된 제 1 용량성 소자(C1)와, 상기 입력 단자(CLK) 및 상기 제 2 트랜지스터(T2)의 상기 제어 전극 간에 접속된 제 2 용량성 소자(C2)를 포함하는
    전자 회로.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터(T1)의 상기 제어 전극 및 상기 제 1 공급 단자(VSS) 간의 DC 경로를 제공하며, 상기 제 2 트랜지스터(T2)의 상기 제어 전극 및 상기 제 2 공급 단자(VDD) 간의 DC 경로를 제공하는 수단(DCMNS)을 더 포함하는
    전자 회로.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터(T1)의 상기 제어 전극 및 상기 제 1 공급 전압 단자(VSS) 간에 접속된 제 1 전류 소스 및 상기 제 2 트랜지스터(T2)의 상기 제어 전극 및 상기 제 2 공급 전압 소스(VDD) 간에 접속된 제 2 전류 소스를 더 포함하는
    전자 회로.
  4. 제 1 항에 있어서,
    입력 및 상기 제 1 트랜지스터(T1)의 상기 제어 전극에 접속된 출력을 갖는 제 1 전류 미러(mirror)(T5-T6)와, 입력 및 상기 제 2 트랜지스터(T2)의 상기 제어 전극에 접속된 출력을 갖는 제 2 전류 미러(T8-T9)와, 상기 제 1 전류 미러(T5 -T6)의 상기 입력 및 상기 제 2 전류 미러(T8-T9)의 상기 입력 간에 접속된 저항 소자(R)를 더 포함하는
    전자 회로.
  5. 제 1 항 내지 4 항 중 어느 한 항에 있어서,
    상기 디지털 구동기(DRV)의 상기 출력에 접속된 입력 및 출력을 갖는 다른 디지털 구동기(DRVF)와, 상기 제 1 디지털 구동기(DRV)의 상기 출력에 접속된 제 1 전하 펌프 캐패시터(CP1) 및 상기 다른 디지털 구동기(DRVF)의 상기 출력에 접속된 제 2 전하 펌프 캐패시터(CP2)를 구비한 전하 펌프(CHGP)를 더 포함하는
    전자 회로.
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