JP2003527023A - 容量負荷を駆動するデジタルドライバを有する電子回路 - Google Patents
容量負荷を駆動するデジタルドライバを有する電子回路Info
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
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Abstract
(57)【要約】
電子回路は、第１および第２の電源供給端子ＶSS，ＶDDをもち、第１のデジタルドライバＤＲＶの他にデジタルドライバＤＲＶFを有する。デジタルドライバDRV,DRVFは、チャージポンプCHGPのチャージポンプキャラクタCP1，CP2等の容量負荷を駆動するように配置される。第１のデジタルドライバＤＲＶは、第１の電源供給端子ＶSSに接続されたソース、第１のチャージポンプＣＰ1を駆動するために接続されたドレイン、およびゲートをもつ第１の電界効果トランジスタＴ1と、第２の電源供給端子ＶDDに接続されたソース、第１の電界効果トランジスタＴ1のドレインに接続されたドレイン、およびゲートをもつ第２の電界効果トランジスタＴ2と、第１の電界効果トランジスタＴ1のゲートとデジタル入力信号ＵCLKを受信する入力端子ＣＬＫとの間に接続された第１のキャパシタＣ1と、第２の電界効果トランジスタＴ2のゲートと入力端子ＣＬＫとの間に接続された第２のキャパシタＣ2とを備えている。デジタルドライバＤＲＶFは、デジタルドライバＤＲＶと同様に構成される。ＤＣパスは、電界効果トランジスタＴ1〜Ｔ4のゲートと供給端子ＶSS，ＶDDとの間に形成される。デジタルドライバDRV,DRVFの特殊な構成により、デジタルドライバDRV,DRVFの間には短絡回路電流は流れない。結果として、デジタルドライバDRV,DRVFは、非常に電力効率がよくなる。
Description
【０００１】
（技術分野）
本発明は、第１および第２の供給端子と、デジタル入力信号を受信する入力端
子をもち容量負荷を駆動するデジタルドライバと、を備えた電子回路に関する。
子をもち容量負荷を駆動するデジタルドライバと、を備えた電子回路に関する。
【０００２】
（背景技術）
この種の電子回路は、公知であり、図１に示されている。この電子回路は、電
圧源ＳＶから供給された供給電圧を受信する第１の供給端子ＶSSと第２の供給端
子ＶDDとを有する。この電子回路は、デジタルドライバＤＲＶ1の他に、デジタ
ルドライバＤＲＶ2と、チャージポンプＣＨＧＰとを有する。デジタルドライバ
は、一つのｎ型電界効果トランジスタと一つのｐ型電界効果トランジスタを有す
る公知のインバータで構成される。ドライバＤＲＶ1の入力は、デジタル入力信
号ＵCLKを受信する入力ＣＬＫに接続されている。ドライバＤＲＶ1の出力は、ド
ライバＤＲＶ2の入力と第１のチャージポンプＣＰ1に接続されている。ドライバ
ＤＲＶ2の出力は、第２のチャージポンプＣＰ2に接続されている。このようにし
て、チャージポンプのキャパシタＣＰ1，ＣＰ2は、逆位相で制御される。
圧源ＳＶから供給された供給電圧を受信する第１の供給端子ＶSSと第２の供給端
子ＶDDとを有する。この電子回路は、デジタルドライバＤＲＶ1の他に、デジタ
ルドライバＤＲＶ2と、チャージポンプＣＨＧＰとを有する。デジタルドライバ
は、一つのｎ型電界効果トランジスタと一つのｐ型電界効果トランジスタを有す
る公知のインバータで構成される。ドライバＤＲＶ1の入力は、デジタル入力信
号ＵCLKを受信する入力ＣＬＫに接続されている。ドライバＤＲＶ1の出力は、ド
ライバＤＲＶ2の入力と第１のチャージポンプＣＰ1に接続されている。ドライバ
ＤＲＶ2の出力は、第２のチャージポンプＣＰ2に接続されている。このようにし
て、チャージポンプのキャパシタＣＰ1，ＣＰ2は、逆位相で制御される。
【０００３】
公知の電子回路の欠点は、トランジスタＴ1，Ｔ2が、デジタル入力信号ＵCLK
がハイレベルからローレベルに、またはローレベルからハイレベルに変化する期
間内に同時に電流を流すことであり、これにより、第１の供給端子ＶSSと第２の
供給端子ＶDDとの間で短絡電流が流れる。これは、消費電力を不必要に増やして
しまう。
がハイレベルからローレベルに、またはローレベルからハイレベルに変化する期
間内に同時に電流を流すことであり、これにより、第１の供給端子ＶSSと第２の
供給端子ＶDDとの間で短絡電流が流れる。これは、消費電力を不必要に増やして
しまう。
【０００４】
本発明の目的は、上記の欠点のないデジタルドライバをもつ電子回路を提供す
ることにある。
ることにある。
【０００５】
（発明の開示）
本発明によれば、冒頭で説明した電子回路は、第１の供給端子に接続された第
１の主電流端子、容量負荷を駆動するために接続された第２の主電流端子、およ
び制御端子を有する第１のトランジスタと、第２の供給端子に接続された第１の
主電流端子、第１のトランジスタの第２の電流端子に接続された第２の主電流端
子、および制御端子を有する第２のトランジスタと、第１のトランジスタの入力
端子と制御端子との間に接続された第１の容量素子と、第２のトランジスタの入
力端子と制御端子との間に接続された第２の容量素子と、を備えている。
１の主電流端子、容量負荷を駆動するために接続された第２の主電流端子、およ
び制御端子を有する第１のトランジスタと、第２の供給端子に接続された第１の
主電流端子、第１のトランジスタの第２の電流端子に接続された第２の主電流端
子、および制御端子を有する第２のトランジスタと、第１のトランジスタの入力
端子と制御端子との間に接続された第１の容量素子と、第２のトランジスタの入
力端子と制御端子との間に接続された第２の容量素子と、を備えている。
【０００６】
第１および第２のトランジスタの制御端子は、直接ではないが、第１および第
２の容量素子をそれぞれ介して、入力端子に接続されている。これにより、第１
および第２のトランジスタは同時に電流を流せないように、第１および第２のト
ランジスタの制御端子に電圧を入力させることができる。第１および第２の供給
端子間の短絡回路電流を抑制できるため、電子回路の消費電力を削減できる。
２の容量素子をそれぞれ介して、入力端子に接続されている。これにより、第１
および第２のトランジスタは同時に電流を流せないように、第１および第２のト
ランジスタの制御端子に電圧を入力させることができる。第１および第２の供給
端子間の短絡回路電流を抑制できるため、電子回路の消費電力を削減できる。
【０００７】
本発明による電子回路の一実施形態は、第１のトランジスタの制御端子と第１
の供給端子との間にＤＣパスを設け、第２のトランジスタの制御端子と第２の供
給端子との間のＤＣパスを設ける手段を有する。
の供給端子との間にＤＣパスを設け、第２のトランジスタの制御端子と第２の供
給端子との間のＤＣパスを設ける手段を有する。
【０００８】
これにより、第１または第２のトランジスタは短期間のみ導電性になる。これ
は、デジタル入力信号の電圧レベルが変化した直後である。それ以外の期間は、
第１のトランジスタの制御端子の電位は、第１の供給端子の電位にほぼ等しくな
る。第２のトランジスタの制御端子の電位は、第２の供給端子の電位にほぼ等し
くなる。第１および第２のトランジスタは両方とも、この結果としての電流を流
さない。
は、デジタル入力信号の電圧レベルが変化した直後である。それ以外の期間は、
第１のトランジスタの制御端子の電位は、第１の供給端子の電位にほぼ等しくな
る。第２のトランジスタの制御端子の電位は、第２の供給端子の電位にほぼ等し
くなる。第１および第２のトランジスタは両方とも、この結果としての電流を流
さない。
【０００９】
本発明のさらなる長所は、請求項３〜５に述べられている。本発明によるデジ
タルドライバをもつ電子回路は、容量負荷が駆動されるべき種々の回路において
用いられうる。本発明によるデジタルドライバは、例えば、チャージポンプのチ
ャージポンプキャパシタを駆動するのに用いられる。
タルドライバをもつ電子回路は、容量負荷が駆動されるべき種々の回路において
用いられうる。本発明によるデジタルドライバは、例えば、チャージポンプのチ
ャージポンプキャパシタを駆動するのに用いられる。
【００１０】
（発明を実施するための最良の形態）
本発明は、図面を参照して以下に詳細に説明される。
【００１１】
図１〜図３において、同一の構成部分または要素には、同一の符号が付されて
いる。
いる。
【００１２】
図２は本発明による電子回路の一実施形態の回路図である。電子回路は、第１
の供給端子ＶSSと第２の供給端子ＶDDとの間に接続された供給電圧源ＳＶから電
圧供給を受ける。電子回路は、デジタルドライバＤＲＶの他に、さらなるデジタ
ルドライバＤＲＶFと、チャージポンプＣＨＧＰと、を備えている。デジタルド
ライバＤＲＶは、第１の電界効果トランジスタＴ1と、第２の電界効果トランジ
スタＴ2と、第１のキャパシタＣ1に設けられた第１の容量素子と、第２のキャパ
シタＣ2に設けられた第２の容量素子とを有する。第１および第２のトランジス
タＴ1，Ｔ2のソースは第１の供給端子ＶSSと第２の供給端子ＶDDにそれぞれ接続
されている。。第１および第２のトランジスタＴ1，Ｔ2のドレインは相互接続さ
れている。第１のキャパシタＣ1は、第１のトランジスタＴ1のゲートとデジタル
入力信号ＵCLKを受信する入力端子ＣＬＫとの間に接続されている。第２のキャ
パシタＣ2は、第２のトランジスタＴ2のゲートと入力端子ＣＬＫとの間に接続さ
れている。電子回路は、第１のトランジスタＴ1の制御端子と第１の供給端子ＶS
Sとの間にＤＣパスを設け、かつ第２のトランジスタＴ2の制御端子と第２の供給
端子ＶDDとの間にＤＣパスを設ける手段DCMNSをさらに有する。さらに、ドライ
バＤＲＶFは、第３の電界効果トランジスタＴ3、第４の電界効果トランジスタＴ
4、第３のキャパシタＣ3、および第４のキャパシタＣ4を有する。第３のトラン
ジスタＴ3と第４のトランジスタＴ4の各ソースはそれぞれ、第１の供給端子ＶSS
と第２の供給端子ＶDDに接続されている。第３のトランジスタＴ3と第４のトラ
ンジスタＴ4の各ドレインは相互接続されている。第３のキャパシタＣ3は、第３
のトランジスタＴ3のゲートと、トランジスタＴ1，Ｔ2の各ドレインとに接続さ
れている。第４のトランジスタＣ4は、第４のトランジスタＴ4のゲートと、第１
および第２のトランジスタＴ1，Ｔ2の各ドレインとに接続されている。
の供給端子ＶSSと第２の供給端子ＶDDとの間に接続された供給電圧源ＳＶから電
圧供給を受ける。電子回路は、デジタルドライバＤＲＶの他に、さらなるデジタ
ルドライバＤＲＶFと、チャージポンプＣＨＧＰと、を備えている。デジタルド
ライバＤＲＶは、第１の電界効果トランジスタＴ1と、第２の電界効果トランジ
スタＴ2と、第１のキャパシタＣ1に設けられた第１の容量素子と、第２のキャパ
シタＣ2に設けられた第２の容量素子とを有する。第１および第２のトランジス
タＴ1，Ｔ2のソースは第１の供給端子ＶSSと第２の供給端子ＶDDにそれぞれ接続
されている。。第１および第２のトランジスタＴ1，Ｔ2のドレインは相互接続さ
れている。第１のキャパシタＣ1は、第１のトランジスタＴ1のゲートとデジタル
入力信号ＵCLKを受信する入力端子ＣＬＫとの間に接続されている。第２のキャ
パシタＣ2は、第２のトランジスタＴ2のゲートと入力端子ＣＬＫとの間に接続さ
れている。電子回路は、第１のトランジスタＴ1の制御端子と第１の供給端子ＶS
Sとの間にＤＣパスを設け、かつ第２のトランジスタＴ2の制御端子と第２の供給
端子ＶDDとの間にＤＣパスを設ける手段DCMNSをさらに有する。さらに、ドライ
バＤＲＶFは、第３の電界効果トランジスタＴ3、第４の電界効果トランジスタＴ
4、第３のキャパシタＣ3、および第４のキャパシタＣ4を有する。第３のトラン
ジスタＴ3と第４のトランジスタＴ4の各ソースはそれぞれ、第１の供給端子ＶSS
と第２の供給端子ＶDDに接続されている。第３のトランジスタＴ3と第４のトラ
ンジスタＴ4の各ドレインは相互接続されている。第３のキャパシタＣ3は、第３
のトランジスタＴ3のゲートと、トランジスタＴ1，Ｔ2の各ドレインとに接続さ
れている。第４のトランジスタＣ4は、第４のトランジスタＴ4のゲートと、第１
および第２のトランジスタＴ1，Ｔ2の各ドレインとに接続されている。
【００１３】
手段DCMNSは、第５のトランジスタＴ5、第６のトランジスタＴ6、第８のトラ
ンジスタＴ8、第９のトランジスタＴ9および抵抗Ｒを有する。第５および第６の
トランジスタＴ5，Ｔ6の各ソースは、第１の供給端子ＶSSに接続されている。第
８および第９のトランジスタＴ8，Ｔ9の各ソースは、第２の供給端子ＶDDに接続
されている。第５のトランジスタＴ5のゲートおよびドレインは、相互接続され
ている。第８のトランジスタＴ8のドレインおよびゲートは、相互接続されてい
る。抵抗Ｒは、第５のトランジスタＴ5のドレインと第８のトランジスタＴ8のド
レインとの間に接続されている。第６のトランジスタＴ6のドレインは、第１の
トランジスタＴ1のゲートに接続されている。第９のトランジスタＴ9のドレイン
は、第２のトランジスタＴ2のゲートに接続されている。第６のトランジスタＴ6
のゲートは、第５のトランジスタＴ5に接続されている。第９のトランジスタＴ9
のゲートは、第８のトランジスタＴ8のゲートに接続されている。
ンジスタＴ8、第９のトランジスタＴ9および抵抗Ｒを有する。第５および第６の
トランジスタＴ5，Ｔ6の各ソースは、第１の供給端子ＶSSに接続されている。第
８および第９のトランジスタＴ8，Ｔ9の各ソースは、第２の供給端子ＶDDに接続
されている。第５のトランジスタＴ5のゲートおよびドレインは、相互接続され
ている。第８のトランジスタＴ8のドレインおよびゲートは、相互接続されてい
る。抵抗Ｒは、第５のトランジスタＴ5のドレインと第８のトランジスタＴ8のド
レインとの間に接続されている。第６のトランジスタＴ6のドレインは、第１の
トランジスタＴ1のゲートに接続されている。第９のトランジスタＴ9のドレイン
は、第２のトランジスタＴ2のゲートに接続されている。第６のトランジスタＴ6
のゲートは、第５のトランジスタＴ5に接続されている。第９のトランジスタＴ9
のゲートは、第８のトランジスタＴ8のゲートに接続されている。
【００１４】
電子回路はまた、第３のトランジスタＴ3の制御端子と第１の供給端子ＶSSと
の間にＤＣパスを設け、かつ第４のトランジスタＴ4の制御端子と第２の供給端
子ＶDDとの間にＤＣパスを設ける手段をさらに有する。これらの手段は、第７の
トランジスタＴ7と第１０のトランジスタＴ10とで構成されている。第７のトラ
ンジスタＴ7のソースは、第１の供給端子ＶSSに接続されている。第７のトラン
ジスタＴ7のゲートは、第５のトランジスタＴ5のゲートに接続されている。第１
０のトランジスタＴ10のゲートは、第８のトランジスタＴ8のゲートに接続され
ている。第７のトランジスタＴ7のドレインは、第３のトランジスタＴ3のゲート
に接続されている。第１０のトランジスタＴ10のドレインは、第４のトランジス
タＴ4のゲートに接続されている。
の間にＤＣパスを設け、かつ第４のトランジスタＴ4の制御端子と第２の供給端
子ＶDDとの間にＤＣパスを設ける手段をさらに有する。これらの手段は、第７の
トランジスタＴ7と第１０のトランジスタＴ10とで構成されている。第７のトラ
ンジスタＴ7のソースは、第１の供給端子ＶSSに接続されている。第７のトラン
ジスタＴ7のゲートは、第５のトランジスタＴ5のゲートに接続されている。第１
０のトランジスタＴ10のゲートは、第８のトランジスタＴ8のゲートに接続され
ている。第７のトランジスタＴ7のドレインは、第３のトランジスタＴ3のゲート
に接続されている。第１０のトランジスタＴ10のドレインは、第４のトランジス
タＴ4のゲートに接続されている。
【００１５】
チャージポンプCHGPは、第１のチャージポンプキャパシタＣＰ1と、第２のチ
ャージポンプキャパシタＣＰ2と、容量負荷ＣLと、第１〜第４のダイオードＤ1
〜Ｄ4とを有する。容量負荷ＣLは、第１の端子により第１の供給端子ＶSSに接続
され、第２の端子により第４のダイオードＤ4を介して第２の供給端子ＶDDに接
続されている。ダイオードＤ1〜Ｄ3は、第２の供給端子ＶDDと容量負荷ＣLの第
２の端子との間に直列に接続されている。第１のチャージポンプキャパシタＣＰ
1は、第２のトランジスタＴ2のドレインと第１および第２のダイオードＤ1，Ｄ2
の共通接続点とに接続されている。第２のチャージポンプキャパシタは、第４の
トランジスタＴ4と第２および第３のダイオードＤ2，Ｄ3の共通接続点との間に
接続されている。
ャージポンプキャパシタＣＰ2と、容量負荷ＣLと、第１〜第４のダイオードＤ1
〜Ｄ4とを有する。容量負荷ＣLは、第１の端子により第１の供給端子ＶSSに接続
され、第２の端子により第４のダイオードＤ4を介して第２の供給端子ＶDDに接
続されている。ダイオードＤ1〜Ｄ3は、第２の供給端子ＶDDと容量負荷ＣLの第
２の端子との間に直列に接続されている。第１のチャージポンプキャパシタＣＰ
1は、第２のトランジスタＴ2のドレインと第１および第２のダイオードＤ1，Ｄ2
の共通接続点とに接続されている。第２のチャージポンプキャパシタは、第４の
トランジスタＴ4と第２および第３のダイオードＤ2，Ｄ3の共通接続点との間に
接続されている。
【００１６】
第１の供給端子ＶSSに対する第１のトランジスタＴ1のゲート電位は、Ｕ1で参
照される。第１の供給端子ＶSSに対する第２のトランジスタＴ2のゲート電位は
、Ｕ2で参照される。
照される。第１の供給端子ＶSSに対する第２のトランジスタＴ2のゲート電位は
、Ｕ2で参照される。
【００１７】
図２の電子回路は、本発明のデジタルドライバが用いられる電子回路の一例で
ある。この場合、２つのドライバＤＲＶ，ＤＲＶFがあり、これらドライバは、
チャージポンプCHGPの対応するチャージポンプキャパシタＣＰ1，ＣＰ2を駆動す
るために用いられる。
ある。この場合、２つのドライバＤＲＶ，ＤＲＶFがあり、これらドライバは、
チャージポンプCHGPの対応するチャージポンプキャパシタＣＰ1，ＣＰ2を駆動す
るために用いられる。
【００１８】
図示されたチャージポンプCHGPの代わりに、他の種類のチャージポンプを用い
ることもできる。容量負荷を形成する限り、本発明によるデジタルドライバをも
つ完全に異なる回路を駆動することもできる。
ることもできる。容量負荷を形成する限り、本発明によるデジタルドライバをも
つ完全に異なる回路を駆動することもできる。
【００１９】
図２の回路の動作は、図３の信号図を参照して説明される。
【００２０】
時刻ｔ0にて、入力端子ＣＬＫでのデジタル入力信号ＵCLKの値は、かなりの時
間、略０ボルトに等しい。第５のトランジスタＴ5と第８のトランジスタＴ8はダ
イオードとして接続されているので、第５のトランジスタＴ5、抵抗Ｒおよび第
８のトランジスタＴ8により形成されるパスは、常に電流を流す。その結果、第
６のトランジスタＴ6は、第１のトランジスタＴ1のゲートと第１の供給端子ＶSS
との間のＤＣパスを形成する。また、第９のトランジスタＴ9は第２のトランジ
スタＴ2のゲートと第２の供給端子ＶDDとの間のＤＣパスを形成する。これは、
第１のトランジスタＴ1のゲート−ソース電圧と第２のトランジスタＴ2のゲート
−ソース電圧とを略０ボルトにする。入力端子ＣＬＫの電位は、第１の供給端子
ＶSSの電位に略等しく、第１のキャパシタＣ1の両端電圧は供給電圧源ＳＶによ
り供給された供給電圧に略等しい。第１および第２のトランジスタＴ1，Ｔ2は電
流を流さない。時刻ｔ1で、デジタル入力信号ＵCLKは、ローレベルからハイレベ
ルに変化する。これにより、入力端子ＣＬＫの電位を供給電圧に略等しくする。
Ｕ1で示された第１のトランジスタＴ1のゲート−ソース間電圧は一時的にハイレ
ベルになる。これは、第１のトランジスタＴ1のゲートが第１のキャパシタＣ1を
介して入力端子ＣＬＫに接続されるためである。しかしながら、第６のトランジ
スタＴ6は常に導通状態である。結果として、Ｕ1は再び急速に略０ボルトになる
。
間、略０ボルトに等しい。第５のトランジスタＴ5と第８のトランジスタＴ8はダ
イオードとして接続されているので、第５のトランジスタＴ5、抵抗Ｒおよび第
８のトランジスタＴ8により形成されるパスは、常に電流を流す。その結果、第
６のトランジスタＴ6は、第１のトランジスタＴ1のゲートと第１の供給端子ＶSS
との間のＤＣパスを形成する。また、第９のトランジスタＴ9は第２のトランジ
スタＴ2のゲートと第２の供給端子ＶDDとの間のＤＣパスを形成する。これは、
第１のトランジスタＴ1のゲート−ソース電圧と第２のトランジスタＴ2のゲート
−ソース電圧とを略０ボルトにする。入力端子ＣＬＫの電位は、第１の供給端子
ＶSSの電位に略等しく、第１のキャパシタＣ1の両端電圧は供給電圧源ＳＶによ
り供給された供給電圧に略等しい。第１および第２のトランジスタＴ1，Ｔ2は電
流を流さない。時刻ｔ1で、デジタル入力信号ＵCLKは、ローレベルからハイレベ
ルに変化する。これにより、入力端子ＣＬＫの電位を供給電圧に略等しくする。
Ｕ1で示された第１のトランジスタＴ1のゲート−ソース間電圧は一時的にハイレ
ベルになる。これは、第１のトランジスタＴ1のゲートが第１のキャパシタＣ1を
介して入力端子ＣＬＫに接続されるためである。しかしながら、第６のトランジ
スタＴ6は常に導通状態である。結果として、Ｕ1は再び急速に略０ボルトになる
。
【００２１】
第１のキャパシタＣ1の両端電圧は、供給電圧に等しくなる。第２のトランジ
スタＴ2のゲート電位は入力端子ＣＬＫの電位に等しく、第２のキャパシタＣ2の
両端電圧は略０ボルトに等しい。時刻ｔ3にて、デジタル入力信号ＵCLKはハイレ
ベルからローレベルに変化する。これにより、入力端子ＣＬＫの電位は再び第１
の供給端子ＶSSでの電位に等しくなる。第２のキャパシタＣ2はその時点では充
電されず、電圧Ｕ2はほぼ０ボルトに略等しくなる。これは一時的である。その
理由は、第９のトランジスタＴ9は常に導通状態であり、Ｕ2は再び急速に供給電
圧に等しくなるためである。
スタＴ2のゲート電位は入力端子ＣＬＫの電位に等しく、第２のキャパシタＣ2の
両端電圧は略０ボルトに等しい。時刻ｔ3にて、デジタル入力信号ＵCLKはハイレ
ベルからローレベルに変化する。これにより、入力端子ＣＬＫの電位は再び第１
の供給端子ＶSSでの電位に等しくなる。第２のキャパシタＣ2はその時点では充
電されず、電圧Ｕ2はほぼ０ボルトに略等しくなる。これは一時的である。その
理由は、第９のトランジスタＴ9は常に導通状態であり、Ｕ2は再び急速に供給電
圧に等しくなるためである。
【００２２】
したがって、第１のトランジスタＴ1は短時間だけ、すなわち、デジタル入力
信号ＵCLKがローレベルからハイレベルに切り替わるときはいつでも、電流を流
す。第２のトランジスタＴ2は、デジタル入力信号ＵCLKがハイレベルからローレ
ベルになるときの短時間の間だけ電流を流す。デジタルドライバＤＲＶはほとん
ど電力を消費しないことになる。さらに、デジタルドライバＤＲＶFは、デジタ
ルドライバＤＲＶと同様に動作する。第７のトランジスタＴ7と第１０のトラン
ジスタＴ10の機能は、第６のトランジスタＴ6と第９のトランジスタＴ9の機能に
対応する。
信号ＵCLKがローレベルからハイレベルに切り替わるときはいつでも、電流を流
す。第２のトランジスタＴ2は、デジタル入力信号ＵCLKがハイレベルからローレ
ベルになるときの短時間の間だけ電流を流す。デジタルドライバＤＲＶはほとん
ど電力を消費しないことになる。さらに、デジタルドライバＤＲＶFは、デジタ
ルドライバＤＲＶと同様に動作する。第７のトランジスタＴ7と第１０のトラン
ジスタＴ10の機能は、第６のトランジスタＴ6と第９のトランジスタＴ9の機能に
対応する。
【００２３】
第１のトランジスタＴ1のゲートと第１の供給端子ＶSSとの間と、第２のトラ
ンジスタＴ2のゲートと第２の供給端子ＶDDとの間とに、ＤＣパスを設ける手段D
CMNSは、他の手法でも実施しうる。これは例えば、第１のトランジスタＴ1のゲ
ートおよびソースと、第２のトランジスタＴ2のゲートおよびソースとの間に、
高いオーミック提供を設けることによりなしうる。
ンジスタＴ2のゲートと第２の供給端子ＶDDとの間とに、ＤＣパスを設ける手段D
CMNSは、他の手法でも実施しうる。これは例えば、第１のトランジスタＴ1のゲ
ートおよびソースと、第２のトランジスタＴ2のゲートおよびソースとの間に、
高いオーミック提供を設けることによりなしうる。
【００２４】
電子回路は、ディスクリートの部品で構成してもよいし、集積回路で構成して
もよい。電界効果トランジスタとバイポーラトランジスタのどちらも利用可能で
ある。電界効果トランジスタとバイポーラトランジスタを組み合わせて用いても
よい。また、もしすべてのｎ導電型トランジスタが同時にｐ導電型トランジスタ
に置き換えられるなら、すべてのｐ導電型トランジスタをｎ導電型トランジスタ
と置き換えることもできる。
もよい。電界効果トランジスタとバイポーラトランジスタのどちらも利用可能で
ある。電界効果トランジスタとバイポーラトランジスタを組み合わせて用いても
よい。また、もしすべてのｎ導電型トランジスタが同時にｐ導電型トランジスタ
に置き換えられるなら、すべてのｐ導電型トランジスタをｎ導電型トランジスタ
と置き換えることもできる。
【図１】
デジタルドライバとチャージポンプをもつ公知の電子回路を示す図。
【図２】
本発明による電子回路の一実施形態の回路図。
【図３】
図２に示す実施形態を説明するための信号図。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 アブラハム、ケイ．バン、デン、ヘーベル
オランダ国5656、アーアー、アインドーフ
ェン、プロフ．ホルストラーン、６
Ｆターム(参考） 5H730 AS04 BB02 DD04
5J055 AX12 AX27 BX16 CX12 DX03
DX12 DX56 DX72 DX73 DX83
EX06 EX07 EY01 EY10 EY12
EY17 EY21 EZ04 EZ55 FX18
GX01 GX04 GX05
【要約の続き】
ＶSS，ＶDDとの間に形成される。デジタルドライバDRV,
DRVFの特殊な構成により、デジタルドライバDRV,DRVFの
間には短絡回路電流は流れない。結果として、デジタル
ドライバDRV,DRVFは、非常に電力効率がよくなる。
Claims (5)
- 【請求項１】 第１および第２の供給端子と、デジタル入力信号を受信する入力端子をもち容
量負荷を駆動するデジタルドライバと、を備えた電子回路であって、 前記デジタルドライバは、 前記第１の供給端子に接続されている。第１の主電流端子と、容量負荷を駆動
するために接続されている。第２の主電流端子と、制御端子と、を有する第１の
トランジスタと、 第２の供給端子に接続されている。第１の主電流端子と、前記第１のトランジ
スタの第２の主電流端子に接続されている。第２の主電流端子と、制御端子と、
を有する第２のトランジスタと、 前記第１のトランジスタの入力端子と制御端子に接続されている。第１の容量
素子と、 前記第２のトランジスタの入力端子と制御端子に接続されている。第２の容量
素子と、を有することを特徴とする電子回路。 - 【請求項２】 前記第１のトランジスタの制御端子と前記第１の供給端子との間にＤＣパスを
設け、前記第２のトランジスタの制御端子と前記第２の供給端子との間にＤＣパ
スを設ける手段をさらに備えることを特徴とする請求項１に記載の電子回路。 - 【請求項３】 前記第１のトランジスタの制御端子と前記第１の供給電圧端子とに接続されて
いる。第１の電流源と、前記第２のトランジスタの制御端子と前記第２の供給電
圧端子とに接続されている。第２の電流源と、をさらに備えることを特徴とする
請求項１に記載の電子回路。 - 【請求項４】 前記第１のトランジスタの制御端子に接続されている。入出力端子をもつ第１
のカレントミラーと、 前記第２のトランジスタの制御端子に接続されている。入出力端子をもつ第２
のカレントミラーと、 前記第１のカレントミラーの入力端子と前記第２のカレントミラーの入力端子
とに接続されている。抵抗素子と、をさらに備えることを特徴とする請求項１に
記載の電子回路。 - 【請求項５】 前記デジタルドライバの出力端子に接続されている。入力端子と、出力端子と
を有する他のデジタルドライバと、 最初の前記デジタルドライバの出力端子に接続されている。第１のチャージポ
ンプキャパシタと、前記他のデジタルドライバの出力端子に接続されている。第
２のチャージポンプキャパシタと、をもつチャージポンプと、をさらに備えるこ
とを特徴とする請求項１〜４のいずれかに記載の電子回路。
Applications Claiming Priority (3)
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|---|---|---|---|
| EP00200938.9 | 2000-03-15 | ||
| EP00200938 | 2000-03-15 | ||
| PCT/EP2001/002415 WO2001069785A1 (en) | 2000-03-15 | 2001-03-05 | Electronic circuit provided with a digital driver for driving a capacitive load |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP2003527023A (ja) |
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| AT (1) | ATE485631T1 (ja) |
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| WO (1) | WO2001069785A1 (ja) |
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-
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- 2001-03-05 WO PCT/EP2001/002415 patent/WO2001069785A1/en active Application Filing
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- 2001-03-05 AT AT01917058T patent/ATE485631T1/de not_active IP Right Cessation
- 2001-03-14 US US09/808,276 patent/US6400192B2/en not_active Expired - Lifetime
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