JP2001136733A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
- Publication number
- JP2001136733A JP2001136733A JP31159299A JP31159299A JP2001136733A JP 2001136733 A JP2001136733 A JP 2001136733A JP 31159299 A JP31159299 A JP 31159299A JP 31159299 A JP31159299 A JP 31159299A JP 2001136733 A JP2001136733 A JP 2001136733A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- fet
- gate
- potential
- charge pump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 同じ電源電圧を使用しても従来のチャージポ
ンプ回路より大きい昇圧電圧が得られ、また、同じ昇圧
電圧を得る場合でも段数が少なくて済むチャージポンプ
回路を提供すること。 【解決手段】 第１の交流信号及び第２の交流信号を整
流することにより第１の電位を第２の電位に昇圧するチ
ャージポンプ回路であって、第１の電位と第２の電位と
の間の経路に直列に含まれる複数のＰチャネルＭＯＳ−
ＦＥＴと、複数のＰチャネルＭＯＳ−ＦＥＴの１つおき
の接続点と第１の交流信号との間にそれぞれ接続された
第１郡のコンデンサと、複数のＰチャネルＭＯＳ−ＦＥ
Ｔの他の１つおきの接続点と第２の交流信号との間にそ
れぞれ接続された第２郡のコンデンサとを具備する。
ンプ回路より大きい昇圧電圧が得られ、また、同じ昇圧
電圧を得る場合でも段数が少なくて済むチャージポンプ
回路を提供すること。 【解決手段】 第１の交流信号及び第２の交流信号を整
流することにより第１の電位を第２の電位に昇圧するチ
ャージポンプ回路であって、第１の電位と第２の電位と
の間の経路に直列に含まれる複数のＰチャネルＭＯＳ−
ＦＥＴと、複数のＰチャネルＭＯＳ−ＦＥＴの１つおき
の接続点と第１の交流信号との間にそれぞれ接続された
第１郡のコンデンサと、複数のＰチャネルＭＯＳ−ＦＥ
Ｔの他の１つおきの接続点と第２の交流信号との間にそ
れぞれ接続された第２郡のコンデンサとを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、チャージポンプ回
路に関し、特に、ＭＯＳ−ＦＥＴを使用したチャージポ
ンプ回路に関する。
路に関し、特に、ＭＯＳ−ＦＥＴを使用したチャージポ
ンプ回路に関する。
【０００２】
【従来の技術】例えば、Ｅ2ＰＲＯＭにおいてデータの
書き込みを行うためには、１２〜１８Ｖの電圧が必要で
ある。ところが、３〜５Ｖ単一電源でＥ2ＰＲＯＭを駆
動する場合には、チャージポンプ回路により電源電圧を
昇圧しなければならない。
書き込みを行うためには、１２〜１８Ｖの電圧が必要で
ある。ところが、３〜５Ｖ単一電源でＥ2ＰＲＯＭを駆
動する場合には、チャージポンプ回路により電源電圧を
昇圧しなければならない。
【０００３】一般に、Ｅ2ＰＲＯＭ等を含む半導体集積
回路においては、デバイス特性上Ｐ基板プロセスが使用
されて来たため、ＮチャネルＭＯＳ−ＦＥＴを整流素子
として使用するチャージポンプ回路が広く用いられてい
る。図５は、このような従来のチャージポンプ回路を示
す回路図である。
回路においては、デバイス特性上Ｐ基板プロセスが使用
されて来たため、ＮチャネルＭＯＳ−ＦＥＴを整流素子
として使用するチャージポンプ回路が広く用いられてい
る。図５は、このような従来のチャージポンプ回路を示
す回路図である。
【０００４】図５において、チャージポンプ回路はｎ段
の整流回路を有しており、各段の整流回路は、Ｎチャネ
ルトランジスタ（ＭＯＳ−ＦＥＴ）Ｑ１１、Ｑ１２、・
・・及びコンデンサＣ１１、Ｃ１２、・・・を含んでい
る。各段のトランジスタのソースが、次段のトランジス
タのドレインに接続されている。第ｎ段のトランジスタ
Ｑ１４に接続されたトランジスタＱ１５は、出力端子か
らの電流の逆流を防止するためのものであり、出力端子
には負荷容量としてのコンデンサＣ１４が接続されてい
る。
の整流回路を有しており、各段の整流回路は、Ｎチャネ
ルトランジスタ（ＭＯＳ−ＦＥＴ）Ｑ１１、Ｑ１２、・
・・及びコンデンサＣ１１、Ｃ１２、・・・を含んでい
る。各段のトランジスタのソースが、次段のトランジス
タのドレインに接続されている。第ｎ段のトランジスタ
Ｑ１４に接続されたトランジスタＱ１５は、出力端子か
らの電流の逆流を防止するためのものであり、出力端子
には負荷容量としてのコンデンサＣ１４が接続されてい
る。
【０００５】クロック信号ＣＬ１がインバータ１で反転
されて、反転クロック信号ＣＬ２が作成される。クロッ
ク信号ＣＬ１と反転クロック信号ＣＬ２は交互に各段の
コンデンサに供給され、それぞれのＮチャネルトランジ
スタによって整流されて直流電圧が発生する。クロック
信号ＣＬ１と反転クロック信号ＣＬ２が、高電位側の電
源電圧ＶDDと低電位側の電源電圧ＶSSとの間で振動する
ものとすると、第ｎ段から出力される直流電圧ＶOUTは
次式で与えられる。
されて、反転クロック信号ＣＬ２が作成される。クロッ
ク信号ＣＬ１と反転クロック信号ＣＬ２は交互に各段の
コンデンサに供給され、それぞれのＮチャネルトランジ
スタによって整流されて直流電圧が発生する。クロック
信号ＣＬ１と反転クロック信号ＣＬ２が、高電位側の電
源電圧ＶDDと低電位側の電源電圧ＶSSとの間で振動する
ものとすると、第ｎ段から出力される直流電圧ＶOUTは
次式で与えられる。
【０００６】ＶOUT＝ＶDD＋ｎ（ＶDD−ＶSS−ＶTH） ここで、ＶTHは、Ｎチャネルトランジスタのゲート・ソ
ース間しきい電圧である。また、電源電圧ＶDDとＶSSと
の内の一方は、通常は接地されて０Ｖとなる。
ース間しきい電圧である。また、電源電圧ＶDDとＶSSと
の内の一方は、通常は接地されて０Ｖとなる。
【０００７】
【発明が解決しようとする課題】しかしながら、各段ご
とに昇圧が進んで、Ｎチャネルトランジスタのソース・
ドレイン領域と基板との電位差が大きくなると、基板バ
イアス効果（バックゲート効果）によりゲート・ソース
間しきい電圧ＶTHが増加してしまい、ＶTH≧（Ｖ DD−Ｖ
SS）となる段数で昇圧が不可能となる。また、昇圧が可
能な電圧範囲で使用するにしても、ゲート・ソース間し
きい電圧ＶTHが増加すると、その分だけ段数を増やさな
ければならないが、各段ごとに１つのコンデンサを必要
とするため、段数を増やすとチップサイズが大きくなっ
てしまう。さらに、段数を増やすと目標電圧に到達する
までの時間が長くかかり、例えばＥ2ＰＲＯＭにおいて
は、データを書き込むための時間が長くなってしまう。
とに昇圧が進んで、Ｎチャネルトランジスタのソース・
ドレイン領域と基板との電位差が大きくなると、基板バ
イアス効果（バックゲート効果）によりゲート・ソース
間しきい電圧ＶTHが増加してしまい、ＶTH≧（Ｖ DD−Ｖ
SS）となる段数で昇圧が不可能となる。また、昇圧が可
能な電圧範囲で使用するにしても、ゲート・ソース間し
きい電圧ＶTHが増加すると、その分だけ段数を増やさな
ければならないが、各段ごとに１つのコンデンサを必要
とするため、段数を増やすとチップサイズが大きくなっ
てしまう。さらに、段数を増やすと目標電圧に到達する
までの時間が長くかかり、例えばＥ2ＰＲＯＭにおいて
は、データを書き込むための時間が長くなってしまう。
【０００８】そこで、上記の点に鑑み、本発明の目的
は、同じ電源電圧を使用しても従来のチャージポンプ回
路より大きい昇圧電圧が得られ、また、同じ昇圧電圧を
得る場合でも段数が少なくて済むチャージポンプ回路を
提供することである。
は、同じ電源電圧を使用しても従来のチャージポンプ回
路より大きい昇圧電圧が得られ、また、同じ昇圧電圧を
得る場合でも段数が少なくて済むチャージポンプ回路を
提供することである。
【０００９】
【課題を解決するための手段】以上の課題を解決するた
め、本発明の第１の観点によるチャージポンプ回路は、
第１の交流信号及び第２の交流信号を整流することによ
り第１の電位を第２の電位に昇圧するチャージポンプ回
路であって、第１の電位と第２の電位との間の経路に直
列に含まれる複数のＰチャネルＭＯＳ−ＦＥＴと、複数
のＰチャネルＭＯＳ−ＦＥＴの１つおきの接続点と第１
の交流信号との間にそれぞれ接続された第１郡のコンデ
ンサと、複数のＰチャネルＭＯＳ−ＦＥＴの他の１つお
きの接続点と第２の交流信号との間にそれぞれ接続され
た第２郡のコンデンサとを具備することを特徴とする。
め、本発明の第１の観点によるチャージポンプ回路は、
第１の交流信号及び第２の交流信号を整流することによ
り第１の電位を第２の電位に昇圧するチャージポンプ回
路であって、第１の電位と第２の電位との間の経路に直
列に含まれる複数のＰチャネルＭＯＳ−ＦＥＴと、複数
のＰチャネルＭＯＳ−ＦＥＴの１つおきの接続点と第１
の交流信号との間にそれぞれ接続された第１郡のコンデ
ンサと、複数のＰチャネルＭＯＳ−ＦＥＴの他の１つお
きの接続点と第２の交流信号との間にそれぞれ接続され
た第２郡のコンデンサとを具備することを特徴とする。
【００１０】ここで、チャージポンプ回路が、第１の交
流信号を反転することにより第２の交流信号を発生する
反転手段をさらに具備しても良い。
流信号を反転することにより第２の交流信号を発生する
反転手段をさらに具備しても良い。
【００１１】また、チャージポンプ回路が、各Ｐチャネ
ルＭＯＳ−ＦＥＴのゲートと第１又は第２の交流信号と
の間にそれぞれ接続された第３郡のコンデンサと、
（ａ）このＰチャネルＭＯＳ−ＦＥＴのドレインに接続
されたドレイン及びゲートと、このＰチャネルＭＯＳ−
ＦＥＴのゲートに接続されたソースとをそれぞれ有する
複数のＮチャネルＭＯＳ−ＦＥＴと、（ｂ）このＰチャ
ネルＭＯＳ−ＦＥＴのドレインに接続されたソースと、
このＰチャネルＭＯＳ−ＦＥＴのゲートに接続されたド
レインと、このＰチャネルＭＯＳ−ＦＥＴのソースに接
続されたゲートとをそれぞれ有する複数のＰチャネルＭ
ＯＳ−ＦＥＴとの、（ａ）と（ｂ）の内の少なくとも一
方とをさらに具備しても良い。
ルＭＯＳ−ＦＥＴのゲートと第１又は第２の交流信号と
の間にそれぞれ接続された第３郡のコンデンサと、
（ａ）このＰチャネルＭＯＳ−ＦＥＴのドレインに接続
されたドレイン及びゲートと、このＰチャネルＭＯＳ−
ＦＥＴのゲートに接続されたソースとをそれぞれ有する
複数のＮチャネルＭＯＳ−ＦＥＴと、（ｂ）このＰチャ
ネルＭＯＳ−ＦＥＴのドレインに接続されたソースと、
このＰチャネルＭＯＳ−ＦＥＴのゲートに接続されたド
レインと、このＰチャネルＭＯＳ−ＦＥＴのソースに接
続されたゲートとをそれぞれ有する複数のＰチャネルＭ
ＯＳ−ＦＥＴとの、（ａ）と（ｂ）の内の少なくとも一
方とをさらに具備しても良い。
【００１２】あるいは、チャージポンプ回路が、第１段
のＰチャネルＭＯＳ−ＦＥＴのゲートに接続された出力
端子と、第１又は第２の交流信号に接続された入力端子
とを有するインバータと、第２段以降の各ＰチャネルＭ
ＯＳ−ＦＥＴのゲートに接続された出力端子と、このＰ
チャネルＭＯＳ−ＦＥＴのソースに接続された入力端子
とをそれぞれ有する複数のインバータとをさらに具備し
ても良い。
のＰチャネルＭＯＳ−ＦＥＴのゲートに接続された出力
端子と、第１又は第２の交流信号に接続された入力端子
とを有するインバータと、第２段以降の各ＰチャネルＭ
ＯＳ−ＦＥＴのゲートに接続された出力端子と、このＰ
チャネルＭＯＳ−ＦＥＴのソースに接続された入力端子
とをそれぞれ有する複数のインバータとをさらに具備し
ても良い。
【００１３】本発明の第２の観点によるチャージポンプ
回路は、交流信号を整流することにより第１の電位を第
２の電位に昇圧するチャージポンプ回路であって、第１
の電位と第２の電位との間の経路に直列に含まれる複数
のＰチャネルＭＯＳ−ＦＥＴと、複数のＰチャネルＭＯ
Ｓ−ＦＥＴの１つおきの接続点と交流信号との間にそれ
ぞれ接続された第１郡のコンデンサと、複数のＰチャネ
ルＭＯＳ−ＦＥＴの他の１つおきの接続点をそれぞれ交
流的に接地するための第２郡のコンデンサと、を具備す
ることを特徴とする。
回路は、交流信号を整流することにより第１の電位を第
２の電位に昇圧するチャージポンプ回路であって、第１
の電位と第２の電位との間の経路に直列に含まれる複数
のＰチャネルＭＯＳ−ＦＥＴと、複数のＰチャネルＭＯ
Ｓ−ＦＥＴの１つおきの接続点と交流信号との間にそれ
ぞれ接続された第１郡のコンデンサと、複数のＰチャネ
ルＭＯＳ−ＦＥＴの他の１つおきの接続点をそれぞれ交
流的に接地するための第２郡のコンデンサと、を具備す
ることを特徴とする。
【００１４】以上のチャージポンプ回路において、上記
複数のＰチャネルＭＯＳ−ＦＥＴの内の最終段のＰチャ
ネルＭＯＳ−ＦＥＴと第２の電位との間に接続された逆
流防止回路をさらに具備しても良い。
複数のＰチャネルＭＯＳ−ＦＥＴの内の最終段のＰチャ
ネルＭＯＳ−ＦＥＴと第２の電位との間に接続された逆
流防止回路をさらに具備しても良い。
【００１５】この逆流防止回路は、最終段のＰチャネル
ＭＯＳ−ＦＥＴのゲートと第１又は第２の交流信号との
間に接続されたコンデンサと、（ａ）最終段のＰチャネ
ルＭＯＳ−ＦＥＴのドレインに接続されたドレイン及び
ゲートと最終段のＰチャネルＭＯＳ−ＦＥＴのゲートに
接続されたソースとを有するＮチャネルＭＯＳ−ＦＥＴ
と、（ｂ）最終段のＰチャネルＭＯＳ−ＦＥＴのドレイ
ンに接続されたソースと、最終段のＰチャネルＭＯＳ−
ＦＥＴのゲートに接続されたドレインと、最終段のＰチ
ャネルＭＯＳ−ＦＥＴのソースに接続されたゲートとを
有するＰチャネルＭＯＳ−ＦＥＴとの、（ａ）と（ｂ）
の内の少なくとも一方とを含んでも良い。
ＭＯＳ−ＦＥＴのゲートと第１又は第２の交流信号との
間に接続されたコンデンサと、（ａ）最終段のＰチャネ
ルＭＯＳ−ＦＥＴのドレインに接続されたドレイン及び
ゲートと最終段のＰチャネルＭＯＳ−ＦＥＴのゲートに
接続されたソースとを有するＮチャネルＭＯＳ−ＦＥＴ
と、（ｂ）最終段のＰチャネルＭＯＳ−ＦＥＴのドレイ
ンに接続されたソースと、最終段のＰチャネルＭＯＳ−
ＦＥＴのゲートに接続されたドレインと、最終段のＰチ
ャネルＭＯＳ−ＦＥＴのソースに接続されたゲートとを
有するＰチャネルＭＯＳ−ＦＥＴとの、（ａ）と（ｂ）
の内の少なくとも一方とを含んでも良い。
【００１６】以上の様に構成した本発明に係るチャージ
ポンプ回路によれば、同じ電源電圧を使用しても従来の
チャージポンプ回路より大きい昇圧電圧が得られ、ま
た、同じ昇圧電圧を得る場合でも段数が少なくて済む。
ポンプ回路によれば、同じ電源電圧を使用しても従来の
チャージポンプ回路より大きい昇圧電圧が得られ、ま
た、同じ昇圧電圧を得る場合でも段数が少なくて済む。
【００１７】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態について説明する。尚、同一の要素には同一
の番号を付して、説明を省略する。
実施の形態について説明する。尚、同一の要素には同一
の番号を付して、説明を省略する。
【００１８】図１は、本発明の第１の実施形態に係るチ
ャージポンプ回路の回路図である。図１において、チャ
ージポンプ回路はｎ段の整流回路を有しているが、ここ
では第１〜３段目のみを示している。各段の整流回路
は、整流用のＰチャネルトランジスタ（ＭＯＳ−ＦＥ
Ｔ）Ｑ１、Ｑ２、・・・、ブートストラップ回路Ａ、整
流用のコンデンサＣ１、Ｃ２、・・・を含んでいる。各
段の整流用トランジスタのドレインが、次段の整流用ト
ランジスタのソースに接続されている。逆流防止回路３
は、出力端子からの電流の逆流を防止するためのもので
あり、その内容については後で詳しく説明する。
ャージポンプ回路の回路図である。図１において、チャ
ージポンプ回路はｎ段の整流回路を有しているが、ここ
では第１〜３段目のみを示している。各段の整流回路
は、整流用のＰチャネルトランジスタ（ＭＯＳ−ＦＥ
Ｔ）Ｑ１、Ｑ２、・・・、ブートストラップ回路Ａ、整
流用のコンデンサＣ１、Ｃ２、・・・を含んでいる。各
段の整流用トランジスタのドレインが、次段の整流用ト
ランジスタのソースに接続されている。逆流防止回路３
は、出力端子からの電流の逆流を防止するためのもので
あり、その内容については後で詳しく説明する。
【００１９】交流信号であるクロック信号ＣＬ１がイン
バータ１で反転されて、反転クロック信号ＣＬ２が作成
される。クロック信号ＣＬ１と反転クロック信号ＣＬ２
は交互に各段のブートストラップ回路Ａ及び整流用のコ
ンデンサＣ１、Ｃ２、・・・に供給される。各段のコン
デンサＣ１、Ｃ２、・・・に供給された交流電圧をＰチ
ャネルトランジスタＱ１、Ｑ２、・・・がそれぞれ整流
することにより、直流電圧が発生する。
バータ１で反転されて、反転クロック信号ＣＬ２が作成
される。クロック信号ＣＬ１と反転クロック信号ＣＬ２
は交互に各段のブートストラップ回路Ａ及び整流用のコ
ンデンサＣ１、Ｃ２、・・・に供給される。各段のコン
デンサＣ１、Ｃ２、・・・に供給された交流電圧をＰチ
ャネルトランジスタＱ１、Ｑ２、・・・がそれぞれ整流
することにより、直流電圧が発生する。
【００２０】上記のように、本発明はＰチャネルトラン
ジスタによって整流することを特徴としている。従来技
術のようにＮチャネルトランジスタによって整流する
と、各段のＮチャネルトランジスタをオンさせるとき
に、ゲート・ソース間のしきい電圧の分だけ必ず電圧降
下が生ずるが、Ｐチャネルトランジスタによって整流す
れば、ソース・ドレイン間電圧がほぼゼロとなり、この
ような電圧降下は生じない。また、Ｐチャネルトランジ
スタのＮ型ウェルは独立に形成されるので、Ｎチャネル
トランジスタにおけるような基板バイアス効果（バック
ゲート効果）の影響も受けない。さらに、独立したＮ型
ウェルに形成されたＰチャネルトランジスタが直列に接
続されるので、各トランジスタのソース・ドレイン領域
と半導体基板との間の電圧が低く、高耐圧トランジスタ
とする必要がない。
ジスタによって整流することを特徴としている。従来技
術のようにＮチャネルトランジスタによって整流する
と、各段のＮチャネルトランジスタをオンさせるとき
に、ゲート・ソース間のしきい電圧の分だけ必ず電圧降
下が生ずるが、Ｐチャネルトランジスタによって整流す
れば、ソース・ドレイン間電圧がほぼゼロとなり、この
ような電圧降下は生じない。また、Ｐチャネルトランジ
スタのＮ型ウェルは独立に形成されるので、Ｎチャネル
トランジスタにおけるような基板バイアス効果（バック
ゲート効果）の影響も受けない。さらに、独立したＮ型
ウェルに形成されたＰチャネルトランジスタが直列に接
続されるので、各トランジスタのソース・ドレイン領域
と半導体基板との間の電圧が低く、高耐圧トランジスタ
とする必要がない。
【００２１】ここで、クロック信号ＣＬ１と反転クロッ
ク信号ＣＬ２が高電位側の電源電圧ＶDDと低電位側の電
源電圧ＶSSとの間で振動するものとすると、第ｎ段から
出力される直流電圧ＶOUTは次式で与えられる。
ク信号ＣＬ２が高電位側の電源電圧ＶDDと低電位側の電
源電圧ＶSSとの間で振動するものとすると、第ｎ段から
出力される直流電圧ＶOUTは次式で与えられる。
【００２２】ＶOUT＝ＶDD＋ｎ（ＶDD−ＶSS） 尚、電源電圧ＶDDとＶSSとの内の一方が接地されている
場合には、電源電圧ＶDDとＶSSとの内の一方は０Ｖとな
る。
場合には、電源電圧ＶDDとＶSSとの内の一方は０Ｖとな
る。
【００２３】ただし、Ｐチャネルトランジスタを整流に
用いるためには、ドレイン（出力側）からソース（電源
電圧側）へ電流が逆流するのを防止する必要がある。こ
のために、本実施形態においては、ブートストラップ回
路Ａを設けている。ブートストラップ回路Ａは、Ｎチャ
ネルトランジスタＱＡと、コンデンサＣＡとを含んでい
る。各段において、整流用トランジスタのゲートには、
ブートストラップ回路ＡのコンデンサＣＡを介してクロ
ック信号ＣＬ１又は反転クロック信号ＣＬ２が供給され
る。整流用トランジスタのドレインには、ブートストラ
ップ回路ＡのトランジスタＱＡのドレイン及びゲートが
接続されており、トランジスタＱＡのソースは整流用ト
ランジスタのゲートに接続されている。
用いるためには、ドレイン（出力側）からソース（電源
電圧側）へ電流が逆流するのを防止する必要がある。こ
のために、本実施形態においては、ブートストラップ回
路Ａを設けている。ブートストラップ回路Ａは、Ｎチャ
ネルトランジスタＱＡと、コンデンサＣＡとを含んでい
る。各段において、整流用トランジスタのゲートには、
ブートストラップ回路ＡのコンデンサＣＡを介してクロ
ック信号ＣＬ１又は反転クロック信号ＣＬ２が供給され
る。整流用トランジスタのドレインには、ブートストラ
ップ回路ＡのトランジスタＱＡのドレイン及びゲートが
接続されており、トランジスタＱＡのソースは整流用ト
ランジスタのゲートに接続されている。
【００２４】これにより、例えば第１段目のコンデンサ
Ｃ１に正のクロックパルスが加えられてトランジスタＱ
１のドレイン（出力側）がソース（電源電圧側）より高
電位になったときは、コンデンサＣＡにも正のクロック
パルスが加えられてトランジスタＱ１のゲートが充電さ
れて高電位となり、ドレインからソースへ逆流電流が流
れるのを防止するようにしている。次に、コンデンサＣ
Ａに負のクロックパルスが加えられたときには、トラン
ジスタＱ１のドレインからトランジスタＱＡを介して電
流が流れてコンデンサＣＡに電荷が補充される。このよ
うにして、再びコンデンサＣ１に正のクロックパルスが
加えられたときには、コンデンサＣＡによりトランジス
タＱ１のゲートが充電されて高電圧になる。
Ｃ１に正のクロックパルスが加えられてトランジスタＱ
１のドレイン（出力側）がソース（電源電圧側）より高
電位になったときは、コンデンサＣＡにも正のクロック
パルスが加えられてトランジスタＱ１のゲートが充電さ
れて高電位となり、ドレインからソースへ逆流電流が流
れるのを防止するようにしている。次に、コンデンサＣ
Ａに負のクロックパルスが加えられたときには、トラン
ジスタＱ１のドレインからトランジスタＱＡを介して電
流が流れてコンデンサＣＡに電荷が補充される。このよ
うにして、再びコンデンサＣ１に正のクロックパルスが
加えられたときには、コンデンサＣＡによりトランジス
タＱ１のゲートが充電されて高電圧になる。
【００２５】次に、本発明の第２の実施形態について、
図２を参照しながら説明する。本実施形態においては、
第１の実施形態におけるブートストラップ回路Ａを改良
したブートストラップ回路Ｂを用いている。ブートスト
ラップ回路Ｂは、ブートストラップ回路ＡにＰチャネル
トランジスタＱＢを追加して、逆流電流を防止する動作
スピードを速くしたものである。各段において、整流用
トランジスタのドレインにはブートストラップ回路Ｂの
トランジスタＱＢのソースが接続され、トランジスタＱ
Ｂのドレインは整流用トランジスタのゲートに接続さ
れ、トランジスタＱＢのゲートは整流用トランジスタの
ソースに接続される。
図２を参照しながら説明する。本実施形態においては、
第１の実施形態におけるブートストラップ回路Ａを改良
したブートストラップ回路Ｂを用いている。ブートスト
ラップ回路Ｂは、ブートストラップ回路ＡにＰチャネル
トランジスタＱＢを追加して、逆流電流を防止する動作
スピードを速くしたものである。各段において、整流用
トランジスタのドレインにはブートストラップ回路Ｂの
トランジスタＱＢのソースが接続され、トランジスタＱ
Ｂのドレインは整流用トランジスタのゲートに接続さ
れ、トランジスタＱＢのゲートは整流用トランジスタの
ソースに接続される。
【００２６】上記のように構成したブートストラップ回
路Ｂの動作について説明する。例えば第１段目のコンデ
ンサＣ１に正のクロックパルスが加えられてトランジス
タＱ１のドレイン（出力側）がソース（電源電圧側）よ
り高電位になったときに、トランジスタＱＢがオンして
トランジスタＱ１のゲート電位をドレイン電位に追従さ
せる。トランジスタＱ１のドレインがソースより低電位
になったときは、トランジスタＱＢがオフして、トラン
ジスタＱ１が整流動作を行う。尚、ブートストラップ回
路Ｂにおいて、ＮチャネルトランジスタＱＡを省略し、
ＰチャネルトランジスタＱＢとコンデンサＣＡのみを用
いて構成してもかまわない。
路Ｂの動作について説明する。例えば第１段目のコンデ
ンサＣ１に正のクロックパルスが加えられてトランジス
タＱ１のドレイン（出力側）がソース（電源電圧側）よ
り高電位になったときに、トランジスタＱＢがオンして
トランジスタＱ１のゲート電位をドレイン電位に追従さ
せる。トランジスタＱ１のドレインがソースより低電位
になったときは、トランジスタＱＢがオフして、トラン
ジスタＱ１が整流動作を行う。尚、ブートストラップ回
路Ｂにおいて、ＮチャネルトランジスタＱＡを省略し、
ＰチャネルトランジスタＱＢとコンデンサＣＡのみを用
いて構成してもかまわない。
【００２７】次に、本発明の第３の実施形態について、
図３を参照しながら説明する。本実施形態においては、
第１又は第２の実施形態のブートストラップ回路の替り
に、インバータ２を用いている。これにより、コンデン
サＣＡを省略するとともに、逆流電流を防止する動作ス
ピードをさらに速くすることができる。
図３を参照しながら説明する。本実施形態においては、
第１又は第２の実施形態のブートストラップ回路の替り
に、インバータ２を用いている。これにより、コンデン
サＣＡを省略するとともに、逆流電流を防止する動作ス
ピードをさらに速くすることができる。
【００２８】図３において、インバータ２は、Ｐチャネ
ルトランジスタＱ２１と、ＮチャネルトランジスタＱ２
２とを含んでいる。各段において、整流用トランジスタ
のゲートにインバータ２の出力が接続され、そのインバ
ータ２の入力は、原則として前段の整流用コンデンサを
介してクロック信号ＣＬ１又は反転クロック信号ＣＬ２
に接続される。ただし、初段においては、インバータ２
の入力が、反転クロック信号ＣＬ２又はクロック信号Ｃ
Ｌ１に直接接続される。また、インバータ２の高電位側
の電源は、整流用トランジスタのドレインに接続され、
インバータ２の低電位側の電源は、原則として、２段前
の整流用コンデンサを介してクロック信号ＣＬ１又は反
転クロック信号ＣＬ２に接続される。ただし、初段にお
いては、インバータ２の低電位側の電源が、低電位側の
電源電圧ＶSSに接続され、第２段においては、インバー
タ２の低電位側の電源が、高電位側の電源電圧ＶDDに接
続される。
ルトランジスタＱ２１と、ＮチャネルトランジスタＱ２
２とを含んでいる。各段において、整流用トランジスタ
のゲートにインバータ２の出力が接続され、そのインバ
ータ２の入力は、原則として前段の整流用コンデンサを
介してクロック信号ＣＬ１又は反転クロック信号ＣＬ２
に接続される。ただし、初段においては、インバータ２
の入力が、反転クロック信号ＣＬ２又はクロック信号Ｃ
Ｌ１に直接接続される。また、インバータ２の高電位側
の電源は、整流用トランジスタのドレインに接続され、
インバータ２の低電位側の電源は、原則として、２段前
の整流用コンデンサを介してクロック信号ＣＬ１又は反
転クロック信号ＣＬ２に接続される。ただし、初段にお
いては、インバータ２の低電位側の電源が、低電位側の
電源電圧ＶSSに接続され、第２段においては、インバー
タ２の低電位側の電源が、高電位側の電源電圧ＶDDに接
続される。
【００２９】これにより、各段の整流用トランジスタの
ソースとゲートに逆相のクロックパルスが供給され、ソ
ースがドレインよりも高電位のときに整流用トランジス
タに整流電流が流れ、ソースがドレインよりも低電位の
ときは整流用トランジスタがカットオフする。
ソースとゲートに逆相のクロックパルスが供給され、ソ
ースがドレインよりも高電位のときに整流用トランジス
タに整流電流が流れ、ソースがドレインよりも低電位の
ときは整流用トランジスタがカットオフする。
【００３０】尚、上記第１〜３の実施形態において、整
流用コンデンサＣ２等に反転クロック信号ＣＬ２を供給
する替りに、これらの整流用コンデンサを接地しても、
整流動作を行うことは可能である。この場合には、対応
する整流用トランジスタのドレインが交流的に接地され
ることになる。
流用コンデンサＣ２等に反転クロック信号ＣＬ２を供給
する替りに、これらの整流用コンデンサを接地しても、
整流動作を行うことは可能である。この場合には、対応
する整流用トランジスタのドレインが交流的に接地され
ることになる。
【００３１】次に、上記第１〜３の実施形態における逆
流防止回路３について説明する。この逆流防止回路３
は、ダイオードで構成しても良いし、Ｎチャネルトラン
ジスタをダイオードの替りに用いても良い。しかし、こ
こでは、図４に示すようなブートストラップ回路を利用
することについて説明する。
流防止回路３について説明する。この逆流防止回路３
は、ダイオードで構成しても良いし、Ｎチャネルトラン
ジスタをダイオードの替りに用いても良い。しかし、こ
こでは、図４に示すようなブートストラップ回路を利用
することについて説明する。
【００３２】図４に示す逆流防止回路３は、Ｐチャネル
トランジスタＱ５に、第２の実施形態において用いたブ
ートストラップ回路Ｂを組み合わせたものである。即
ち、トランジスタＱ５のゲートには、コンデンサＣＡを
介して反転クロック信号ＣＬ２又はクロック信号ＣＬ１
が供給され、トランジスタＱ５のドレインにはトランジ
スタＱＡのドレイン及びゲートが接続され、トランジス
タＱＡのソースはトランジスタＱ５のゲートに接続され
ている。また、トランジスタのドレインにはトランジス
タＱＢのソースが接続され、トランジスタＱＢのドレイ
ンはトランジスタＱ５のゲートに接続され、トランジス
タＱＢのゲートはトランジスタＱ５のソースに接続され
ている。その動作は、第２の実施形態におけるブートス
トラップ回路Ｂと同様である。尚、この逆流防止回路３
において、ＮチャネルトランジスタＱＡ又はＰチャネル
トランジスタＱＢを省略してもかまわない。
トランジスタＱ５に、第２の実施形態において用いたブ
ートストラップ回路Ｂを組み合わせたものである。即
ち、トランジスタＱ５のゲートには、コンデンサＣＡを
介して反転クロック信号ＣＬ２又はクロック信号ＣＬ１
が供給され、トランジスタＱ５のドレインにはトランジ
スタＱＡのドレイン及びゲートが接続され、トランジス
タＱＡのソースはトランジスタＱ５のゲートに接続され
ている。また、トランジスタのドレインにはトランジス
タＱＢのソースが接続され、トランジスタＱＢのドレイ
ンはトランジスタＱ５のゲートに接続され、トランジス
タＱＢのゲートはトランジスタＱ５のソースに接続され
ている。その動作は、第２の実施形態におけるブートス
トラップ回路Ｂと同様である。尚、この逆流防止回路３
において、ＮチャネルトランジスタＱＡ又はＰチャネル
トランジスタＱＢを省略してもかまわない。
【００３３】上記のように構成した逆流防止回路によれ
ば、ダイオードやＮチャネルトランジスタを用いたもの
とは異なり、電圧降下をほとんど発生しない。
ば、ダイオードやＮチャネルトランジスタを用いたもの
とは異なり、電圧降下をほとんど発生しない。
【００３４】
【発明の効果】以上述べた様に、本発明によれば、同じ
電源電圧を使用しても従来のチャージポンプ回路より大
きい昇圧電圧が得られ、３Ｖ程度の単一電源電圧でＥ2
ＰＲＯＭを十分駆動できる。また、同じ昇圧電圧を得る
場合でも段数が少なくて済む。さらに、クロック周波数
が低くても、昇圧が速いので低消費電力が実現できる。
電源電圧を使用しても従来のチャージポンプ回路より大
きい昇圧電圧が得られ、３Ｖ程度の単一電源電圧でＥ2
ＰＲＯＭを十分駆動できる。また、同じ昇圧電圧を得る
場合でも段数が少なくて済む。さらに、クロック周波数
が低くても、昇圧が速いので低消費電力が実現できる。
【図１】本発明の第１の実施形態に係るチャージポンプ
回路の回路図である。
回路の回路図である。
【図２】本発明の第２の実施形態に係るチャージポンプ
回路の回路図である。
回路の回路図である。
【図３】本発明の第３の実施形態に係るチャージポンプ
回路の回路図である。
回路の回路図である。
【図４】第１〜第３の実施形態に係るチャージポンプ回
路に使用する逆流防止回路の例を示す回路図である。
路に使用する逆流防止回路の例を示す回路図である。
【図５】従来のチャージポンプ回路の回路図である。
１、２ インバータ ３ 逆流防止回路 Ｑ１〜Ｑ５、Ｑ１１〜Ｑ１５、ＱＡ、ＱＢ 逆流防止回
路 Ｃ１〜Ｃ３、Ｃ１１〜Ｃ１５、ＣＡ コンデンサ ＣＬ１ クロック信号 ＣＬ２ 反転クロック信号 ＶDD、ＶSS 電源電圧
路 Ｃ１〜Ｃ３、Ｃ１１〜Ｃ１５、ＣＡ コンデンサ ＣＬ１ クロック信号 ＣＬ２ 反転クロック信号 ＶDD、ＶSS 電源電圧
Claims (7)
- 【請求項１】 第１の交流信号及び第２の交流信号を整
流することにより第１の電位を第２の電位に昇圧するチ
ャージポンプ回路であって、 前記第１の電位と前記第２の電位との間の経路に直列に
含まれる複数のＰチャネルＭＯＳ−ＦＥＴと、 前記複数のＰチャネルＭＯＳ−ＦＥＴの１つおきの接続
点と前記第１の交流信号との間にそれぞれ接続された第
１郡のコンデンサと、 前記複数のＰチャネルＭＯＳ−ＦＥＴの他の１つおきの
接続点と前記第２の交流信号との間にそれぞれ接続され
た第２郡のコンデンサと、を具備することを特徴とする
チャージポンプ回路。 - 【請求項２】 前記第１の交流信号を反転することによ
り前記第２の交流信号を発生する反転手段をさらに具備
することを特徴とする請求項１記載のチャージポンプ回
路。 - 【請求項３】 各ＰチャネルＭＯＳ−ＦＥＴのゲートと
前記第１又は第２の交流信号との間にそれぞれ接続され
た第３郡のコンデンサと、 （ａ）前記ＰチャネルＭＯＳ−ＦＥＴのドレインに接続
されたドレイン及びゲートと、前記ＰチャネルＭＯＳ−
ＦＥＴのゲートに接続されたソースとをそれぞれ有する
複数のＮチャネルＭＯＳ−ＦＥＴと、（ｂ）前記Ｐチャ
ネルＭＯＳ−ＦＥＴのドレインに接続されたソースと、
前記ＰチャネルＭＯＳ−ＦＥＴのゲートに接続されたド
レインと、前記ＰチャネルＭＯＳ−ＦＥＴのソースに接
続されたゲートとをそれぞれ有する複数のＰチャネルＭ
ＯＳ−ＦＥＴとの内の少なくとも一方と、をさらに具備
することを特徴とする請求項１又は２記載のチャージポ
ンプ回路。 - 【請求項４】 第１段のＰチャネルＭＯＳ−ＦＥＴのゲ
ートに接続された出力端子と、前記第１又は第２の交流
信号に接続された入力端子とを有するインバータと、 第２段以降の各ＰチャネルＭＯＳ−ＦＥＴのゲートに接
続された出力端子と、前記ＰチャネルＭＯＳ−ＦＥＴの
ソースに接続された入力端子とをそれぞれ有する複数の
インバータと、をさらに具備することを特徴とする請求
項１又は２記載のチャージポンプ回路。 - 【請求項５】 交流信号を整流することにより第１の電
位を第２の電位に昇圧するチャージポンプ回路であっ
て、 前記第１の電位と前記第２の電位との間の経路に直列に
含まれる複数のＰチャネルＭＯＳ−ＦＥＴと、 前記複数のＰチャネルＭＯＳ−ＦＥＴの１つおきの接続
点と前記交流信号との間にそれぞれ接続された第１郡の
コンデンサと、 前記複数のＰチャネルＭＯＳ−ＦＥＴの他の１つおきの
接続点をそれぞれ交流的に接続するための第２郡のコン
デンサと、を具備することを特徴とするチャージポンプ
回路。 - 【請求項６】 前記複数のＰチャネルＭＯＳ−ＦＥＴの
内の最終段のＰチャネルＭＯＳ−ＦＥＴと前記第２の電
位との間に接続された逆流防止回路をさらに具備するこ
とを特徴とする請求項１〜５のいずれか１項記載のチャ
ージポンプ回路。 - 【請求項７】 前記逆流防止回路が、 前記最終段のＰチャネルＭＯＳ−ＦＥＴのゲートと前記
第１又は第２の交流信号との間に接続されたコンデンサ
と、 （ａ）前記最終段のＰチャネルＭＯＳ−ＦＥＴのドレイ
ンに接続されたドレイン及びゲートと、前記最終段のＰ
チャネルＭＯＳ−ＦＥＴのゲートに接続されたソースと
を有するＮチャネルＭＯＳ−ＦＥＴと、（ｂ）前記最終
段のＰチャネルＭＯＳ−ＦＥＴのドレインに接続された
ソースと、前記最終段のＰチャネルＭＯＳ−ＦＥＴのゲ
ートに接続されたドレインと、前記最終段のＰチャネル
ＭＯＳ−ＦＥＴのソースに接続されたゲートとを有する
ＰチャネルＭＯＳ−ＦＥＴとの内の少なくとも一方と、
を含むことを特徴とする請求項６記載のチャージポンプ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31159299A JP2001136733A (ja) | 1999-11-01 | 1999-11-01 | チャージポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31159299A JP2001136733A (ja) | 1999-11-01 | 1999-11-01 | チャージポンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001136733A true JP2001136733A (ja) | 2001-05-18 |
Family
ID=18019107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31159299A Withdrawn JP2001136733A (ja) | 1999-11-01 | 1999-11-01 | チャージポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001136733A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7495501B2 (en) | 2005-12-27 | 2009-02-24 | Semiconductor Energy Laboratory Co., Ltd. | Charge pump circuit and semiconductor device having the same |
| US7514984B2 (en) * | 2004-11-11 | 2009-04-07 | Samsung Sdi Co., Ltd. | Charge pumping circuit and direct current converting apparatus using the same |
| JP2009171692A (ja) * | 2008-01-15 | 2009-07-30 | Fujitsu Microelectronics Ltd | チャージポンプ回路 |
| JP2009303425A (ja) * | 2008-06-16 | 2009-12-24 | Toshiba Corp | 昇圧回路 |
| WO2011108367A1 (en) * | 2010-03-02 | 2011-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Boosting circuit and rfid tag including boosting circuit |
-
1999
- 1999-11-01 JP JP31159299A patent/JP2001136733A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7514984B2 (en) * | 2004-11-11 | 2009-04-07 | Samsung Sdi Co., Ltd. | Charge pumping circuit and direct current converting apparatus using the same |
| US7495501B2 (en) | 2005-12-27 | 2009-02-24 | Semiconductor Energy Laboratory Co., Ltd. | Charge pump circuit and semiconductor device having the same |
| JP2009171692A (ja) * | 2008-01-15 | 2009-07-30 | Fujitsu Microelectronics Ltd | チャージポンプ回路 |
| JP2009303425A (ja) * | 2008-06-16 | 2009-12-24 | Toshiba Corp | 昇圧回路 |
| WO2011108367A1 (en) * | 2010-03-02 | 2011-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Boosting circuit and rfid tag including boosting circuit |
| JP2011205883A (ja) * | 2010-03-02 | 2011-10-13 | Semiconductor Energy Lab Co Ltd | 昇圧回路及び昇圧回路を用いたｒｆｉｄタグ |
| US8593840B2 (en) | 2010-03-02 | 2013-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Boosting circuit and RFID tag including boosting circuit |
| US8982589B2 (en) | 2010-03-02 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Boosting circuit and RFID tag including boosting circuit |
| US9154035B2 (en) | 2010-03-02 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Boosting circuit and RFID tag including boosting circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7427891B2 (en) | Charge pump-type booster circuit | |
| US7583131B2 (en) | Charge pump circuit | |
| US7602233B2 (en) | Voltage multiplier with improved efficiency | |
| US7123077B2 (en) | Four-phase charge pump circuit with reduced body effect | |
| JP2002084739A (ja) | チャージポンプ回路 | |
| US20060164154A1 (en) | Charge-pump circuit and boosting method for charge-pump circuit | |
| EP0843402A1 (en) | BiCMOS negative charge pump | |
| US6573780B2 (en) | Four-phase charge pump with lower peak current | |
| US20030214347A1 (en) | Basic stage for a charge pump circuit | |
| JP2006203747A (ja) | チャージポンプ回路 | |
| JP3024399B2 (ja) | 半導体集積回路 | |
| JP2001136733A (ja) | チャージポンプ回路 | |
| JPS61117859A (ja) | 基板ポンプ回路 | |
| US11114937B2 (en) | Charge pump circuit | |
| EP1159659B1 (en) | Four-phase charge pump with lower peak current | |
| JP2908448B1 (ja) | 半導体集積回路 | |
| JP3975655B2 (ja) | チャージポンプ回路 | |
| US7772919B2 (en) | Double stage compact charge pump circuit | |
| US7148739B2 (en) | Charge pump element with body effect cancellation for early charge pump stages | |
| US20240097564A1 (en) | Charge pump circuit and drive device | |
| KR100663984B1 (ko) | 시스템 온 글래스(ＳｏＧ)를 위한 소 면적 차지 펌프 회로 | |
| JP3991568B2 (ja) | 昇圧回路 | |
| KR100594286B1 (ko) | 승압회로 및 이를 이용하는 다단 승압회로 | |
| JP2004222397A (ja) | チャージポンプ回路 | |
| JP3475164B2 (ja) | チャージポンプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040914 |