JP3991568B2 - 昇圧回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、昇圧回路に関し、特に、ＭＯＳ−ＦＥＴを使用した昇圧回路に関する。
【０００２】
【従来の技術】
例えば、Ｅ2ＰＲＯＭにおいてデータの書き込みを行うためには、１２〜１８Ｖの電圧が必要である。ところが、最近のＩＣの電源電圧は３〜５Ｖの直流電圧であるから、この電圧でＥ2ＰＲＯＭを駆動するためには、昇圧回路により電源電圧を昇圧しなければならない。
【０００３】
一般にＥ2ＰＲＯＭを含む半導体集積回路においては、デバイス特性上Ｐ基板プロセスが使用されてきたため、ＮチャネルＭＯＳ−ＦＥＴをダイオードの代用品として使用する昇圧回路が広く用いられている。図７は、このような従来の昇圧回路を示す回路図である。
【０００４】
図７において、発振ブロック１は、環状に接続されたＮＡＮＤ回路及びインバータＩＮＶ４１、ＩＮＶ４２、・・・からなる奇数個の反転回路と、コンデンサＣ４１、Ｃ４２、・・・とを含んでいる。コンデンサＣ４１、Ｃ４２、・・・の一方の端子はそれぞれインバータＩＮＶ４１、ＩＮＶ４２、・・・の入力端子に接続され、他方の端子は低電位側の電源電圧ＶSS（ここでは接地されている）に接続されている。
【０００５】
また、昇圧ブロック２は複数段の整流回路を有しており、各段の整流回路は、Ｎチャネルトランジスタ（ＭＯＳ−ＦＥＴ）Ｑ５１、Ｑ５２、・・・の内の１つと、コンデンサＣ５１、Ｃ５２、・・・の内の１つとを含んでいる。各段のトランジスタのソースは、次段のトランジスタのドレイン及びゲートに接続されている。更に、最終段の整流回路に接続されたトランジスタＱ５５は、出力端子からの電流の逆流を防止するためのものである。
【０００６】
次に、この昇圧回路の動作について説明する。発振ブロック１は、ＮＡＮＤ回路に書き込み制御信号ＷＲが入力されると、発振動作を開始してクロック信号を出力する。発振ブロック１から出力されたクロック信号は、インバータＩＮＶ５０によって反転されてクロック信号ＣＬ５０となり、更にインバータＩＮＶ５１によって反転されて、反転クロック信号ＣＬ５１となる。クロック信号ＣＬ５０と反転クロック信号ＣＬ５１は、昇圧ブロック２の各段のコンデンサに交互に供給され、それぞれのＮチャネルトランジスタによって整流される。その結果、昇圧回路の出力ＯＵＴには、高電位側の電源電圧ＶDDを昇圧した直流電圧が発生する。
【０００７】
ところで、Ｅ2ＰＲＯＭの中でも、特に低電圧で動作するものは、３Ｖ以下の電源電圧で動作する。このようなＥ2ＰＲＯＭにおいても、書き込みを行うときには１５Ｖ以上の電圧が必要である。この場合、上記の昇圧回路のみでは昇圧が足りないので、昇圧回路の各段に補助用の昇圧回路を設ける必要がある。
【０００８】
図８の（ａ）に、昇圧回路の各段に補助用の昇圧回路を接続した昇圧セル１０を示す。また、図８の（ｂ）に、このような昇圧セル１０を複数個接続した昇圧回路の一部を示す。昇圧セル１０にクロック信号が入力されるＡ点及びＢ点は、クロック信号φ１とφ２の２つのライン、及び、クロック信号φ３とφ４の２つのラインに交互に接続されている。このように、図８の（ｂ）に示す昇圧回路によれば、位相の異なる４相クロックが必要とされる。これを作り出すためには、発振ブロックと昇圧ブロックの間に、タイミング発生回路を接続しなければならない。そこで、従来は、図９に示すようなタイミング発生回路を用いて、図１０に示すような４相クロック信号を発生していた。
【０００９】
【発明が解決しようとする課題】
図７に示すような従来の昇圧回路の発振ブロック１及び昇圧ブロック２は、共にコンデンサを備えている。このため、このような昇圧回路を集積化（ＩＣ化）するにあたっては、チップ面積が増大してしまうという問題があった。
【００１０】
また、図８の（ｂ）に示すような低電圧で動作するＥ2ＰＲＯＭに用いる昇圧回路は、タイミング発生回路により４相クロック信号を発生させる必要があった。そのために、ＩＣ化するときにチップ面積が大きくなっていた。また、基板に回路をレイアウトする際には、昇圧ブロック、発振ブロック、タイミング発生ブロックと分けて配置せざるを得ないので、配置の効率が悪くなり、これもチップ面積増大の原因になっていた。
【００１１】
更に、図８の（ａ）に示すような昇圧セルを直列接続して必要な電圧を得る場合に、１回目の動作は正常に行われるが、昇圧回路のコンデンサに前回の昇圧電荷が残留するため、昇圧波形の異状が発生していた。また、１回目の昇圧と２回目の昇圧動作に電荷放電期間が必要であるため、メモリへの書き込み時間にロスが生じていた。
【００１２】
上記の点に鑑み、本発明の第１の目的は、従来よりもチップ面積を小さくできる昇圧回路を提供することである。また、本発明の第２の目的は、面積の利用効率が良い昇圧回路を提供することである。さらに、本発明の第３の目的は、昇圧波形の異状が発生し難く、昇圧スピードの速い昇圧回路を提供することである。
【００１３】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る昇圧回路は、第１のノードに印加された直流電位を昇圧して第２のノードから出力する昇圧回路であって、第１のノードと第２のノードとの間に直列に接続された複数の整流素子と、複数の整流素子の接続点にそれぞれ接続された複数のコンデンサと、入力信号を反転して出力する反転手段が環状に奇数個直列接続されることにより形成され、複数のコンデンサに所定の位相を有する交流信号を供給する発振ループとを具備する。
【００１４】
ここで、複数の整流素子の各々が、Ｎチャネルトランジスタで構成されるようにしても良い。また、複数のコンデンサが、複数の整流素子の接続点と奇数個の反転手段の接続点との間にそれぞれ接続されるようにすれば、昇圧ブロックと発振ブロックとでコンデンサを兼用することができ、チップ面積を小さくすることが可能となる。
【００１５】
また、本発明の第２の観点に係わる昇圧回路は、第１のノードに印加された直流電位を昇圧して第２のノードから出力する昇圧セルを複数段備えた昇圧回路であって、入力信号を反転して出力する反転手段が環状に奇数個直列接続されることにより形成された発振ループを備え、前記昇圧セルは、前記第１のノードと前記第２のノードとの間にソース・ドレイン経路が直列に接続された第１のトランジスタと、前記第２のノードの電位に従って、前記第１のノードと前記第１のトランジスタのゲートとの間の経路を開閉する第２のトランジスタと、前記第２のノードに接続されるとともに、前記発振ループの反転手段のうちＭ（Ｍは自然数）段目の反転手段の出力が入力される第１のコンデンサと、前記第１のトランジスタのゲートに接続された第２のコンデンサと、前記発振ループの反転手段のうちＭ＋１段目の反転手段の出力とＭ−３段目の反転手段の出力とに基づいて前記第２のコンデンサに供給する信号を出力する手段と、を具備することを特徴とする。
【００１６】
以上の構成によれば、３相以上のクロック信号を使用する場合に、昇圧ブロック、タイミング発生ブロック、及び発振ブロックの各々をセルのアレイで実現できるため、基板面積の利用効率を上げることができる。
【００１７】
ここで、高電位側の電源電位を供給するノードから前記第１のコンデンサに正電荷を移動させるためのトランジスタと、低電位側の電源電位を供給するノードから前記第２のコンデンサに正電荷を移動させるためのトランジスタと、をさらに具備するようにしても良い。昇圧回路のコンデンサの各ノードに放電用トランジスタを追加することにより、２回目の昇圧での昇圧波形異状がなくなり、また、昇圧する時に放電用トランジスタが整流用トランジスタとしても動作するため、昇圧スピードを上げることができる。
【００１８】
また、前記第１のコンデンサが、前記第２のノードと前記Ｍ段目の反転手段との間に接続されているようにすれば、昇圧ブロックと発振ブロックとでコンデンサを兼用することができ、チップ面積を小さくすることが可能となる。
【００１９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る昇圧回路を示す回路図である。図１に示すように、環状に配置されたＮＡＮＤゲート及びインバータＩＮＶ１、ＩＮＶ２、・・・で構成される奇数個の反転回路と、コンデンサＣ１、Ｃ２、・・・とが、発振ループを形成している。また、トランジスタＱ１、Ｑ２、・・・の内の１つと、コンデンサＣ１、Ｃ２、・・・の内の１つとが、１段の整流回路を構成している。このように、本実施形態に係る昇圧回路の特徴は、従来の昇圧回路において発振ブロックと昇圧ブロックのそれぞれに含まれていたコンデンサを、昇圧ブロックと発振ブロックで兼用にしたことである。
【００２０】
次に、本実施形態に係る昇圧回路の動作について説明する。ＮＡＮＤゲートに書き込み制御信号ＷＲが入力されると、奇数個の反転回路を含む発振ブロックは、発振動作を開始してクロック信号を生成する。これにより、ノードＮ１１、Ｎ１２、・・・には、交互に逆相となるクロックパルスが発生する。これらのクロックパルスは、コンデンサＣ１、Ｃ２、・・・を介してノードＮ１、Ｎ２、・・・に供給される。昇圧ブロックでは、整流素子としてのＮチャネルトランジスタの働きにより、ノードＮ１からノードＮ２へ、ノードＮ２からノードＮ３へと電流が流れる。その結果、昇圧回路の出力ＯＵＴには、高電位側の電源電圧ＶDDを昇圧した直流電圧が発生する。
【００２１】
クロック信号が、高電位側の電源電圧ＶDDと低電位側の電源電圧ＶSSとの間で振動するものとすると、第ｎ段から出力される直流電圧ＶOUTは次式で与えられる。
ＶOUT＝ＶDD＋ｎ（ＶDD−ＶSS−ＶTH）
ここで、ＶTHは、Ｎチャネルトランジスタのゲート・ソース間しきい電圧である。
【００２２】
このように、本実施形態によれば、昇圧ブロックのコンデンサと発振ブロックのコンデンサとを兼用にしたため、集積化するにあたり、面積を小さくすることができる。
【００２３】
図２は、本発明の第１の実施形態の変形例に係る昇圧回路を示す回路図である。この変形例においては、昇圧ブロックと発振ブロックとで別個にコンデンサを設けている。図２に示すように、環状に配置されたＮＡＮＤゲート及びインバータＩＮＶ１、ＩＮＶ２、・・・の出力にコンデンサＣ１１、Ｃ１２、・・・を接続し、さらに、それぞれの接続点からバッファＢＡＦ１、ＢＡＦ２、・・・を介してコンデンサＣ１、Ｃ２、・・・にクロック信号を供給している。
【００２４】
次に、本発明の第２の実施形態に係る昇圧回路について、図３及び図４を参照しながら説明する。図３の（ａ）は、本実施形態に係る昇圧回路に含まれる１段の昇圧セルの回路図である。また、図３の（ｂ）は、複数の昇圧セルと、各昇圧セルにクロック信号を供給するための発振ループとを含む昇圧回路の回路図である。更に、図４は、上記発振ループにより生成されるクロック信号のタイミングチャートである。
本実施形態に係る昇圧回路の特徴は、発振ループに含まれるコンデンサと昇圧セルに含まれるコンデンサとを兼用にしたことの他に、発振ループの各段におけるタイミングずれを利用して４相タイミングを発生する点である。
【００２５】
図３の（ａ）に示すように、本実施形態における１段の昇圧セル２０は、２個のトランジスタＱ２０及びＱ２１と２個のコンデンサＣ２０及びＣ２１とから構成される従来の昇圧セルに、入力されるクロック信号をデコードするための論理回路（本実施形態においてはＡＮＤゲート）を付加したものである。
【００２６】
次に、本実施形態における昇圧回路の動作について説明する。図３の（ｂ）において、ＮＡＮＤゲートに書き込み制御信号ＷＲが入力されると、ＮＡＮＤゲート及び複数のインバータが直列接続された発振ループが発振を開始する。発振ループの各段から出力されるクロック信号は、反転を繰り返しながら発振ループを循環する。
【００２７】
今、ｍ段目の昇圧セルにおいて、入力Ｂがローレベル、ＡＮＤゲートの出力がハイレベルだったとすると、トランジスタＱ２０にドレイン電流が流れ、コンデンサＣ２０に電荷が蓄積される。次に、入力が反転すると、ノードＮ２０には（ｍ−１）段目の昇圧セルから電流が流れ込む。一方、ノードＮ２１はトランジスタＱ２１にゲート電圧を印加する。これにより、トランジスタＱ２１にドレイン電流が流れ、コンデンサＣ２１に電荷が蓄積される。再び入力が反転すると、ノード２２はトランジスタＱ２０にゲート電圧を印加し、トランジスタＱ２０にドレイン電流が流れる。このようなステップを繰り返すことにより、昇圧セルの１段目からｎ段目に向かって、順に電位を高くすることができる。
【００２８】
図４に、ａ〜ｆの各点におけるクロック信号の波形を示す。図４に示す通り、各点のクロック信号には、一定のタイミングずれが生じている。ここで、（ｍ−１）段目の回路に入力されるクロック信号は、入力Ａ１にはａ点、入力Ａ２にはｅ点、入力Ｂにはｄ点において発生しているクロック信号である。また、ｍ段目の回路に入力されるクロック信号は、入力Ａ１にはｂ点、入力Ａ２にはｆ点、入力Ｂにはｅ点において発生しているクロック信号である。各昇圧セルのＡＮＤゲートの働きにより、（ｍ−１）段目の昇圧セルに入力される信号は、ａ×ｅ及びｄということになる。同様に、ｍ段目の昇圧セルに入力される信号は、ｂ×ｆ及びｅとなる。ここで、ａ×ｅ、ｄ、ｂ×ｆ、ｅのそれぞれの波形を図４で参照すると、位相の異なる４相クロックが発生していることがわかる。同様にして、他の段についても４相クロックを発生させることができる。
【００２９】
本実施形態によれば、セル内に付加した論理回路と発振ブロックのタイミングのズレとを利用することにより、位相の異なるクロック信号を生成することができる。このため、基板上にレイアウトする際に、昇圧ブロックと発振ブロックとタイミング発生ブロックとをそれぞれ分ける必要がなく、セルのアレイで実現することができる。従って、基板上に２段昇圧回路を効率的に配置することができる。
【００３０】
図５は、本発明の第２の実施形態の変形例に係る昇圧回路を示す回路図である。この変形例においては、昇圧ブロックと発振ブロックとで別個にコンデンサを設けている。図５の（ａ）に示す昇圧セル２０には、図３の（ａ）に示すのと同じものを用いる。また、図５の（ｂ）に示すように、環状に配置されたＮＡＮＤゲート及び複数のインバータの出力にそれぞれコンデンサを接続し、さらに、それぞれの接続点からバッファを介して昇圧セル２０にクロック信号を供給している。
【００３１】
次に、本発明の第３の実施形態に係る昇圧回路について、図６を参照しながら説明する。図６の（ａ）は、本実施形態に係る１段の昇圧セルを示す回路図である。また、図６の（ｂ）は、複数の昇圧セルと、各昇圧セルにクロック信号を供給するための発振ブロックとを含む昇圧回路を示す回路図である。
【００３２】
図６の（ａ）に示すように、本実施形態に係る昇圧回路は、第２の実施形態における昇圧セルの各ノードに、放電用のトランジスタＱ３２及びＱ３３を付加したものである。図６の（ａ）及び（ｂ）に示すように、昇圧セル３０に含まれるトランジスタＱ３２のドレインをノードＮ３１に接続し、ソースを高電位側の電源電圧とほぼ等しい電位を有する配線経路Ｘに接続し、ゲートを高電位側の電源電圧ＶDDに接続している。また、昇圧セル３０に含まれるトランジスタＱ３３のドレインをノードＮ３２に接続し、ソースを接地し、ゲートを接地電位とほぼ等しい電位を有する配線経路Ｙに接続している。
【００３３】
次に、本実施形態による昇圧回路の動作について説明する。基本的動作は第２の実施形態におけるのと同じであるが、波形異状によりノードＮ３１の電位が高電位側の電源電圧よりも低下すると、トランジスタＱ３２にドレイン電流が流れてノードＮ３１の電位を上昇させる。また、波形異状によりノードＮ３２の電位が接地電位よりも低下すると、トランジスタＱ３３にドレイン電流が流れてノードＮ３２の電位を上昇させる。なお、４相クロックの発振方法については、第２の実施形態におけるのと同じである。
【００３４】
本実施形態によれば、昇圧終了後に放電用のトランジスタにより電荷の放電を助けるので、２回目以降の昇圧での昇圧波形異状をなくすことができる。また、放電用のトランジスタは、昇圧時には整流トランジスタとしても動作するため、昇圧にかかる時間を短くすることができる。
【００３５】
【発明の効果】
以上述べたように、本発明によれば、昇圧回路と発振回路とでコンデンサを兼用する場合には、チップ面積を小さくすることができ、装置の小型化が可能になる。また、３相以上のクロック信号を使用する場合に、基板面積の利用効率が良い昇圧回路を提供することができる。さらに、昇圧波形の異状が発生し難く、昇圧スピードの速い昇圧回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る昇圧回路を示す回路図である。
【図２】本発明の第１の実施形態の変形例に係る昇圧回路を示す回路図である。
【図３】本発明の第２の実施形態に係る昇圧回路を示す回路図である。
【図４】本発明の第２の実施形態に係る昇圧回路において発生するクロック信号のタイミングチャートである。
【図５】本発明の第２の実施形態の変形例に係る昇圧回路を示す回路図である。
【図６】本発明の第３の実施形態に係る昇圧回路を示す回路図である。
【図７】従来の昇圧回路を示す回路図である。
【図８】従来の他の昇圧回路を示す回路図である。
【図９】図８の昇圧回路において用いるタイミング発生回路を示す回路図である。
【図１０】図８の昇圧回路において発生するクロック信号のタイミングチャートである。
【符号の説明】
１ 発振ブロック
２ 昇圧ブロック
１０、２０、３０ 昇圧セル
Ｃ１〜Ｃ５４ コンデンサ
Ｑ１〜Ｑ５５ Ｎチャネルトランジスタ
ＩＮＶ１〜ＩＮＶ５１ インバータ
ＣＬ５０、ＣＬ５１ クロック信号
【発明の属する技術分野】
本発明は、昇圧回路に関し、特に、ＭＯＳ−ＦＥＴを使用した昇圧回路に関する。
【０００２】
【従来の技術】
例えば、Ｅ2ＰＲＯＭにおいてデータの書き込みを行うためには、１２〜１８Ｖの電圧が必要である。ところが、最近のＩＣの電源電圧は３〜５Ｖの直流電圧であるから、この電圧でＥ2ＰＲＯＭを駆動するためには、昇圧回路により電源電圧を昇圧しなければならない。
【０００３】
一般にＥ2ＰＲＯＭを含む半導体集積回路においては、デバイス特性上Ｐ基板プロセスが使用されてきたため、ＮチャネルＭＯＳ−ＦＥＴをダイオードの代用品として使用する昇圧回路が広く用いられている。図７は、このような従来の昇圧回路を示す回路図である。
【０００４】
図７において、発振ブロック１は、環状に接続されたＮＡＮＤ回路及びインバータＩＮＶ４１、ＩＮＶ４２、・・・からなる奇数個の反転回路と、コンデンサＣ４１、Ｃ４２、・・・とを含んでいる。コンデンサＣ４１、Ｃ４２、・・・の一方の端子はそれぞれインバータＩＮＶ４１、ＩＮＶ４２、・・・の入力端子に接続され、他方の端子は低電位側の電源電圧ＶSS（ここでは接地されている）に接続されている。
【０００５】
また、昇圧ブロック２は複数段の整流回路を有しており、各段の整流回路は、Ｎチャネルトランジスタ（ＭＯＳ−ＦＥＴ）Ｑ５１、Ｑ５２、・・・の内の１つと、コンデンサＣ５１、Ｃ５２、・・・の内の１つとを含んでいる。各段のトランジスタのソースは、次段のトランジスタのドレイン及びゲートに接続されている。更に、最終段の整流回路に接続されたトランジスタＱ５５は、出力端子からの電流の逆流を防止するためのものである。
【０００６】
次に、この昇圧回路の動作について説明する。発振ブロック１は、ＮＡＮＤ回路に書き込み制御信号ＷＲが入力されると、発振動作を開始してクロック信号を出力する。発振ブロック１から出力されたクロック信号は、インバータＩＮＶ５０によって反転されてクロック信号ＣＬ５０となり、更にインバータＩＮＶ５１によって反転されて、反転クロック信号ＣＬ５１となる。クロック信号ＣＬ５０と反転クロック信号ＣＬ５１は、昇圧ブロック２の各段のコンデンサに交互に供給され、それぞれのＮチャネルトランジスタによって整流される。その結果、昇圧回路の出力ＯＵＴには、高電位側の電源電圧ＶDDを昇圧した直流電圧が発生する。
【０００７】
ところで、Ｅ2ＰＲＯＭの中でも、特に低電圧で動作するものは、３Ｖ以下の電源電圧で動作する。このようなＥ2ＰＲＯＭにおいても、書き込みを行うときには１５Ｖ以上の電圧が必要である。この場合、上記の昇圧回路のみでは昇圧が足りないので、昇圧回路の各段に補助用の昇圧回路を設ける必要がある。
【０００８】
図８の（ａ）に、昇圧回路の各段に補助用の昇圧回路を接続した昇圧セル１０を示す。また、図８の（ｂ）に、このような昇圧セル１０を複数個接続した昇圧回路の一部を示す。昇圧セル１０にクロック信号が入力されるＡ点及びＢ点は、クロック信号φ１とφ２の２つのライン、及び、クロック信号φ３とφ４の２つのラインに交互に接続されている。このように、図８の（ｂ）に示す昇圧回路によれば、位相の異なる４相クロックが必要とされる。これを作り出すためには、発振ブロックと昇圧ブロックの間に、タイミング発生回路を接続しなければならない。そこで、従来は、図９に示すようなタイミング発生回路を用いて、図１０に示すような４相クロック信号を発生していた。
【０００９】
【発明が解決しようとする課題】
図７に示すような従来の昇圧回路の発振ブロック１及び昇圧ブロック２は、共にコンデンサを備えている。このため、このような昇圧回路を集積化（ＩＣ化）するにあたっては、チップ面積が増大してしまうという問題があった。
【００１０】
また、図８の（ｂ）に示すような低電圧で動作するＥ2ＰＲＯＭに用いる昇圧回路は、タイミング発生回路により４相クロック信号を発生させる必要があった。そのために、ＩＣ化するときにチップ面積が大きくなっていた。また、基板に回路をレイアウトする際には、昇圧ブロック、発振ブロック、タイミング発生ブロックと分けて配置せざるを得ないので、配置の効率が悪くなり、これもチップ面積増大の原因になっていた。
【００１１】
更に、図８の（ａ）に示すような昇圧セルを直列接続して必要な電圧を得る場合に、１回目の動作は正常に行われるが、昇圧回路のコンデンサに前回の昇圧電荷が残留するため、昇圧波形の異状が発生していた。また、１回目の昇圧と２回目の昇圧動作に電荷放電期間が必要であるため、メモリへの書き込み時間にロスが生じていた。
【００１２】
上記の点に鑑み、本発明の第１の目的は、従来よりもチップ面積を小さくできる昇圧回路を提供することである。また、本発明の第２の目的は、面積の利用効率が良い昇圧回路を提供することである。さらに、本発明の第３の目的は、昇圧波形の異状が発生し難く、昇圧スピードの速い昇圧回路を提供することである。
【００１３】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る昇圧回路は、第１のノードに印加された直流電位を昇圧して第２のノードから出力する昇圧回路であって、第１のノードと第２のノードとの間に直列に接続された複数の整流素子と、複数の整流素子の接続点にそれぞれ接続された複数のコンデンサと、入力信号を反転して出力する反転手段が環状に奇数個直列接続されることにより形成され、複数のコンデンサに所定の位相を有する交流信号を供給する発振ループとを具備する。
【００１４】
ここで、複数の整流素子の各々が、Ｎチャネルトランジスタで構成されるようにしても良い。また、複数のコンデンサが、複数の整流素子の接続点と奇数個の反転手段の接続点との間にそれぞれ接続されるようにすれば、昇圧ブロックと発振ブロックとでコンデンサを兼用することができ、チップ面積を小さくすることが可能となる。
【００１５】
また、本発明の第２の観点に係わる昇圧回路は、第１のノードに印加された直流電位を昇圧して第２のノードから出力する昇圧セルを複数段備えた昇圧回路であって、入力信号を反転して出力する反転手段が環状に奇数個直列接続されることにより形成された発振ループを備え、前記昇圧セルは、前記第１のノードと前記第２のノードとの間にソース・ドレイン経路が直列に接続された第１のトランジスタと、前記第２のノードの電位に従って、前記第１のノードと前記第１のトランジスタのゲートとの間の経路を開閉する第２のトランジスタと、前記第２のノードに接続されるとともに、前記発振ループの反転手段のうちＭ（Ｍは自然数）段目の反転手段の出力が入力される第１のコンデンサと、前記第１のトランジスタのゲートに接続された第２のコンデンサと、前記発振ループの反転手段のうちＭ＋１段目の反転手段の出力とＭ−３段目の反転手段の出力とに基づいて前記第２のコンデンサに供給する信号を出力する手段と、を具備することを特徴とする。
【００１６】
以上の構成によれば、３相以上のクロック信号を使用する場合に、昇圧ブロック、タイミング発生ブロック、及び発振ブロックの各々をセルのアレイで実現できるため、基板面積の利用効率を上げることができる。
【００１７】
ここで、高電位側の電源電位を供給するノードから前記第１のコンデンサに正電荷を移動させるためのトランジスタと、低電位側の電源電位を供給するノードから前記第２のコンデンサに正電荷を移動させるためのトランジスタと、をさらに具備するようにしても良い。昇圧回路のコンデンサの各ノードに放電用トランジスタを追加することにより、２回目の昇圧での昇圧波形異状がなくなり、また、昇圧する時に放電用トランジスタが整流用トランジスタとしても動作するため、昇圧スピードを上げることができる。
【００１８】
また、前記第１のコンデンサが、前記第２のノードと前記Ｍ段目の反転手段との間に接続されているようにすれば、昇圧ブロックと発振ブロックとでコンデンサを兼用することができ、チップ面積を小さくすることが可能となる。
【００１９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る昇圧回路を示す回路図である。図１に示すように、環状に配置されたＮＡＮＤゲート及びインバータＩＮＶ１、ＩＮＶ２、・・・で構成される奇数個の反転回路と、コンデンサＣ１、Ｃ２、・・・とが、発振ループを形成している。また、トランジスタＱ１、Ｑ２、・・・の内の１つと、コンデンサＣ１、Ｃ２、・・・の内の１つとが、１段の整流回路を構成している。このように、本実施形態に係る昇圧回路の特徴は、従来の昇圧回路において発振ブロックと昇圧ブロックのそれぞれに含まれていたコンデンサを、昇圧ブロックと発振ブロックで兼用にしたことである。
【００２０】
次に、本実施形態に係る昇圧回路の動作について説明する。ＮＡＮＤゲートに書き込み制御信号ＷＲが入力されると、奇数個の反転回路を含む発振ブロックは、発振動作を開始してクロック信号を生成する。これにより、ノードＮ１１、Ｎ１２、・・・には、交互に逆相となるクロックパルスが発生する。これらのクロックパルスは、コンデンサＣ１、Ｃ２、・・・を介してノードＮ１、Ｎ２、・・・に供給される。昇圧ブロックでは、整流素子としてのＮチャネルトランジスタの働きにより、ノードＮ１からノードＮ２へ、ノードＮ２からノードＮ３へと電流が流れる。その結果、昇圧回路の出力ＯＵＴには、高電位側の電源電圧ＶDDを昇圧した直流電圧が発生する。
【００２１】
クロック信号が、高電位側の電源電圧ＶDDと低電位側の電源電圧ＶSSとの間で振動するものとすると、第ｎ段から出力される直流電圧ＶOUTは次式で与えられる。
ＶOUT＝ＶDD＋ｎ（ＶDD−ＶSS−ＶTH）
ここで、ＶTHは、Ｎチャネルトランジスタのゲート・ソース間しきい電圧である。
【００２２】
このように、本実施形態によれば、昇圧ブロックのコンデンサと発振ブロックのコンデンサとを兼用にしたため、集積化するにあたり、面積を小さくすることができる。
【００２３】
図２は、本発明の第１の実施形態の変形例に係る昇圧回路を示す回路図である。この変形例においては、昇圧ブロックと発振ブロックとで別個にコンデンサを設けている。図２に示すように、環状に配置されたＮＡＮＤゲート及びインバータＩＮＶ１、ＩＮＶ２、・・・の出力にコンデンサＣ１１、Ｃ１２、・・・を接続し、さらに、それぞれの接続点からバッファＢＡＦ１、ＢＡＦ２、・・・を介してコンデンサＣ１、Ｃ２、・・・にクロック信号を供給している。
【００２４】
次に、本発明の第２の実施形態に係る昇圧回路について、図３及び図４を参照しながら説明する。図３の（ａ）は、本実施形態に係る昇圧回路に含まれる１段の昇圧セルの回路図である。また、図３の（ｂ）は、複数の昇圧セルと、各昇圧セルにクロック信号を供給するための発振ループとを含む昇圧回路の回路図である。更に、図４は、上記発振ループにより生成されるクロック信号のタイミングチャートである。
本実施形態に係る昇圧回路の特徴は、発振ループに含まれるコンデンサと昇圧セルに含まれるコンデンサとを兼用にしたことの他に、発振ループの各段におけるタイミングずれを利用して４相タイミングを発生する点である。
【００２５】
図３の（ａ）に示すように、本実施形態における１段の昇圧セル２０は、２個のトランジスタＱ２０及びＱ２１と２個のコンデンサＣ２０及びＣ２１とから構成される従来の昇圧セルに、入力されるクロック信号をデコードするための論理回路（本実施形態においてはＡＮＤゲート）を付加したものである。
【００２６】
次に、本実施形態における昇圧回路の動作について説明する。図３の（ｂ）において、ＮＡＮＤゲートに書き込み制御信号ＷＲが入力されると、ＮＡＮＤゲート及び複数のインバータが直列接続された発振ループが発振を開始する。発振ループの各段から出力されるクロック信号は、反転を繰り返しながら発振ループを循環する。
【００２７】
今、ｍ段目の昇圧セルにおいて、入力Ｂがローレベル、ＡＮＤゲートの出力がハイレベルだったとすると、トランジスタＱ２０にドレイン電流が流れ、コンデンサＣ２０に電荷が蓄積される。次に、入力が反転すると、ノードＮ２０には（ｍ−１）段目の昇圧セルから電流が流れ込む。一方、ノードＮ２１はトランジスタＱ２１にゲート電圧を印加する。これにより、トランジスタＱ２１にドレイン電流が流れ、コンデンサＣ２１に電荷が蓄積される。再び入力が反転すると、ノード２２はトランジスタＱ２０にゲート電圧を印加し、トランジスタＱ２０にドレイン電流が流れる。このようなステップを繰り返すことにより、昇圧セルの１段目からｎ段目に向かって、順に電位を高くすることができる。
【００２８】
図４に、ａ〜ｆの各点におけるクロック信号の波形を示す。図４に示す通り、各点のクロック信号には、一定のタイミングずれが生じている。ここで、（ｍ−１）段目の回路に入力されるクロック信号は、入力Ａ１にはａ点、入力Ａ２にはｅ点、入力Ｂにはｄ点において発生しているクロック信号である。また、ｍ段目の回路に入力されるクロック信号は、入力Ａ１にはｂ点、入力Ａ２にはｆ点、入力Ｂにはｅ点において発生しているクロック信号である。各昇圧セルのＡＮＤゲートの働きにより、（ｍ−１）段目の昇圧セルに入力される信号は、ａ×ｅ及びｄということになる。同様に、ｍ段目の昇圧セルに入力される信号は、ｂ×ｆ及びｅとなる。ここで、ａ×ｅ、ｄ、ｂ×ｆ、ｅのそれぞれの波形を図４で参照すると、位相の異なる４相クロックが発生していることがわかる。同様にして、他の段についても４相クロックを発生させることができる。
【００２９】
本実施形態によれば、セル内に付加した論理回路と発振ブロックのタイミングのズレとを利用することにより、位相の異なるクロック信号を生成することができる。このため、基板上にレイアウトする際に、昇圧ブロックと発振ブロックとタイミング発生ブロックとをそれぞれ分ける必要がなく、セルのアレイで実現することができる。従って、基板上に２段昇圧回路を効率的に配置することができる。
【００３０】
図５は、本発明の第２の実施形態の変形例に係る昇圧回路を示す回路図である。この変形例においては、昇圧ブロックと発振ブロックとで別個にコンデンサを設けている。図５の（ａ）に示す昇圧セル２０には、図３の（ａ）に示すのと同じものを用いる。また、図５の（ｂ）に示すように、環状に配置されたＮＡＮＤゲート及び複数のインバータの出力にそれぞれコンデンサを接続し、さらに、それぞれの接続点からバッファを介して昇圧セル２０にクロック信号を供給している。
【００３１】
次に、本発明の第３の実施形態に係る昇圧回路について、図６を参照しながら説明する。図６の（ａ）は、本実施形態に係る１段の昇圧セルを示す回路図である。また、図６の（ｂ）は、複数の昇圧セルと、各昇圧セルにクロック信号を供給するための発振ブロックとを含む昇圧回路を示す回路図である。
【００３２】
図６の（ａ）に示すように、本実施形態に係る昇圧回路は、第２の実施形態における昇圧セルの各ノードに、放電用のトランジスタＱ３２及びＱ３３を付加したものである。図６の（ａ）及び（ｂ）に示すように、昇圧セル３０に含まれるトランジスタＱ３２のドレインをノードＮ３１に接続し、ソースを高電位側の電源電圧とほぼ等しい電位を有する配線経路Ｘに接続し、ゲートを高電位側の電源電圧ＶDDに接続している。また、昇圧セル３０に含まれるトランジスタＱ３３のドレインをノードＮ３２に接続し、ソースを接地し、ゲートを接地電位とほぼ等しい電位を有する配線経路Ｙに接続している。
【００３３】
次に、本実施形態による昇圧回路の動作について説明する。基本的動作は第２の実施形態におけるのと同じであるが、波形異状によりノードＮ３１の電位が高電位側の電源電圧よりも低下すると、トランジスタＱ３２にドレイン電流が流れてノードＮ３１の電位を上昇させる。また、波形異状によりノードＮ３２の電位が接地電位よりも低下すると、トランジスタＱ３３にドレイン電流が流れてノードＮ３２の電位を上昇させる。なお、４相クロックの発振方法については、第２の実施形態におけるのと同じである。
【００３４】
本実施形態によれば、昇圧終了後に放電用のトランジスタにより電荷の放電を助けるので、２回目以降の昇圧での昇圧波形異状をなくすことができる。また、放電用のトランジスタは、昇圧時には整流トランジスタとしても動作するため、昇圧にかかる時間を短くすることができる。
【００３５】
【発明の効果】
以上述べたように、本発明によれば、昇圧回路と発振回路とでコンデンサを兼用する場合には、チップ面積を小さくすることができ、装置の小型化が可能になる。また、３相以上のクロック信号を使用する場合に、基板面積の利用効率が良い昇圧回路を提供することができる。さらに、昇圧波形の異状が発生し難く、昇圧スピードの速い昇圧回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る昇圧回路を示す回路図である。
【図２】本発明の第１の実施形態の変形例に係る昇圧回路を示す回路図である。
【図３】本発明の第２の実施形態に係る昇圧回路を示す回路図である。
【図４】本発明の第２の実施形態に係る昇圧回路において発生するクロック信号のタイミングチャートである。
【図５】本発明の第２の実施形態の変形例に係る昇圧回路を示す回路図である。
【図６】本発明の第３の実施形態に係る昇圧回路を示す回路図である。
【図７】従来の昇圧回路を示す回路図である。
【図８】従来の他の昇圧回路を示す回路図である。
【図９】図８の昇圧回路において用いるタイミング発生回路を示す回路図である。
【図１０】図８の昇圧回路において発生するクロック信号のタイミングチャートである。
【符号の説明】
１ 発振ブロック
２ 昇圧ブロック
１０、２０、３０ 昇圧セル
Ｃ１〜Ｃ５４ コンデンサ
Ｑ１〜Ｑ５５ Ｎチャネルトランジスタ
ＩＮＶ１〜ＩＮＶ５１ インバータ
ＣＬ５０、ＣＬ５１ クロック信号
Claims (2)
- 第１のノードに印加された直流電位を昇圧して第２のノードから出力する昇圧セルを複数段備えた昇圧回路であって、
入力信号を反転して出力する反転手段が環状に奇数個直列接続されることにより形成された発振ループを備え、
前記昇圧セルは、
前記第１のノードと前記第２のノードとの間にソース・ドレイン経路が直列に接続された第１のトランジスタと、
前記第２のノードの電位に従って、前記第１のノードと前記第１のトランジスタのゲートとの間の経路を開閉する第２のトランジスタと、
前記第２のノードに接続されるとともに、前記発振ループの反転手段のうちＭ（Ｍは自然数）段目の反転手段の出力が入力される第１のコンデンサと、
前記第１のトランジスタのゲートに接続された第２のコンデンサと、
前記発振ループの反転手段のうちＭ＋１段目の反転手段の出力とＭ−３段目の反転手段の出力とに基づいて前記第２のコンデンサに供給する信号を出力する手段と、
高電位の電源電位を供給するノードから前記第１のコンデンサに正電荷を移動させるためのトランジスタと、
低電位の電源電位を供給するノードから前記第２のコンデンサに正電荷を移動させるためのトランジスタと、
を具備することを特徴とする昇圧回路。 - 第１のノードに印加された直流電位を昇圧して第２のノードから出力する昇圧セルを複数段備えた昇圧回路であって、
入力信号を反転して出力する反転手段が環状に奇数個直列接続されることにより形成された発振ループを備え、
前記昇圧セルは、
前記第１のノードと前記第２のノードとの間にソース・ドレイン経路が直列に接続された第１のトランジスタと、
前記第２のノードの電位に従って、前記第１のノードと前記第１のトランジスタのゲートとの間の経路を開閉する第２のトランジスタと、
前記第２のノードに接続されるとともに、前記発振ループの反転手段のうちＭ（Ｍは自然数）段目の反転手段の出力が入力される第１のコンデンサと、
前記第１のトランジスタのゲートに接続された第２のコンデンサと、
前記発振ループの反転手段のうちＭ＋１段目の反転手段の出力とＭ−３段目の反転手段の出力とに基づいて前記第２のコンデンサに供給する信号を出力する手段と、を具備し、
前記第１のコンデンサが、前記第２のノードと前記Ｍ段目の反転手段との間に接続されていることを特徴とする昇圧回路。
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