JP5057883B2 - チャージポンプ回路 - Google Patents
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Description
このようなチャージポンプ回路では、図10に示すような1つのスイッチング素子101と1つ容量素子102を組み合わせた回路を基本構成とし、これを1段と称している。
図10において、昇圧動作を行う場合は、クロック信号CLKがハイレベルのときは、スイッチング素子101は開放状態になり、クロック信号CLKがローレベルのときは、スイッチング素子101は短絡状態になる。また、負電圧発生動作を行う場合は、クロック信号CLKがハイレベルのときは、スイッチング素子101は短絡状態になり、クロック信号CLKがローレベルのときは、スイッチング素子101は開放状態になる。
図11(a)は、クロック信号CLKがハイレベルで、クロック信号CLKの信号レベルを反転させたクロック信号CLKBがローレベルのときの状態を示し、図11(b)は、クロック信号CLKがローレベルで、クロック信号CLKBがハイレベルのときの状態を示している。スイッチング素子111の端部Aに電源電圧VDDが入力され、スイッチング素子112の端部Dと容量素子114との接続部から昇圧された電圧が出力される。図11から分かるように、スイッチング素子111とスイッチング素子112は相反するスイッチングを行う。
図13の昇圧回路は、正の電源端子121に入力された電源電圧VDDを昇圧して出力端子122から出力するものであり、φ1は正相のクロック信号であり、φ2は逆相のクロック信号である。図14は、図13の各クロック信号φ1及びφ2を生成する具体的な回路例を示した図であり、図15は、図14のチャージポンプ回路における各接続部Pa〜Pdの波形例及び出力端子122の波形例を示した図である。
図13及び図14の昇圧回路では、前段から受け取った電圧信号に対して、クロック信号の電圧Vclkを重畳することで昇圧を行っている。
ΔV=Ccp/(Ccp+Co)×Vclk………………(a)
前記(a)式から、負荷容量Coが大きい場合は、クロック電圧Vclkに含まれるノイズの影響は軽減される。
また、昇圧回路の場合は、クロック信号のオーバーシュートが容量素子を介してダイオードのカソードと容量素子との接続部の電圧に影響を与え、負電圧発生回路の場合は、クロック信号のアンダーシュートが容量素子を介してダイオードのカソードと容量素子との接続部の電圧に影響を与える。このような電圧の絶対値を本来の値よりも大きな値にしてしまうため、回路の耐圧という観点から悪影響があった。
また、図14の場合、各ダイオード123〜127の順方向電圧をそれぞれVthとすると、最も大きい電圧になる接続部Pdの電圧は、原理的には(5×VDD−4×Vth)になる。インバータ135から出力されるクロック信号の立ち上がりにオーバーシュートが発生すると、接続部Pdの電圧が瞬間的に(5×VDD−4×Vth)よりも大きな値になり、容量素子131の耐圧に対する要求が更に厳しいものになっていた。
このように、寄生容量等の影響によって、インバータから出力されるクロック電圧の遷移が急峻な場合、該クロック電圧にスパイク状のノイズが重畳される可能性があり、チャージポンプ回路の出力端子122からスパイク状のノイズが出力されるという問題があった。
前記入力端子と前記出力端子との間に直列に接続された複数のスイッチング素子と、
該各スイッチング素子に対応して設けられ、該スイッチング素子のスイッチングによって充放電される、一端が対応するスイッチング素子の出力端にそれぞれ接続された各容量素子と、
所定のパルス信号からなるクロック信号を生成して該容量素子の他端に出力するクロック信号生成回路部と、
を備え、
前記クロック信号生成回路部は、回路上において前記出力端子に最も近く接続された容量素子に出力するクロック信号の信号レベルの遷移時間が、他の容量素子に出力するクロック信号よりも長い所定値以上になるように、各クロック信号を生成するものである。
所定のクロック信号を生成し、一端が前記入力端子に接続された前記スイッチング素子に対応して設けられた容量素子に出力するクロック信号発生回路と、
該クロック信号発生回路の出力端に直列に接続され、入力された信号の信号レベルを反転させて対応する前記容量素子にクロック信号として出力する1つ以上のインバータと、
を備え、
回路上において前記出力端子に最も近く接続された容量素子に出力端が接続された前記インバータである最終段のインバータは、出力するクロック信号の信号レベルの遷移時間を、他の容量素子に入力されるクロック信号よりも長くなるようにした。
所定のクロック信号を生成して対応する前記容量素子に出力するクロック信号発生回路と、
該クロック信号発生回路から出力されたクロック信号の信号レベルを反転させた反転クロック信号を生成して対応する前記容量素子に出力する1つ以上のインバータと、
を備え、
回路上において前記出力端子に最も近く接続された容量素子に出力端が接続された前記インバータである最終段のインバータは、出力するクロック信号の信号レベルの遷移時間を、他の容量素子に入力されるクロック信号よりも長くなるようにしてもよい。
所定のクロック信号を生成して対応する前記容量素子に出力するクロック信号発生回路と、
該クロック信号発生回路から出力されたクロック信号の信号レベルを反転させた反転クロック信号を生成して出力する第1のインバータと、
前記クロック信号発生回路からのクロック信号の信号レベルを反転させて対応する容量素子に出力する1つ以上の第2のインバータと、
前記第1のインバータからの反転クロック信号の信号レベルを反転させて対応する容量素子に出力する1つ以上の第3のインバータと、
を備え、
前記第3のインバータの内、回路上において前記出力端子に最も近く接続された容量素子に出力端が接続されたインバータである最終段のインバータは、出力するクロック信号の信号レベルの遷移時間を、他の容量素子に入力されるクロック信号よりも長くなるようにしてもよい。
出力するクロック信号のローレベルからハイレベルの立ち上がりが所定の時間以上になるようにチャネル幅W/チャネル長Lが小さく形成され、正側電源電圧と出力端との間に接続されたPMOSトランジスタと、
制御電極が該PMOSトランジスタの制御電極に接続されて入力端をなす、出力端と負側電源電圧との間に接続されたNMOSトランジスタと、
で構成されるようにした。
ドレインが出力端に接続されたPMOSトランジスタと、
制御電極が該PMOSトランジスタの制御電極に接続されて入力端をなす、該出力端と負側電源電圧との間に接続されたNMOSトランジスタと、
出力するクロック信号のローレベルからハイレベルの立ち上がりが所定の時間以上になるような定電流を生成して出力する、正側電源電圧と前記PMOSトランジスタのソースとの間に接続された定電流源と、
で構成されるようにしてもよい。
ドレインが出力端に接続されたPMOSトランジスタと、
制御電極が該PMOSトランジスタの制御電極に接続されて入力端をなす、ドレインが出力端に接続されたNMOSトランジスタと、
出力するクロック信号のローレベルからハイレベルの立ち上がりが所定の時間以上になるような定電流を生成して出力する、正側電源電圧と前記PMOSトランジスタのソースとの間に接続された第1の定電流源と、
前記NMOSトランジスタのソースと負側電源電圧との間に接続された第2の定電流源と、
で構成されるようにしてもよい。
正側電源電圧と出力端との間に接続されたPMOSトランジスタと、
出力するクロック信号のハイレベルからローレベルの立ち下がりが所定の時間以上になるようにチャネル幅W/チャネル長Lが小さく形成され、制御電極が該PMOSトランジスタの制御電極に接続されて入力端をなす、出力端と負側電源電圧である接地電圧との間に接続されたNMOSトランジスタと、
で構成されるようにした。
正側電源電圧と出力端との間に接続されたPMOSトランジスタと、
制御電極が該PMOSトランジスタの制御電極に接続されて入力端をなす、ドレインが出力端に接続されたNMOSトランジスタと、
出力するクロック信号のハイレベルからローレベルの立ち下がりが所定の時間以上になるような定電流を生成して出力する、前記NMOSトランジスタのソースと負側電源電圧である接地電圧との間に接続された定電流源と、
で構成されるようにした。
ドレインが出力端に接続されたPMOSトランジスタと、
制御電極が該PMOSトランジスタの制御電極に接続されて入力端をなす、ドレインが出力端に接続されたNMOSトランジスタと、
正側電源電圧と前記PMOSトランジスタのソースとの間に接続された第1の定電流源と、
出力するクロック信号のハイレベルからローレベルの立ち下がりが所定の時間以上になるような定電流を生成して出力する、前記NMOSトランジスタのソースと負側電源電圧である接地電圧との間に接続された第2の定電流源と、
で構成されるようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるチャージポンプ回路の回路例を示した図であり、図2は、図1のチャージポンプ回路における各接続部P1〜P4の波形例及び出力端子OUTの波形例を示した図である。
図1において、チャージポンプ回路1は、入力端子INに入力された電源電圧VDDを昇圧して出力電圧Voutとして出力端子OUTから出力する昇圧回路をなしている。
チャージポンプ回路1は、ダイオードD1〜D5、容量素子C1〜C4、インバータINV1〜INV3及び所定のクロック信号CLK1を生成して出力するクロック信号発生回路2を備えている。なお、インバータINV1〜INV3及びクロック信号発生回路2はクロック信号生成回路部をなし、インバータINV3は最終段のインバータをなす。
Vclk4=i3×t/Ccp………………(1)
前記(1)式から、クロック信号CLK4におけるローレベルからハイレベルの立ち上がりを緩やかにするためには、t=(Vclk4×Ccp)/i3で示される時間tが長くなるようにすればよい。
このようなことから、電流i3が小さくなるようにしてクロック信号CLK4の信号レベルの立ち上がりに要する時間が長くなるようにする方法について考える。
図3において、インバータINV3は、電源電圧VDDと接地電圧GNDとの間に直列に接続されたPMOSトランジスタM1とNMOSトランジスタM2で構成され、PMOSトランジスタM1とNMOSトランジスタM2の各ゲートが接続され該接続部がインバータINV3の入力端をなし、PMOSトランジスタM1とNMOSトランジスタM2の接続部がインバータINV3の出力端をなしている。
このような構成において、インバータINV3の出力信号であるクロック信号CLK4の立ち上がり時間を長くするには、チャネル幅W/チャネル長Lが小さくなるようにPMOSトランジスタM1を形成すればよい。このようにすることにより、クロック信号CLK4におけるローレベルからハイレベルの立ち上がりを緩やかにすることができ、出力電圧Voutの不要なオーバーシュートを低減させることができる。
図4において、インバータINV3は、定電流源11、PMOSトランジスタM11及びNMOSトランジスタM12で構成されている。電源電圧VDDとPMOSトランジスタM11のソースとの間に定電流源11が接続され、PMOSトランジスタM11のドレインと接地電圧GNDとの間にNMOSトランジスタM12が接続されている。PMOSトランジスタM11とNMOSトランジスタM12の各ゲートが接続され該接続部がインバータINV3の入力端をなし、PMOSトランジスタM11とNMOSトランジスタM12の接続部がインバータINV3の出力端をなしている。
図5における図1との相違点は、図1のインバータINV2をなくすと共にインバータINV3の入力端とコンデンサC3との接続部にクロック信号CLK1を入力するようにしたことにある。図5のインバータINV3は図1のインバータINV3とまったく同じものであり、このようにすることにより、図1の場合と同様の効果を得ることができると共に、使用するインバータの数を削減することができる。
このような問題を解決するために、図6のような回路構成にすることがある。なお、図6では図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図6における図1との相違点は、インバータINV4及びINV5を追加したことと、図1のインバータINV1〜INV3における各入力端の接続を変えたことにある。なお、インバータINV5は第1のインバータを、インバータINV2及びINV4は第2のインバータを、インバータINV1及びINV3はそれぞれ第3のインバータをなす。
このような構成において、インバータINV1、INV2、INV4及びINV5はそれぞれ遷移時間の短いクロック信号を生成して出力し、図6のインバータINV3は図1のインバータINV3とまったく同じものである。このようにすることにより、図1の場合と同様の効果を得ることができると共に、出力端子に接続された大容量の負荷を駆動するためにチャージポンプ容量を大きくすることができる。なお、図6では、容量素子C1〜C4に供給される各クロック信号は図1の場合と信号レベルが反転しているが、昇圧動作は図1の場合と同じである。
前記第1の実施の形態では、チャージポンプ回路を昇圧回路に使用した場合について説明したが、本発明のチャージポンプ回路を負電圧発生回路に使用するようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図7は、本発明の第2の実施の形態におけるチャージポンプ回路の回路例を示した図である。なお、図7では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図7における図1との相違点は、ダイオードD1〜D5の極性を変えると共に入力端子INを接地電圧GNDに接続し、図1のインバータINV3をインバータINV3aにしたことにあり、これに伴って、図1のチャージポンプ回路1をチャージポンプ回路1aにした。
チャージポンプ回路1aは、ダイオードD1〜D5、容量素子C1〜C4、インバータINV1,INV2,INV3a及びクロック信号発生回路2を備えている。なお、インバータINV3aは最終段のインバータをなす。
ダイオードD1〜D5は、出力端子OUTから入力端子INの方向に順方向に直列に接続され、コンデンサC1の一端はダイオードD1のアノードとダイオードD2のカソードとの接続部P1に接続され、コンデンサC1の他端とインバータINV1の入力端にはそれぞれクロック信号CLK1が入力されている。コンデンサC2の一端はダイオードD2のアノードとダイオードD3のカソードとの接続部P2に接続され、コンデンサC2の他端とインバータINV2の入力端にはそれぞれクロック信号CLK2が入力されている。
図8における図4との相違点は、PMOSトランジスタM11のソースを電源電圧VDDに接続すると共に、NMOSトランジスタM12のソースと接地電圧GNDとの間に定電流源21を接続するようにしたことにある。
なお、図7では、図1の回路構成のチャージポンプ回路で負電圧発生回路を形成した場合を例にして示したが、図5及び図6の回路構成のチャージポンプ回路で負電圧発生回路を形成するようにしてもよく、この場合、図7の場合と同様に、ダイオードD1〜D5の極性を変えると共に入力端子INを接地電圧GNDに接続すればよい。
2 クロック信号発生回路
D1〜D5 ダイオード
C1〜C4 容量素子
INV1〜INV5,INV3a インバータ
Claims (15)
- 入力端子に入力された電圧を所定の電圧に変換して出力端子から出力するチャージポンプ回路において、
前記入力端子と前記出力端子との間に直列に接続された複数のスイッチング素子と、
該各スイッチング素子に対応して設けられ、該スイッチング素子のスイッチングによって充放電される、一端が対応するスイッチング素子の出力端にそれぞれ接続された各容量素子と、
所定のパルス信号からなるクロック信号を生成して該容量素子の他端に出力するクロック信号生成回路部と、
を備え、
前記クロック信号生成回路部は、回路上において前記出力端子に最も近く接続された容量素子に出力するクロック信号の信号レベルの遷移時間が、他の容量素子に出力するクロック信号よりも長い所定値以上になるように、各クロック信号を生成することを特徴とするチャージポンプ回路。 - 前記クロック信号生成回路部は、回路上において隣接する容量素子に対して相反する信号レベルのクロック信号をそれぞれ出力することを特徴とする請求項1記載のチャージポンプ回路。
- 前記クロック信号生成回路部は、
所定のクロック信号を生成し、一端が前記入力端子に接続された前記スイッチング素子に対応して設けられた容量素子に出力するクロック信号発生回路と、
該クロック信号発生回路の出力端に直列に接続され、入力された信号の信号レベルを反転させて対応する前記容量素子にクロック信号として出力する1つ以上のインバータと、
を備え、
回路上において前記出力端子に最も近く接続された容量素子に出力端が接続された前記インバータである最終段のインバータは、出力するクロック信号の信号レベルの遷移時間を、他の容量素子に入力されるクロック信号よりも長くなるようにすることを特徴とする請求項2記載のチャージポンプ回路。 - 前記クロック信号生成回路部は、
所定のクロック信号を生成して対応する前記容量素子に出力するクロック信号発生回路と、
該クロック信号発生回路から出力されたクロック信号の信号レベルを反転させた反転クロック信号を生成して対応する前記容量素子に出力する1つ以上のインバータと、
を備え、
回路上において前記出力端子に最も近く接続された容量素子に出力端が接続された前記インバータである最終段のインバータは、出力するクロック信号の信号レベルの遷移時間を、他の容量素子に入力されるクロック信号よりも長くなるようにすることを特徴とする請求項2記載のチャージポンプ回路。 - 前記クロック信号生成回路部は、
所定のクロック信号を生成して対応する前記容量素子に出力するクロック信号発生回路と、
該クロック信号発生回路から出力されたクロック信号の信号レベルを反転させた反転クロック信号を生成して出力する第1のインバータと、
前記クロック信号発生回路からのクロック信号の信号レベルを反転させて対応する容量素子に出力する1つ以上の第2のインバータと、
前記第1のインバータからの反転クロック信号の信号レベルを反転させて対応する容量素子に出力する1つ以上の第3のインバータと、
を備え、
前記第3のインバータの内、回路上において前記出力端子に最も近く接続された容量素子に出力端が接続されたインバータである最終段のインバータは、出力するクロック信号の信号レベルの遷移時間を、他の容量素子に入力されるクロック信号よりも長くなるようにすることを特徴とする請求項2記載のチャージポンプ回路。 - 前記入力端子に入力された正電圧を所定の電圧に変換して出力端子から出力する昇圧回路をなすことを特徴とする請求項3、4又は5記載のチャージポンプ回路。
- 前記最終段のインバータは、
出力するクロック信号のローレベルからハイレベルの立ち上がりが所定の時間以上になるようにチャネル幅W/チャネル長Lが小さく形成され、正側電源電圧と出力端との間に接続されたPMOSトランジスタと、
制御電極が該PMOSトランジスタの制御電極に接続されて入力端をなす、出力端と負側電源電圧との間に接続されたNMOSトランジスタと、
で構成されることを特徴とする請求項6記載のチャージポンプ回路。 - 前記最終段のインバータは、
ドレインが出力端に接続されたPMOSトランジスタと、
制御電極が該PMOSトランジスタの制御電極に接続されて入力端をなす、該出力端と負側電源電圧との間に接続されたNMOSトランジスタと、
出力するクロック信号のローレベルからハイレベルの立ち上がりが所定の時間以上になるような定電流を生成して出力する、正側電源電圧と前記PMOSトランジスタのソースとの間に接続された定電流源と、
で構成されることを特徴とする請求項6記載のチャージポンプ回路。 - 前記最終段のインバータは、
ドレインが出力端に接続されたPMOSトランジスタと、
制御電極が該PMOSトランジスタの制御電極に接続されて入力端をなす、ドレインが出力端に接続されたNMOSトランジスタと、
出力するクロック信号のローレベルからハイレベルの立ち上がりが所定の時間以上になるような定電流を生成して出力する、正側電源電圧と前記PMOSトランジスタのソースとの間に接続された第1の定電流源と、
前記NMOSトランジスタのソースと負側電源電圧との間に接続された第2の定電流源と、
で構成されることを特徴とする請求項6記載のチャージポンプ回路。 - 前記入力端子に入力された接地電圧から所定の負電圧を生成して出力端子から出力する負電圧生成回路をなすことを特徴とする請求項3、4又は5記載のチャージポンプ回路。
- 前記最終段のインバータは、
正側電源電圧と出力端との間に接続されたPMOSトランジスタと、
出力するクロック信号のハイレベルからローレベルの立ち下がりが所定の時間以上になるようにチャネル幅W/チャネル長Lが小さく形成され、制御電極が該PMOSトランジスタの制御電極に接続されて入力端をなす、出力端と負側電源電圧である接地電圧との間に接続されたNMOSトランジスタと、
で構成されることを特徴とする請求項10記載のチャージポンプ回路。 - 前記最終段のインバータは、
正側電源電圧と出力端との間に接続されたPMOSトランジスタと、
制御電極が該PMOSトランジスタの制御電極に接続されて入力端をなす、ドレインが出力端に接続されたNMOSトランジスタと、
出力するクロック信号のハイレベルからローレベルの立ち下がりが所定の時間以上になるような定電流を生成して出力する、前記NMOSトランジスタのソースと負側電源電圧である接地電圧との間に接続された定電流源と、
で構成されることを特徴とする請求項10記載のチャージポンプ回路。 - 前記最終段のインバータは、
ドレインが出力端に接続されたPMOSトランジスタと、
制御電極が該PMOSトランジスタの制御電極に接続されて入力端をなす、ドレインが出力端に接続されたNMOSトランジスタと、
正側電源電圧と前記PMOSトランジスタのソースとの間に接続された第1の定電流源と、
出力するクロック信号のハイレベルからローレベルの立ち下がりが所定の時間以上になるような定電流を生成して出力する、前記NMOSトランジスタのソースと負側電源電圧である接地電圧との間に接続された第2の定電流源と、
で構成されることを特徴とする請求項10記載のチャージポンプ回路。 - 前記スイッチング素子の代わりに、前記入力端子から前記出力端子へ順方向に直列に接続された1つ以上のダイオードを使用することを特徴とする請求項6、7、8又は9記載のチャージポンプ回路。
- 前記スイッチング素子の代わりに、前記出力端子から前記入力端子へ順方向に直列に接続された1つ以上のダイオードを使用することを特徴とする請求項10、11、12又は13記載のチャージポンプ回路。
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