JP3475162B2 - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
- Publication number
- JP3475162B2 JP3475162B2 JP2000272850A JP2000272850A JP3475162B2 JP 3475162 B2 JP3475162 B2 JP 3475162B2 JP 2000272850 A JP2000272850 A JP 2000272850A JP 2000272850 A JP2000272850 A JP 2000272850A JP 3475162 B2 JP3475162 B2 JP 3475162B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- charge pump
- pump circuit
- output
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/0003—Details of control, feedback or regulation circuits
- H02M1/0029—Circuits or arrangements for limiting the slope of switching signals, e.g. slew rate
Description
【０００１】
【発明の属する技術分野】本発明は、電源回路等に用い
られるチャージポンプ回路に関し、特に寄生バイポーラ
アクションを防止し、高効率、大電流出力を可能とする
チャージポンプ回路に関する。
られるチャージポンプ回路に関し、特に寄生バイポーラ
アクションを防止し、高効率、大電流出力を可能とする
チャージポンプ回路に関する。
【０００２】
【従来の技術】近年、携帯電話等の携帯機器用の電源回
路として、ディクソン（Dickson）方式のチャージポン
プ回路（Charge Pump Circuit）を用いた昇圧電源回路
が注目されている。ディクソン方式のチャージポンプ回
路は、例えば技術文献「John F.Dickson On-chip High-
Voltage Generation in MNOS Integrated Circuits Usi
ng an Improved Voltage Multiplier Technique IEEE J
OURNAL OF SOLID-STATECIRCUITS,VOL.SC-11,NO.3 pp.37
4-378 JUNE 1976.」に詳しく記載されている。この昇圧
用チャージポンプ回路は、高周波動作が可能なため、Ｌ
ＳＩ外部の外付けコンデンサを小さくすることができ
る。したがって、携帯機器の小型化には最適である。
路として、ディクソン（Dickson）方式のチャージポン
プ回路（Charge Pump Circuit）を用いた昇圧電源回路
が注目されている。ディクソン方式のチャージポンプ回
路は、例えば技術文献「John F.Dickson On-chip High-
Voltage Generation in MNOS Integrated Circuits Usi
ng an Improved Voltage Multiplier Technique IEEE J
OURNAL OF SOLID-STATECIRCUITS,VOL.SC-11,NO.3 pp.37
4-378 JUNE 1976.」に詳しく記載されている。この昇圧
用チャージポンプ回路は、高周波動作が可能なため、Ｌ
ＳＩ外部の外付けコンデンサを小さくすることができ
る。したがって、携帯機器の小型化には最適である。
【０００３】チャージポンプ回路は、基本的には電圧源
（Ｖｄｄ）に電荷転送素子を複数段接続し、各接続ノー
ド（ポンピングノード）に結合コンデンサの一端を接続
すると共に、該各結合コンデンサの他端に相補的なクロ
ックを供給することにより、後段へと電荷転送すること
により、理想的には（ｎ＋１）×Ｖｄｄの昇圧電圧を得
るものである（ｎはチャージポンプ回路の段数）。
（Ｖｄｄ）に電荷転送素子を複数段接続し、各接続ノー
ド（ポンピングノード）に結合コンデンサの一端を接続
すると共に、該各結合コンデンサの他端に相補的なクロ
ックを供給することにより、後段へと電荷転送すること
により、理想的には（ｎ＋１）×Ｖｄｄの昇圧電圧を得
るものである（ｎはチャージポンプ回路の段数）。
【０００４】本発明者は、従来のディクソン方式のチャ
ージポンプ回路に数々の改良を加え、大出力電流（数ｍ
Ａ〜１０数ｍＡ）で、かつ高効率を達成し得るチャージ
ポンプ回路を既に提案した（特願２０００−０１６４４
２号）。このチャージポンプ回路の構成例を図４乃至図
７に示した。この回路の構成及び動作については後に詳
しく説明するが、その特徴点は以下の通りである。 各電荷転送用ＭＯＳトランジスタ（Ｍ１，Ｍ２，Ｍ
３，Ｍ４）のオンする時のゲート・ソース間電圧Ｖｇｓ
が電源電圧の２倍となるように構成されている。これに
より、電荷転送用ＭＯＳトランジスタのオン時の抵抗を
低減することができると共に、ゲート酸化膜厚は一律に
２Ｖｄｄに耐える厚みに設計すれば良い。これにより、
電荷転送用ＭＯＳトランジスタのソース・ドレイン間電
圧Ｖｇｓが不均一である場合に比べて、オン抵抗を低く
設計することができる。 ドレイン（Drain）と基板(Body)とを短絡すること
により、ゲート・基板間電圧Ｖｇｂ＝ゲート・ドレイン
電圧Ｖｇｄ、という関係が成り立つようにしている。こ
れは、基板バイアス電圧を小さくすることによりゲート
酸化膜を薄くし、更にバックゲート・バイアス効果（Ba
ck Gate BiasEffect)によるしきい値（Threshold V olt
age）の上昇を無くすためである。
ージポンプ回路に数々の改良を加え、大出力電流（数ｍ
Ａ〜１０数ｍＡ）で、かつ高効率を達成し得るチャージ
ポンプ回路を既に提案した（特願２０００−０１６４４
２号）。このチャージポンプ回路の構成例を図４乃至図
７に示した。この回路の構成及び動作については後に詳
しく説明するが、その特徴点は以下の通りである。 各電荷転送用ＭＯＳトランジスタ（Ｍ１，Ｍ２，Ｍ
３，Ｍ４）のオンする時のゲート・ソース間電圧Ｖｇｓ
が電源電圧の２倍となるように構成されている。これに
より、電荷転送用ＭＯＳトランジスタのオン時の抵抗を
低減することができると共に、ゲート酸化膜厚は一律に
２Ｖｄｄに耐える厚みに設計すれば良い。これにより、
電荷転送用ＭＯＳトランジスタのソース・ドレイン間電
圧Ｖｇｓが不均一である場合に比べて、オン抵抗を低く
設計することができる。 ドレイン（Drain）と基板(Body)とを短絡すること
により、ゲート・基板間電圧Ｖｇｂ＝ゲート・ドレイン
電圧Ｖｇｄ、という関係が成り立つようにしている。こ
れは、基板バイアス電圧を小さくすることによりゲート
酸化膜を薄くし、更にバックゲート・バイアス効果（Ba
ck Gate BiasEffect)によるしきい値（Threshold V olt
age）の上昇を無くすためである。
【０００５】
【発明が解決しようとする課題】しかし、上述したチャ
ージポンプ回路ではバイポーラアクション（Bipolar Ac
tion）が起き易いという問題があった。バイポーラアク
ションが起きない場合の回路効率ηは９５％であるが、
バイポーラアクションが起きた場合の回路効率ηは５０
％程度に低下してしまう。ここで、回路効率ηは一般
に、η＝（出力電力／入力電力）×１００ によって定
義される。
ージポンプ回路ではバイポーラアクション（Bipolar Ac
tion）が起き易いという問題があった。バイポーラアク
ションが起きない場合の回路効率ηは９５％であるが、
バイポーラアクションが起きた場合の回路効率ηは５０
％程度に低下してしまう。ここで、回路効率ηは一般
に、η＝（出力電力／入力電力）×１００ によって定
義される。
【０００６】以下で、本発明者が検討したバイポーラア
クションのメカニズムについて説明する。上述したチャ
ージポンプ回路の特徴点は特にバイポーラアクション
を誘発する危険を伴わないが、特徴点はその危険を含
んでいる。図８は、図４に示した電荷転送用ＭＯＳトラ
ンジスタの断面構造を示す図である。図８（Ａ）に示す
ように、電荷転送用ＭＯＳトランジスタＭ３（Ｐチャネ
ル型）は、Ｐ型半導体基板１０１上に形成されたＮウエ
ル１０２の表面に形成される。そして、ドレインＤとＮ
ウエル１０２内に設けられたＮ型層１０３とが配線で接
続されることにより、ドレインＤと基板（ここではＮウ
エル１０２）が短絡されている。これによりＰＮＰ型の
寄生バイポーラトランジスタＴＲ１が構成される。すな
わち、ソースＳがエミッタ、Ｎウエル１０２がベース、
Ｐ型半導体基板１０１がコレクタに相当する。
クションのメカニズムについて説明する。上述したチャ
ージポンプ回路の特徴点は特にバイポーラアクション
を誘発する危険を伴わないが、特徴点はその危険を含
んでいる。図８は、図４に示した電荷転送用ＭＯＳトラ
ンジスタの断面構造を示す図である。図８（Ａ）に示す
ように、電荷転送用ＭＯＳトランジスタＭ３（Ｐチャネ
ル型）は、Ｐ型半導体基板１０１上に形成されたＮウエ
ル１０２の表面に形成される。そして、ドレインＤとＮ
ウエル１０２内に設けられたＮ型層１０３とが配線で接
続されることにより、ドレインＤと基板（ここではＮウ
エル１０２）が短絡されている。これによりＰＮＰ型の
寄生バイポーラトランジスタＴＲ１が構成される。すな
わち、ソースＳがエミッタ、Ｎウエル１０２がベース、
Ｐ型半導体基板１０１がコレクタに相当する。
【０００７】上記構成において電荷転送用ＭＯＳトラン
ジスタＭ３がオンすると、ソースＳからドレインＤへ電
流が流れ、電荷が転送される。このとき、ソース・ドレ
イン間電圧ＶｄｓがソースＳ（エミッタ）とＮウエル１
０２とで構成される寄生ダイオードのビルトイン電圧
（Built-in Voltage）Ｖｂｉよりも大きいと（Ｖｄｓ＞
Ｖｂｉ）、このダイオードに順方向電流が流れ、寄生バ
イポーラトランジスタＴＲ１がオン状態となる。する
と、ポンピングノード（電圧ノードＶ２）から半導体基
板１０１へ大電流が流れてしまう。これは電流の大きな
ロスとなり、回路効率ηが劣化する。
ジスタＭ３がオンすると、ソースＳからドレインＤへ電
流が流れ、電荷が転送される。このとき、ソース・ドレ
イン間電圧ＶｄｓがソースＳ（エミッタ）とＮウエル１
０２とで構成される寄生ダイオードのビルトイン電圧
（Built-in Voltage）Ｖｂｉよりも大きいと（Ｖｄｓ＞
Ｖｂｉ）、このダイオードに順方向電流が流れ、寄生バ
イポーラトランジスタＴＲ１がオン状態となる。する
と、ポンピングノード（電圧ノードＶ２）から半導体基
板１０１へ大電流が流れてしまう。これは電流の大きな
ロスとなり、回路効率ηが劣化する。
【０００８】また、図８（Ｂ）に示すように、電荷転送
用ＭＯＳトランジスタＭ２（Ｎチャネル型）は、Ｐウエ
ル１０５の表面に形成される。Ｐウエル１０５はＮウエ
ル１０２内に形成され、半導体基板１０１から電気的に
分離されている。また、Ｎウエルには出力電圧Ｖｏｕｔ
が印加されている。
用ＭＯＳトランジスタＭ２（Ｎチャネル型）は、Ｐウエ
ル１０５の表面に形成される。Ｐウエル１０５はＮウエ
ル１０２内に形成され、半導体基板１０１から電気的に
分離されている。また、Ｎウエルには出力電圧Ｖｏｕｔ
が印加されている。
【０００９】そして、ドレインＤとＰウエル１０５内に
設けられたＰ型層１０６とが配線で接続されることによ
り、ドレインＤと基板（ここではＰウエル１０５）が短
絡されている。これによりＮＰＮ型の寄生バイポーラト
ランジスタＴＲ２が構成される。すなわち、ソースＳが
エミッタ、Ｐウエル１０５がベース、Ｎウエル１０２が
コレクタに相当する。
設けられたＰ型層１０６とが配線で接続されることによ
り、ドレインＤと基板（ここではＰウエル１０５）が短
絡されている。これによりＮＰＮ型の寄生バイポーラト
ランジスタＴＲ２が構成される。すなわち、ソースＳが
エミッタ、Ｐウエル１０５がベース、Ｎウエル１０２が
コレクタに相当する。
【００１０】上記構成において電荷転送用ＭＯＳトラン
ジスタＭ２がオンすると、ドレインＤからソースＳへ電
流が流れ、電荷が転送される。このとき、ソース・ドレ
イン間電圧ＶｄｓがソースＳ（エミッタ）とＰウエル１
０５とで構成される寄生ダイオードのビルトイン電圧Ｖ
ｂｉよりも大きいと（Ｖｄｓ＞Ｖｂｉ）、このダイオー
ドに順方向電流が流れ、寄生バイポーラトランジスタＴ
Ｒ２がオン状態となる。すると、出力からポンピングノ
ード（電圧ノードＶ２）へ大電流が流れてしまう。これ
は同様に電流の大きなロスとなり、回路効率ηが劣化す
ることとなる。
ジスタＭ２がオンすると、ドレインＤからソースＳへ電
流が流れ、電荷が転送される。このとき、ソース・ドレ
イン間電圧ＶｄｓがソースＳ（エミッタ）とＰウエル１
０５とで構成される寄生ダイオードのビルトイン電圧Ｖ
ｂｉよりも大きいと（Ｖｄｓ＞Ｖｂｉ）、このダイオー
ドに順方向電流が流れ、寄生バイポーラトランジスタＴ
Ｒ２がオン状態となる。すると、出力からポンピングノ
ード（電圧ノードＶ２）へ大電流が流れてしまう。これ
は同様に電流の大きなロスとなり、回路効率ηが劣化す
ることとなる。
【００１１】そこで、本発明者はこの問題を鋭意検討し
た結果、上記のようなバイポーラアクションを誘発する
要因は２つあることを見出した。第１は、電荷転送用Ｍ
ＯＳトランジスタ及びコンデンサにクロックを供給する
クロックドライバーのインピーダンスが大きいことであ
る。第２は、ボンディング・リード線等の寄生インダク
タンスの影響である。このインダクタンスの影響によ
り、図４に示したチャージポンプ回路の電圧ノードＶ
１，Ｖ２，Ｖ３，Ｖ４には共振波形が現れ、オーバーシ
ュート及びリンギングを起こす。その結果として、上述
したＶｄｓ＞Ｖｂｉという状態が発生し、バイポーラア
クションが起こる。
た結果、上記のようなバイポーラアクションを誘発する
要因は２つあることを見出した。第１は、電荷転送用Ｍ
ＯＳトランジスタ及びコンデンサにクロックを供給する
クロックドライバーのインピーダンスが大きいことであ
る。第２は、ボンディング・リード線等の寄生インダク
タンスの影響である。このインダクタンスの影響によ
り、図４に示したチャージポンプ回路の電圧ノードＶ
１，Ｖ２，Ｖ３，Ｖ４には共振波形が現れ、オーバーシ
ュート及びリンギングを起こす。その結果として、上述
したＶｄｓ＞Ｖｂｉという状態が発生し、バイポーラア
クションが起こる。
【００１２】この寄生インダクタンスの影響について図
９乃至図１１を参照しながら、更に詳しく説明する。図
９は図４に示したチャージポンプ回路の初段を示す部分
回路図である。Ｍ１，Ｍ２は電荷転送用ＭＯＳトランジ
スタである。ＣＤ１はクロックドライバーであって、イ
ンバータＩＮＶ１，ＩＮＶ２から構成されている。Ｃ１
は外付けコンデンサ、５１，５２は外部リード端子であ
る。
９乃至図１１を参照しながら、更に詳しく説明する。図
９は図４に示したチャージポンプ回路の初段を示す部分
回路図である。Ｍ１，Ｍ２は電荷転送用ＭＯＳトランジ
スタである。ＣＤ１はクロックドライバーであって、イ
ンバータＩＮＶ１，ＩＮＶ２から構成されている。Ｃ１
は外付けコンデンサ、５１，５２は外部リード端子であ
る。
【００１３】チャージポンプ回路をパッケージに組み込
む場合、外部接続用パッド（不図示）と外部リード端子
５１，５２とがワイヤーボンディングされる。この外部
リードには８ｎＨ程度、ボンディングワイヤー２ｎＨ程
度のインダクタンスが存在することが知られている。す
なわち、電圧ノードＶ１と外部リード端子５１との間に
はインダクタンスＬＳ１が存在し、クロックドライバー
ＣＤ１の出力と外部リード端子５２との間にはインダク
タンスＬＳ２が存在する。また、ＬＳＩ内部の外部接続
用パッドには寄生容量Ｃｓが付く。これらの寄生インダ
クタンスＬＳ１，ＬＳ２及び寄生容量Ｃｓで定まる周波
数の共振波形が電圧ノードＶ１に現れる。
む場合、外部接続用パッド（不図示）と外部リード端子
５１，５２とがワイヤーボンディングされる。この外部
リードには８ｎＨ程度、ボンディングワイヤー２ｎＨ程
度のインダクタンスが存在することが知られている。す
なわち、電圧ノードＶ１と外部リード端子５１との間に
はインダクタンスＬＳ１が存在し、クロックドライバー
ＣＤ１の出力と外部リード端子５２との間にはインダク
タンスＬＳ２が存在する。また、ＬＳＩ内部の外部接続
用パッドには寄生容量Ｃｓが付く。これらの寄生インダ
クタンスＬＳ１，ＬＳ２及び寄生容量Ｃｓで定まる周波
数の共振波形が電圧ノードＶ１に現れる。
【００１４】この共振現象を図１０及び図１１を参照し
て模式的に説明する。図１０（Ａ）に示すように、スイ
ッチＳＷを電源Ｖｄｄ側にスイッチングしてコンデンサ
Ｃを充電した後、スイッチＳＷをグランド側に急激に切
換える。すると、出力端子ＯＵＴには図１０（Ｂ）に示
すように、コイルのインダクタンスＬとコンデンサＣの
容量で定まる周期Ｔの共振波形が現れる。また、図１１
（Ａ）に示すように、スイッチＳＷをグランド側にスイ
ッチングしてコンデンサＣを放電した後、スイッチＳＷ
を電源Ｖｄｄ側に急激に切換える。すると、出力端子Ｏ
ＵＴには図１１（Ｂ）に示すように、ＬとＣで定まる周
期Ｔの共振波形が現れる。かかる共振波形はスイッチＳ
Ｗのオン抵抗、コイルのインピーダンス、コンデンサの
誘電損失によって減衰していく。ここで、スイッチＳＷ
がチャージポンプ回路のクロックドライバーに相当する
と考えればよい。
て模式的に説明する。図１０（Ａ）に示すように、スイ
ッチＳＷを電源Ｖｄｄ側にスイッチングしてコンデンサ
Ｃを充電した後、スイッチＳＷをグランド側に急激に切
換える。すると、出力端子ＯＵＴには図１０（Ｂ）に示
すように、コイルのインダクタンスＬとコンデンサＣの
容量で定まる周期Ｔの共振波形が現れる。また、図１１
（Ａ）に示すように、スイッチＳＷをグランド側にスイ
ッチングしてコンデンサＣを放電した後、スイッチＳＷ
を電源Ｖｄｄ側に急激に切換える。すると、出力端子Ｏ
ＵＴには図１１（Ｂ）に示すように、ＬとＣで定まる周
期Ｔの共振波形が現れる。かかる共振波形はスイッチＳ
Ｗのオン抵抗、コイルのインピーダンス、コンデンサの
誘電損失によって減衰していく。ここで、スイッチＳＷ
がチャージポンプ回路のクロックドライバーに相当する
と考えればよい。
【００１５】本発明は上述した従来の課題に鑑みて為さ
れたものであり、寄生インダクタンスの影響を除去して
バイポーラアクションを防止したチャージポンプ回路を
提供することを目的とする。
れたものであり、寄生インダクタンスの影響を除去して
バイポーラアクションを防止したチャージポンプ回路を
提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明のチャージポンプ
回路は、初段の電荷転送ＭＯＳトランジスタに所定の入
力電圧が印加されると共に直列接続された複数の電荷転
送用ＭＯＳトランジスタと、前記電荷転送用ＭＯＳトラ
ンジスタの各接続点に一端が接続された結合コンデンサ
と、前記結合コンデンサの他端に交互に逆相のクロック
パルスを供給するクロックドライバーとを備え、後段の
電荷転送用ＭＯＳトランジスタから昇圧電圧を出力する
チャージポンプ回路において、前記クロックドライバー
が出力するクロックパルスの立上がり時間及び立下り時
間を前記クロックドライバーの出力の共振が発生する値
より長く設定したことを特徴とする。
回路は、初段の電荷転送ＭＯＳトランジスタに所定の入
力電圧が印加されると共に直列接続された複数の電荷転
送用ＭＯＳトランジスタと、前記電荷転送用ＭＯＳトラ
ンジスタの各接続点に一端が接続された結合コンデンサ
と、前記結合コンデンサの他端に交互に逆相のクロック
パルスを供給するクロックドライバーとを備え、後段の
電荷転送用ＭＯＳトランジスタから昇圧電圧を出力する
チャージポンプ回路において、前記クロックドライバー
が出力するクロックパルスの立上がり時間及び立下り時
間を前記クロックドライバーの出力の共振が発生する値
より長く設定したことを特徴とする。
【００１７】本発明は、チャージポンプ回路において発
生するバイポーラアクションの誘発要因の１つがクロッ
クドライバーの出力の共振現象であることを初めて見出
したことに基づくものである。従来のクロックドライバ
ーは大電流出力を追及するあまり、立上がり時間及び立
下り時間は極めて短く設定されていたため、寄生インダ
クタンス及び寄生容量の存在により、バイポーラアクシ
ョンを招いていた。本発明によれば、クロックドライバ
ーが出力するクロックパルスの立上がり時間及び立下り
時間を前記クロックドライバーの出力の共振が発生する
値より大きく設定したので、共振現象を招くことがな
く、これに起因するバイポーラアクションを確実に防止
し、回路効率ηの劣化を防止することができる。
生するバイポーラアクションの誘発要因の１つがクロッ
クドライバーの出力の共振現象であることを初めて見出
したことに基づくものである。従来のクロックドライバ
ーは大電流出力を追及するあまり、立上がり時間及び立
下り時間は極めて短く設定されていたため、寄生インダ
クタンス及び寄生容量の存在により、バイポーラアクシ
ョンを招いていた。本発明によれば、クロックドライバ
ーが出力するクロックパルスの立上がり時間及び立下り
時間を前記クロックドライバーの出力の共振が発生する
値より大きく設定したので、共振現象を招くことがな
く、これに起因するバイポーラアクションを確実に防止
し、回路効率ηの劣化を防止することができる。
【００１８】
【発明の実施の形態】本発明の実施形態に係るチャージ
ポンプ回路について、図１乃至図７を参照しながら説明
する。図１は図４に示したチャージポンプ回路の初段を
示す部分回路図である。図１において、図９と同一の構
成部分については同一符号を付して説明を省略する。
ポンプ回路について、図１乃至図７を参照しながら説明
する。図１は図４に示したチャージポンプ回路の初段を
示す部分回路図である。図１において、図９と同一の構
成部分については同一符号を付して説明を省略する。
【００１９】上述したように、チャージポンプ回路をパ
ッケージに組み込み、結合コンデンサを外付けした場合
には寄生インダクタンスＬＳ１，ＬＳ２及び寄生容量Ｃ
ｓが存在する。そして、これらのインダクタンス及び容
量成分によってクロックドライバーＣＤ１’の出力に共
振現象が現れ、バイポーラアクションを誘発することが
明らかとなった。
ッケージに組み込み、結合コンデンサを外付けした場合
には寄生インダクタンスＬＳ１，ＬＳ２及び寄生容量Ｃ
ｓが存在する。そして、これらのインダクタンス及び容
量成分によってクロックドライバーＣＤ１’の出力に共
振現象が現れ、バイポーラアクションを誘発することが
明らかとなった。
【００２０】そこで、本発明は、この共振現象を防止す
るためにクロックドライバーＣＤ１立上がり及び立下り
を鈍らせるように改良を施したものである。クロックド
ライバーＣＤ１’の構成は以下のとおりである。第１の
インバータＩＮＶ１’及び第２のインバータＩＮＶ２’
に同一のクロック信号φが第３のインバータＩＮＶ３’
を介して入力されている。第３のインバータＩＮＶ３’
は波形整形用インバータであって、その反転出力信号＊
φが第１のインバータＩＮＶ１’及び第２のインバータ
ＩＮＶ２’の入力に印加されている。
るためにクロックドライバーＣＤ１立上がり及び立下り
を鈍らせるように改良を施したものである。クロックド
ライバーＣＤ１’の構成は以下のとおりである。第１の
インバータＩＮＶ１’及び第２のインバータＩＮＶ２’
に同一のクロック信号φが第３のインバータＩＮＶ３’
を介して入力されている。第３のインバータＩＮＶ３’
は波形整形用インバータであって、その反転出力信号＊
φが第１のインバータＩＮＶ１’及び第２のインバータ
ＩＮＶ２’の入力に印加されている。
【００２１】また、第１のインバータＩＮＶ１’の出力
は第１の出力トランジスタＭ１’（Ｐ）（Ｐチャネル型
ＭＯＳトランジスタ）を駆動するために、そのゲートに
印加されている。一方、第２のインバータＩＮＶ２’の
出力は第２の出力トランジスタＭ１’（Ｎ）（Ｎチャネ
ル型ＭＯＳトランジスタ）を駆動するために、そのゲー
トに印加されている。第１の出力トランジスタＭ１’
（Ｐ）のソースは電源電圧Ｖｄｄに接続されている。第
２の出力トランジスタＭ１’（Ｎ）のソースは接地され
ている。第１の出力トランジスタＭ１’（Ｐ）及び第２
の出力トランジスタＭ１’（Ｎ）は共通接続され、クロ
ックドライバーＣＤ１’の出力端子を成している。
は第１の出力トランジスタＭ１’（Ｐ）（Ｐチャネル型
ＭＯＳトランジスタ）を駆動するために、そのゲートに
印加されている。一方、第２のインバータＩＮＶ２’の
出力は第２の出力トランジスタＭ１’（Ｎ）（Ｎチャネ
ル型ＭＯＳトランジスタ）を駆動するために、そのゲー
トに印加されている。第１の出力トランジスタＭ１’
（Ｐ）のソースは電源電圧Ｖｄｄに接続されている。第
２の出力トランジスタＭ１’（Ｎ）のソースは接地され
ている。第１の出力トランジスタＭ１’（Ｐ）及び第２
の出力トランジスタＭ１’（Ｎ）は共通接続され、クロ
ックドライバーＣＤ１’の出力端子を成している。
【００２２】また、第１のインバータＩＮＶ１’はＰチ
ャネル型ＭＯＳトランジスタＭ２’（Ｐ）、Ｎチャネル
型ＭＯＳトランジスタＭ２’（Ｎ）で構成され、第２の
インバータＩＮＶ１’はＰチャネル型ＭＯＳトランジス
タＭ３’（Ｐ）、Ｎチャネル型ＭＯＳトランジスタＭ
３’（Ｎ）で構成されている。
ャネル型ＭＯＳトランジスタＭ２’（Ｐ）、Ｎチャネル
型ＭＯＳトランジスタＭ２’（Ｎ）で構成され、第２の
インバータＩＮＶ１’はＰチャネル型ＭＯＳトランジス
タＭ３’（Ｐ）、Ｎチャネル型ＭＯＳトランジスタＭ
３’（Ｎ）で構成されている。
【００２３】上記の回路構成において、各ＭＯＳトラン
ジスタのサイズＷ／Ｌは例えば以下の通りである。な
お、Ｗはチャネル幅、Ｌはチャネル長である。 ・電荷転送ＭＯＳトランジスタＭ１：１０００μｍ／
１．８μｍ ・電荷転送ＭＯＳトランジスタＭ２：１０００μｍ／
１．８μｍ ・第１の出力トランジスタＭ１’（Ｐ）：６０００μｍ
／１．８μｍ ・第２の出力トランジスタＭ１’（Ｎ）：２０００μｍ
／１．８μｍ ・Ｍ２’（Ｐ）：１００μｍ／１．８μｍ ・Ｍ２’（Ｎ）：１０μｍ／４μｍ ・Ｍ３’（Ｐ）：１０μｍ／４μｍ ・Ｍ３’（Ｎ）：１００μｍ／１．８μｍ。
ジスタのサイズＷ／Ｌは例えば以下の通りである。な
お、Ｗはチャネル幅、Ｌはチャネル長である。 ・電荷転送ＭＯＳトランジスタＭ１：１０００μｍ／
１．８μｍ ・電荷転送ＭＯＳトランジスタＭ２：１０００μｍ／
１．８μｍ ・第１の出力トランジスタＭ１’（Ｐ）：６０００μｍ
／１．８μｍ ・第２の出力トランジスタＭ１’（Ｎ）：２０００μｍ
／１．８μｍ ・Ｍ２’（Ｐ）：１００μｍ／１．８μｍ ・Ｍ２’（Ｎ）：１０μｍ／４μｍ ・Ｍ３’（Ｐ）：１０μｍ／４μｍ ・Ｍ３’（Ｎ）：１００μｍ／１．８μｍ。
【００２４】このように、第１の出力トランジスタＭ
１’（Ｐ）及び第２の出力トランジスタＭ１’（Ｎ）に
ついては、低オン抵抗となるようにトランジスタサイズ
が設定されている。また、第１のインバータＩＮＶ１’
では、Ｍ２’（Ｐ）は低オン抵抗、Ｍ２（Ｎ）は高オン
抵抗となるようにトランジスタサイズが設定されてい
る。また、第２のインバータＩＮＶ２’では、反対にＭ
３’（Ｐ）は高オン抵抗、Ｍ３’（Ｎ）は低オン抵抗と
なるようにトランジスタサイズが設定されている。
１’（Ｐ）及び第２の出力トランジスタＭ１’（Ｎ）に
ついては、低オン抵抗となるようにトランジスタサイズ
が設定されている。また、第１のインバータＩＮＶ１’
では、Ｍ２’（Ｐ）は低オン抵抗、Ｍ２（Ｎ）は高オン
抵抗となるようにトランジスタサイズが設定されてい
る。また、第２のインバータＩＮＶ２’では、反対にＭ
３’（Ｐ）は高オン抵抗、Ｍ３’（Ｎ）は低オン抵抗と
なるようにトランジスタサイズが設定されている。
【００２５】なお、上述した構成は簡単のために図４の
チャージポンプ回路の初段部分のみを示したが、後段に
ついても同様である。すなわち、外付けコンデンサＣ１
〜Ｃ３にクロックパルスを供給するクロックドライバー
ＣＤ１’，ＣＤ２’については、入力クロック信号φの
位相が逆相である点を除き、同一の回路構成である。
チャージポンプ回路の初段部分のみを示したが、後段に
ついても同様である。すなわち、外付けコンデンサＣ１
〜Ｃ３にクロックパルスを供給するクロックドライバー
ＣＤ１’，ＣＤ２’については、入力クロック信号φの
位相が逆相である点を除き、同一の回路構成である。
【００２６】次に、上述した構成のクロックドラバーＣ
Ｄ１’の動作について図２を参照しながら説明する。い
ま、第３のインバータＩＮＶ３’の反転出力信号＊φが
ロウレベルからハイレベルに立ち上がる。すると、第１
のインバータＩＮＶ１’のＮチャネル型ＭＯＳトランジ
スタＭ２’（Ｎ）は高オン抵抗であるので、第１のイン
バータＩＮＶ１’の出力電圧（点Ａの電圧）はゆっくり
と立ち下がる。これにより、第１の出力トランジスタの
出力電圧（点Ｃの電圧）のハイレベルへの立上がりは鈍
くなる。したがって、この立上がり時間ＴHを寄生イン
ダクタンスＬＳ１、ＬＳ２及び寄生容量ＣＳで定まる共
振波形の周期よりも長く設定することにより、クロック
ドライバーＣＤ１’の出力クロックパルスの立上り時に
おける共振現象を防止することができる。
Ｄ１’の動作について図２を参照しながら説明する。い
ま、第３のインバータＩＮＶ３’の反転出力信号＊φが
ロウレベルからハイレベルに立ち上がる。すると、第１
のインバータＩＮＶ１’のＮチャネル型ＭＯＳトランジ
スタＭ２’（Ｎ）は高オン抵抗であるので、第１のイン
バータＩＮＶ１’の出力電圧（点Ａの電圧）はゆっくり
と立ち下がる。これにより、第１の出力トランジスタの
出力電圧（点Ｃの電圧）のハイレベルへの立上がりは鈍
くなる。したがって、この立上がり時間ＴHを寄生イン
ダクタンスＬＳ１、ＬＳ２及び寄生容量ＣＳで定まる共
振波形の周期よりも長く設定することにより、クロック
ドライバーＣＤ１’の出力クロックパルスの立上り時に
おける共振現象を防止することができる。
【００２７】一方、第２のインバータＩＮＶ２’のＮチ
ャネル型ＭＯＳトランジスタＭ３’（Ｎ）は低オン抵抗
であるので、その出力である点Ｂの電圧は急速に立下が
る。すなわち、このクロックドライバーＣＤ１’は、こ
の時は第２の出力トランジスタＭ１’（Ｎ）が先にオフ
し、その後に第１の出力トランジスタＭ１’（Ｐ）がオ
ンする。この結果、第１の出力トランジスタＭ１’
（Ｐ）及び第２の出力トランジスタＭ１’（Ｎ）に貫通
電流が流れることはない。
ャネル型ＭＯＳトランジスタＭ３’（Ｎ）は低オン抵抗
であるので、その出力である点Ｂの電圧は急速に立下が
る。すなわち、このクロックドライバーＣＤ１’は、こ
の時は第２の出力トランジスタＭ１’（Ｎ）が先にオフ
し、その後に第１の出力トランジスタＭ１’（Ｐ）がオ
ンする。この結果、第１の出力トランジスタＭ１’
（Ｐ）及び第２の出力トランジスタＭ１’（Ｎ）に貫通
電流が流れることはない。
【００２８】次に、第３のインバータＩＮＶ３’の反転
出力信号＊φがハイレベルからロウレベルに立ち下が
る。すると、第２のインバータＩＮＶ２’のＰチャネル
型ＭＯＳトランジスタＭ３’（Ｐ）は高オン抵抗である
ので、第２のインバータＩＮＶ２’の出力電圧（点Ｂの
電圧）はゆっくりと立ち上がる。これにより、第２の出
力トランジスタの出力電圧（点Ｃの電圧）のロウレベル
への立下りは鈍くなる。したがって、この立下がり時間
ＴLを寄生インダクタンスＬＳ１、ＬＳ２及び寄生容量
ＣＳで定まる共振波形の周期よりも長く設定することに
より、クロックドライバーＣＤ１の出力クロックパルス
の立下がり時における共振現象を防止することができ
る。
出力信号＊φがハイレベルからロウレベルに立ち下が
る。すると、第２のインバータＩＮＶ２’のＰチャネル
型ＭＯＳトランジスタＭ３’（Ｐ）は高オン抵抗である
ので、第２のインバータＩＮＶ２’の出力電圧（点Ｂの
電圧）はゆっくりと立ち上がる。これにより、第２の出
力トランジスタの出力電圧（点Ｃの電圧）のロウレベル
への立下りは鈍くなる。したがって、この立下がり時間
ＴLを寄生インダクタンスＬＳ１、ＬＳ２及び寄生容量
ＣＳで定まる共振波形の周期よりも長く設定することに
より、クロックドライバーＣＤ１の出力クロックパルス
の立下がり時における共振現象を防止することができ
る。
【００２９】一方、第１インバータＩＮＶ１’のＰチャ
ネル型ＭＯＳトランジスタＭ１’（Ｐ）は低オン抵抗で
あるので、その出力である点Ａの電圧は急速に立下が
る。すなわち、このクロックドライバーＣＤ１’は、こ
の時は第１の出力トランジスタＭ１’（Ｐ）が先にオフ
し、その後に第２の出力トランジスタＭ１’（Ｎ）がオ
ンする。この結果、第１の出力トランジスタＭ１’
（Ｐ）及び第２の出力トランジスタＭ１’（Ｎ）に貫通
電流が流れることはない。
ネル型ＭＯＳトランジスタＭ１’（Ｐ）は低オン抵抗で
あるので、その出力である点Ａの電圧は急速に立下が
る。すなわち、このクロックドライバーＣＤ１’は、こ
の時は第１の出力トランジスタＭ１’（Ｐ）が先にオフ
し、その後に第２の出力トランジスタＭ１’（Ｎ）がオ
ンする。この結果、第１の出力トランジスタＭ１’
（Ｐ）及び第２の出力トランジスタＭ１’（Ｎ）に貫通
電流が流れることはない。
【００３０】次ぎに、図４に示すチャージポンプ回路に
おいて、寄生インダクタンスの値（ＬＳ１＋ＬＳ２）を
１０ｎＨとした場合において、ポンピングノードＶ１，
Ｖ２のシミュレーション結果を図３に示す。回路シミュ
レータはＳＰＩＣＥを用いた。図３（Ａ）に示すよう
に、バイポーラアクション対策を実施していない場合
（図９に示した回路の場合）、ノードＶ１，Ｖ２には共
振波形が現れる。しかも、ノードＶ１，Ｖ２の共振波形
の干渉により、Ｖ１−Ｖ２＞Ｖｂｉ の状態が起こる。
このため、Ｖｄｓ＞Ｖｂｉという条件が成立し、バイポ
ーラアクションが起こっていると推測される。
おいて、寄生インダクタンスの値（ＬＳ１＋ＬＳ２）を
１０ｎＨとした場合において、ポンピングノードＶ１，
Ｖ２のシミュレーション結果を図３に示す。回路シミュ
レータはＳＰＩＣＥを用いた。図３（Ａ）に示すよう
に、バイポーラアクション対策を実施していない場合
（図９に示した回路の場合）、ノードＶ１，Ｖ２には共
振波形が現れる。しかも、ノードＶ１，Ｖ２の共振波形
の干渉により、Ｖ１−Ｖ２＞Ｖｂｉ の状態が起こる。
このため、Ｖｄｓ＞Ｖｂｉという条件が成立し、バイポ
ーラアクションが起こっていると推測される。
【００３１】これに対して、図３（Ｂ）に示すように、
バイポーラアクション対策を実施している場合（図１に
示した回路の場合）、ノードＶ１，Ｖ２には共振波形が
全く現れていない。したがって、この場合にはバイポー
ラアクションは起こっていないと推測できる。
バイポーラアクション対策を実施している場合（図１に
示した回路の場合）、ノードＶ１，Ｖ２には共振波形が
全く現れていない。したがって、この場合にはバイポー
ラアクションは起こっていないと推測できる。
【００３２】次ぎに、本発明が適用されるチャージポン
プ回路の構成例及び動作例について、図４乃至図７を参
照しながら説明する。図４は、本発明の実施形態に係る
３段チャージポンプ回路を示す回路図である。４つの電
荷転送用ＭＯＳトランジスタＭ１〜Ｍ４は直列接続され
ている。前段のＭ１、Ｍ２はＮチャネル型、後段のＭ
３、Ｍ４はＰチャネル型である。Ｍ１〜Ｍ４のゲート・
基板間電圧Ｖｇｂはゲート・ドレイン間電圧Ｖｇｄと同
一値となるようにドレインと基板が同電位となるように
接続されている。 また、Ｍ１のドレインには入力電圧
Ｖｉｎとして電源電圧Ｖｄｄが供給されている。また、
Ｍ４のドレインからの昇圧電圧Ｖｏｕｔが出力され、電
流負荷LOADに供給される。
プ回路の構成例及び動作例について、図４乃至図７を参
照しながら説明する。図４は、本発明の実施形態に係る
３段チャージポンプ回路を示す回路図である。４つの電
荷転送用ＭＯＳトランジスタＭ１〜Ｍ４は直列接続され
ている。前段のＭ１、Ｍ２はＮチャネル型、後段のＭ
３、Ｍ４はＰチャネル型である。Ｍ１〜Ｍ４のゲート・
基板間電圧Ｖｇｂはゲート・ドレイン間電圧Ｖｇｄと同
一値となるようにドレインと基板が同電位となるように
接続されている。 また、Ｍ１のドレインには入力電圧
Ｖｉｎとして電源電圧Ｖｄｄが供給されている。また、
Ｍ４のドレインからの昇圧電圧Ｖｏｕｔが出力され、電
流負荷LOADに供給される。
【００３３】Ｃ１、Ｃ２、Ｃ３は電荷転送用ＭＯＳトラ
ンジスタＭ１〜Ｍ４の接続点（ポンピングノードＶ１，
Ｖ２，Ｖ３）に一端が接続された外付けされた結合コン
デンサである。結合コンデンサＣ１〜Ｃ３の他端にはク
ロックパルスＣＬＫとこれと逆相のクロックパルスＣＬ
ＫＢが交互に印加される。クロックパルスＣＬＫは、図
１に示した構成のクロックドライバーＣＤ１’から供給
される。また、クロックパルスＣＬＫＢは同様の構成の
クロックドライバーＣＤ２から供給される。なお、図に
おいて寄生インダクタンスＬＳ１，ＬＳ２及び寄生容量
ＣＳは省略されている。
ンジスタＭ１〜Ｍ４の接続点（ポンピングノードＶ１，
Ｖ２，Ｖ３）に一端が接続された外付けされた結合コン
デンサである。結合コンデンサＣ１〜Ｃ３の他端にはク
ロックパルスＣＬＫとこれと逆相のクロックパルスＣＬ
ＫＢが交互に印加される。クロックパルスＣＬＫは、図
１に示した構成のクロックドライバーＣＤ１’から供給
される。また、クロックパルスＣＬＫＢは同様の構成の
クロックドライバーＣＤ２から供給される。なお、図に
おいて寄生インダクタンスＬＳ１，ＬＳ２及び寄生容量
ＣＳは省略されている。
【００３４】電荷転送用ＭＯＳトランジスタＭ１とＭ２
の各ゲートには反転レベルシフト回路Ｓ１とＳ２の出力
が供給されている。また、電荷転送用ＭＯＳトランジス
タＭ３とＭ４の各ゲートには非反転レベルシフト回路Ｓ
３とＳ４の出力が供給されている。
の各ゲートには反転レベルシフト回路Ｓ１とＳ２の出力
が供給されている。また、電荷転送用ＭＯＳトランジス
タＭ３とＭ４の各ゲートには非反転レベルシフト回路Ｓ
３とＳ４の出力が供給されている。
【００３５】反転レベルシフト回路Ｓ１、Ｓ２の回路構
成及び動作波形図を図５に示す。図２（Ａ）に示すよう
に、この反転レベルシフト回路は入力インバータＩＮ
Ｖ、差動入力ＭＯＳトランジスタＭ１１とＭ１２、クロ
ス接続されたＭＯＳトランジスタＭ１３とＭ１４とを備
える。このレベルシフト回路は、これらに加えて出力イ
ンバータを構成するＭＯＳトランジスタＭ１５、Ｍ１６
を備えている。そして、ＭＯＳトランジスタＭ１５、１
６のゲートには電圧Ｖ１１が印加されると共に、ＭＯＳ
トランジスタＭ１５のソースには電位Ａが印加され、Ｍ
ＯＳトランジスタＭ１６のソースに電位Ａが印加されて
いる。ここで、電位Ａ＞電位Ｂである。また、Ｍ１１、
Ｍ１２はＮチャネル型、Ｍ１３〜Ｍ１６はＰチャネル型
である。
成及び動作波形図を図５に示す。図２（Ａ）に示すよう
に、この反転レベルシフト回路は入力インバータＩＮ
Ｖ、差動入力ＭＯＳトランジスタＭ１１とＭ１２、クロ
ス接続されたＭＯＳトランジスタＭ１３とＭ１４とを備
える。このレベルシフト回路は、これらに加えて出力イ
ンバータを構成するＭＯＳトランジスタＭ１５、Ｍ１６
を備えている。そして、ＭＯＳトランジスタＭ１５、１
６のゲートには電圧Ｖ１１が印加されると共に、ＭＯＳ
トランジスタＭ１５のソースには電位Ａが印加され、Ｍ
ＯＳトランジスタＭ１６のソースに電位Ａが印加されて
いる。ここで、電位Ａ＞電位Ｂである。また、Ｍ１１、
Ｍ１２はＮチャネル型、Ｍ１３〜Ｍ１６はＰチャネル型
である。
【００３６】このレベルシフト回路の動作波形を図２
（Ｂ）に示す。このレベルシフト回路は電位Ａと中間電
位Ｂ（Ａ＞Ｂ＞０Ｖ）を交互に出力する点が特徴であ
る。この回路を用いることにより、後述するように、電
荷転送用ＭＯＳトランジスタＭ１、Ｍ２のオン時のゲー
ト・ソース間電圧を一定電圧（２Ｖｄｄ）に揃えること
が可能になる。
（Ｂ）に示す。このレベルシフト回路は電位Ａと中間電
位Ｂ（Ａ＞Ｂ＞０Ｖ）を交互に出力する点が特徴であ
る。この回路を用いることにより、後述するように、電
荷転送用ＭＯＳトランジスタＭ１、Ｍ２のオン時のゲー
ト・ソース間電圧を一定電圧（２Ｖｄｄ）に揃えること
が可能になる。
【００３７】非反転レベルシフト回路Ｓ３、Ｓ４の回路
構成及び動作波形図を図６に示す。反転レベルシフト回
路Ｓ１、Ｓ２と異なる点は、ＭＯＳトランジスタＭ１
５、１６のゲートに電圧Ｖ１２と逆相の電圧Ｖ１２が印
加されている点である。
構成及び動作波形図を図６に示す。反転レベルシフト回
路Ｓ１、Ｓ２と異なる点は、ＭＯＳトランジスタＭ１
５、１６のゲートに電圧Ｖ１２と逆相の電圧Ｖ１２が印
加されている点である。
【００３８】このため、図６（Ｂ）の動作波形図に示す
ように、この非反転レベルシフト回路Ｓ３、Ｓ４は入力
電圧ＩＮに対して非反転のレベルシフト動作を行う。こ
のレベルシフト回路を用いることにより、後述するよう
に、電荷転送用ＭＯＳトランジスタＭ３、Ｍ４のオン時
のゲート・ソース間電圧を一定電圧（２Ｖｄｄ）に揃え
ることが可能になる。
ように、この非反転レベルシフト回路Ｓ３、Ｓ４は入力
電圧ＩＮに対して非反転のレベルシフト動作を行う。こ
のレベルシフト回路を用いることにより、後述するよう
に、電荷転送用ＭＯＳトランジスタＭ３、Ｍ４のオン時
のゲート・ソース間電圧を一定電圧（２Ｖｄｄ）に揃え
ることが可能になる。
【００３９】反転レベルシフト回路Ｓ１、Ｓ２、非反転
レベルシフト回路Ｓ３、Ｓ４とチャージポンプ回路との
接続関係は以下の通りである。反転レベルシフト回路Ｓ
１にはクロックパルスＣＬＫ’、反転レベルシフト回路
Ｓ２にはクロックパルスＣＬＫＢ’が入力される。クロ
ックパルスＣＬＫ’とＣＬＫＢ’は夫々クロックパルス
ＣＬＫとＣＬＫＢを元に作成されるが、電荷転送用ＭＯ
ＳトランジスタＭ１〜Ｍ４に電流が逆流するのを防止す
るために、ロウ（Low）の期間が長くなっている。 す
なわち、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４が完
全にオフしてからクロックパルスＣＬＫとＣＬＫＢの変
化により各ポンピングノードの昇圧を行うようにしてい
る。上記クロックパルスの位相関係は図７に示されてい
る。
レベルシフト回路Ｓ３、Ｓ４とチャージポンプ回路との
接続関係は以下の通りである。反転レベルシフト回路Ｓ
１にはクロックパルスＣＬＫ’、反転レベルシフト回路
Ｓ２にはクロックパルスＣＬＫＢ’が入力される。クロ
ックパルスＣＬＫ’とＣＬＫＢ’は夫々クロックパルス
ＣＬＫとＣＬＫＢを元に作成されるが、電荷転送用ＭＯ
ＳトランジスタＭ１〜Ｍ４に電流が逆流するのを防止す
るために、ロウ（Low）の期間が長くなっている。 す
なわち、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４が完
全にオフしてからクロックパルスＣＬＫとＣＬＫＢの変
化により各ポンピングノードの昇圧を行うようにしてい
る。上記クロックパルスの位相関係は図７に示されてい
る。
【００４０】また、図４に示されているように、反転レ
ベルシフト回路Ｓ１の高電位側の電源（電位Ａ）として
は、昇圧された１段後のポンピングノードの電圧Ｖ２を
帰還して用いる。同様に反転レベルシフト回路Ｓ２の高
電位側の電源（電位Ａ）として昇圧された１段後のポン
ピングノードの電圧Ｖ３を帰還して用いる。また、反転
レベルシフト回路Ｓ１、Ｓ２の低電位側の電源（電位
Ｂ）としては、各段の電圧であるＶｄｄ、Ｖ１が夫々印
加されている。
ベルシフト回路Ｓ１の高電位側の電源（電位Ａ）として
は、昇圧された１段後のポンピングノードの電圧Ｖ２を
帰還して用いる。同様に反転レベルシフト回路Ｓ２の高
電位側の電源（電位Ａ）として昇圧された１段後のポン
ピングノードの電圧Ｖ３を帰還して用いる。また、反転
レベルシフト回路Ｓ１、Ｓ２の低電位側の電源（電位
Ｂ）としては、各段の電圧であるＶｄｄ、Ｖ１が夫々印
加されている。
【００４１】一方、非反転レベルシフト回路Ｓ３の低電
位側の電源（電位Ｂ）としては、１段前のポンピングノ
ードの電圧Ｖ１が用いられ、同様に非反転レベルシフト
回路Ｓ４の低電位側の電源（電位Ｂ）としては、１段前
のポンピングノードの電圧Ｖ２が用いられる。また、反
転レベルシフト回路Ｓ３、Ｓ４の高電位側の電源（電位
Ａ）としては、各段の電圧であるＶ３、Ｖｏｕｔが夫々
印加されている。
位側の電源（電位Ｂ）としては、１段前のポンピングノ
ードの電圧Ｖ１が用いられ、同様に非反転レベルシフト
回路Ｓ４の低電位側の電源（電位Ｂ）としては、１段前
のポンピングノードの電圧Ｖ２が用いられる。また、反
転レベルシフト回路Ｓ３、Ｓ４の高電位側の電源（電位
Ａ）としては、各段の電圧であるＶ３、Ｖｏｕｔが夫々
印加されている。
【００４２】これらの構成により、電荷転送用トランジ
スタＭ１〜Ｍ４のゲート・ソース間電圧Ｖｇｓ（トラン
ジスタがオン状態の時）は以下のとおり２Ｖｄｄに揃え
ることが導かれる。まず、次式の関係が成り立つ。 ・Ｖｇｓ（Ｍ１）＝Ｖ２(High)−Ｖｄｄ ・Ｖｇｓ（Ｍ２）＝Ｖ３(High)−Ｖ１(High) ・Ｖｇｓ（Ｍ３）＝Ｖ１(Low)−Ｖ３(Low) ・Ｖｇｓ（Ｍ４）＝Ｖ２(Low)−Ｖｏｕｔ 次に、定常状態のチャージポンプの昇圧動作から、さら
に以下の関係が成り立つ。 ・Ｖ１(High)＝２Ｖｄｄ、Ｖ１(Low)＝Ｖｄｄ ・Ｖ２(High)＝３Ｖｄｄ、Ｖ２(Low)＝２Ｖｄｄ ・Ｖ３(High)＝４Ｖｄｄ、Ｖ３(Low)＝３Ｖｄｄ、Ｖｏ
ｕｔ＝４Ｖｄｄ。
スタＭ１〜Ｍ４のゲート・ソース間電圧Ｖｇｓ（トラン
ジスタがオン状態の時）は以下のとおり２Ｖｄｄに揃え
ることが導かれる。まず、次式の関係が成り立つ。 ・Ｖｇｓ（Ｍ１）＝Ｖ２(High)−Ｖｄｄ ・Ｖｇｓ（Ｍ２）＝Ｖ３(High)−Ｖ１(High) ・Ｖｇｓ（Ｍ３）＝Ｖ１(Low)−Ｖ３(Low) ・Ｖｇｓ（Ｍ４）＝Ｖ２(Low)−Ｖｏｕｔ 次に、定常状態のチャージポンプの昇圧動作から、さら
に以下の関係が成り立つ。 ・Ｖ１(High)＝２Ｖｄｄ、Ｖ１(Low)＝Ｖｄｄ ・Ｖ２(High)＝３Ｖｄｄ、Ｖ２(Low)＝２Ｖｄｄ ・Ｖ３(High)＝４Ｖｄｄ、Ｖ３(Low)＝３Ｖｄｄ、Ｖｏ
ｕｔ＝４Ｖｄｄ。
【００４３】これらの関係式から、全ての電荷転送用Ｍ
ＯＳトランジスタのオン時のＶｇｓの絶対値は同一値２
Ｖｄｄとなることが導かれる。したがって、高いＶｇｓ
により電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のオン
抵抗が下がり、高効率で大出力電流のチャージポンプ回
路が実現できる。また、電荷転送用ＭＯＳトランジスタ
Ｍ１〜Ｍ４のゲート酸化膜厚は一律に２Ｖｄｄに耐える
厚みに設計すれば良いので、電荷転送用ＭＯＳトランジ
スタのＶｇｓが不均一である場合に比べて、オン抵抗を
低く設計でき効率が良い。図７はチャージポンプ回路の
動作を説明するためのタイミング図である。電荷転送用
ＭＯＳトランジスタＭ１〜Ｍ４はクロックパルスに応じ
て交互にオン・オフを繰り返すことにより昇圧を行な
う。これにより、出力電圧Ｖｏｕｔとして約４Ｖｄｄが
得られる。
ＯＳトランジスタのオン時のＶｇｓの絶対値は同一値２
Ｖｄｄとなることが導かれる。したがって、高いＶｇｓ
により電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のオン
抵抗が下がり、高効率で大出力電流のチャージポンプ回
路が実現できる。また、電荷転送用ＭＯＳトランジスタ
Ｍ１〜Ｍ４のゲート酸化膜厚は一律に２Ｖｄｄに耐える
厚みに設計すれば良いので、電荷転送用ＭＯＳトランジ
スタのＶｇｓが不均一である場合に比べて、オン抵抗を
低く設計でき効率が良い。図７はチャージポンプ回路の
動作を説明するためのタイミング図である。電荷転送用
ＭＯＳトランジスタＭ１〜Ｍ４はクロックパルスに応じ
て交互にオン・オフを繰り返すことにより昇圧を行な
う。これにより、出力電圧Ｖｏｕｔとして約４Ｖｄｄが
得られる。
【００４４】本発明は、ディクソン型のチャージポンプ
回路において、結合コンデンサＣ１〜Ｃ３にクロックパ
ルスを供給するクロックドライバーＣＤ１，ＣＤ２に特
徴を有するものである。すなわち、クロックドライバー
ＣＤ１，ＣＤ２の出力が共振しない程度にクロックパル
スＣＬＫ，ＣＬＫＢの立上がり時間／立下り時間を長く
したものである。したがって、本発明は本実施形態で述
べたチャージポンプ回路に限定されることなく、電荷転
送用ＭＯＳトランジスタを有するチャージポンプ回路に
有効に適用されるものである。特に、電荷転送用ＭＯＳ
トランジスタのドレインと基板を短絡させたチャージポ
ンプ回路ではバイポーラアクションが起き易いので、本
発明の効果は大である。
回路において、結合コンデンサＣ１〜Ｃ３にクロックパ
ルスを供給するクロックドライバーＣＤ１，ＣＤ２に特
徴を有するものである。すなわち、クロックドライバー
ＣＤ１，ＣＤ２の出力が共振しない程度にクロックパル
スＣＬＫ，ＣＬＫＢの立上がり時間／立下り時間を長く
したものである。したがって、本発明は本実施形態で述
べたチャージポンプ回路に限定されることなく、電荷転
送用ＭＯＳトランジスタを有するチャージポンプ回路に
有効に適用されるものである。特に、電荷転送用ＭＯＳ
トランジスタのドレインと基板を短絡させたチャージポ
ンプ回路ではバイポーラアクションが起き易いので、本
発明の効果は大である。
【００４５】
【発明の効果】本発明によれば、チャージポンプ回路の
結合コンデンサに昇圧用のクロックパルスを供給するク
ロックドライバーの立上がり時間及び立下り時間を共振
波形の発生する値より長く設定したので、寄生インダク
タンス等に起因する共振現象を防止することができる。
したがって、共振現象によって誘発されるバイポーラア
クションを確実に防止し、回路効率ηを向上することが
できる。
結合コンデンサに昇圧用のクロックパルスを供給するク
ロックドライバーの立上がり時間及び立下り時間を共振
波形の発生する値より長く設定したので、寄生インダク
タンス等に起因する共振現象を防止することができる。
したがって、共振現象によって誘発されるバイポーラア
クションを確実に防止し、回路効率ηを向上することが
できる。
【図１】本発明の実施形態に係るチャージポンプ回路の
部分回路図である。
部分回路図である。
【図２】本発明の実施形態に係るクロックドライバーの
動作波形を示す図である。
動作波形を示す図である。
【図３】チャージポンプ回路のシミュレーション結果を
示す波形図である。
示す波形図である。
【図４】本発明の実施形態に係るチャージポンプ回路を
示す図である。
示す図である。
【図５】反転レベルシフト回路を説明する図である。
【図６】非反転レベルシフト回路を説明する図である。
【図７】本発明の他の実施形態に係るチャージポンプ回
路の動作を説明するためのタイミング図である。
路の動作を説明するためのタイミング図である。
【図８】図４に示した電荷転送用ＭＯＳトランジスタの
断面構造を示す図である。
断面構造を示す図である。
【図９】従来例のチャージポンプ回路の初段を示す部分
回路図である。
回路図である。
【図１０】共振現象を説明する模式図である。
【図１１】共振現象を説明する模式図である。
５１，５２ 外部リード端子
ＬＳ１，ＬＳ２ 寄生インダクタンス
ＣＳ 寄生容量
Ｍ１’（Ｐ） 第１の出力トランジスタ
Ｍ１’（Ｎ） 第２の出力トランジスタ
ＩＮＶ１’ 第１のインバータ
ＩＮＶ２’ 第２のインバータ
ＣＤ１〜ＣＤ４ クロックドライバー
Ｍ１〜Ｍ４ 電荷転送用ＭＯＳトランジスタ
Ｃ１〜Ｃ３ 結合コンデンサ
Ｃｏｕｔ 出力コンデンサ
Ｌｏａｄ 電流負荷
Ｓ１、Ｓ２ 反転レベルシフト回路
Ｓ３、Ｓ４ 非反転レベルシフト回路
ＣＬＫ、ＣＬＫＢ クロックパルス
Claims (5)
- 【請求項１】初段の電荷転送用ＭＯＳトランジスタに所
定の電圧が印加されると共に直列接続された複数の電荷
転送用ＭＯＳトランジスタと、前記電荷転送用ＭＯＳト
ランジスタの各接続点に一端が接続された結合コンデン
サと、前記結合コンデンサの他端に交互に逆相のクロッ
クパルスを供給するクロックドライバーとを備え、後段
の電荷転送用ＭＯＳトランジスタから昇圧電圧を出力す
るチャージポンプ回路において、 前記クロックドライバーが出力するクロックパルスの立
上がり時間及び立下り時間を前記クロックドライバーの
出力の共振が発生する値より長く設定したことを特徴と
するチャージポンプ回路。 - 【請求項２】請求項１に記載のチャージポンプ回路にお
いて、前記クロックドライバーが出力するクロックパル
スの立上がり時間及び立下り時間は前記クロックドライ
バーの出力の共振周期よりも長いことを特徴とするチャ
ージポンプ回路。 - 【請求項３】請求項１に記載のチャージポンプ回路にお
いて、前記クロックドライバーは、同一のクロック信号
が入力された第１及び第２のインバータと、前記第１の
インバータの出力によって駆動されハイレベルを出力す
る第１の出力トランジスタと、前記第２のインバータの
出力によって駆動されロウレベルを出力する第２の出力
トランジスタとを備え、前記第１及び第２のインバータ
は高オン抵抗状態で前記第１及び第２の出力トランジス
タを駆動することを特徴とするチャージポンプ回路。 - 【請求項４】請求項３に記載のチャージポンプ回路にお
いて、前記第１のインバータは第１のＰチャネル型ＭＯ
Ｓトランジスタ及び第１のＮチャネル型ＭＯＳトランジ
スタとを備え、かつ前記第２のインバータは第２のＰチ
ャネル型ＭＯＳトランジスタ及び第２のＮチャネル型Ｍ
ＯＳトランジスタとを備え、前記第１のＮチャネル型Ｍ
ＯＳトランジスタは高オン抵抗状態となるサイズに設定
されていることを特徴とするチャージポンプ回路。 - 【請求項５】請求項３又は請求項４に記載のチャージポ
ンプ回路において、前記第１のインバータは第１のＰチ
ャネル型ＭＯＳトランジスタ及び第１のＮチャネル型Ｍ
ＯＳトランジスタとを備え、かつ前記第２のインバータ
は第２のＰチャネル型ＭＯＳトランジスタと及び第２の
Ｎチャネル型ＭＯＳトランジスタとを備え、前記第２の
Ｐチャネル型ＭＯＳトランジスタは高オン抵抗状態とな
るサイズに設定されていることを特徴とするチャージポ
ンプ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000272850A JP3475162B2 (ja) | 2000-09-08 | 2000-09-08 | チャージポンプ回路 |
| TW090120454A TW522648B (en) | 2000-09-08 | 2001-08-21 | Charge pump circuit |
| US09/948,484 US6535052B2 (en) | 2000-09-08 | 2001-09-07 | High efficiency charge pump circuit |
| KR10-2001-0054972A KR100399693B1 (ko) | 2000-09-08 | 2001-09-07 | 챠지 펌프 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000272850A JP3475162B2 (ja) | 2000-09-08 | 2000-09-08 | チャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002084739A JP2002084739A (ja) | 2002-03-22 |
| JP3475162B2 true JP3475162B2 (ja) | 2003-12-08 |
Family
ID=18758902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000272850A Expired - Fee Related JP3475162B2 (ja) | 2000-09-08 | 2000-09-08 | チャージポンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6535052B2 (ja) |
| JP (1) | JP3475162B2 (ja) |
| KR (1) | KR100399693B1 (ja) |
| TW (1) | TW522648B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919236B2 (en) * | 2002-03-21 | 2005-07-19 | Advanced Micro Devices, Inc. | Biased, triple-well fully depleted SOI structure, and various methods of making and operating same |
| US7007255B2 (en) * | 2003-02-27 | 2006-02-28 | Micron Technology, Inc. | Integrated circuit design using charge pump modeling |
| US6878981B2 (en) * | 2003-03-20 | 2005-04-12 | Tower Semiconductor Ltd. | Triple-well charge pump stage with no threshold voltage back-bias effect |
| KR100526344B1 (ko) * | 2003-08-12 | 2005-11-08 | 삼성전자주식회사 | 승압 전압 제어장치 및 방법 |
| US7898319B2 (en) * | 2004-12-06 | 2011-03-01 | Etron Technology, Inc. | Efficiency improvement in charge pump system for low power application |
| DE602005023703D1 (de) * | 2005-02-28 | 2010-11-04 | St Microelectronics Srl | Spannungsvervielfacher und diesbezügliches Betriebsverfahren |
| JP4635724B2 (ja) * | 2005-05-31 | 2011-02-23 | 株式会社デンソー | チャージポンプ駆動回路 |
| JP4773147B2 (ja) * | 2005-07-05 | 2011-09-14 | ルネサスエレクトロニクス株式会社 | 昇圧回路 |
| WO2007008202A1 (en) * | 2005-07-11 | 2007-01-18 | Semiconductor Components Industries, L.L.C. | Switched capacitor controller and method therefor |
| KR100729140B1 (ko) * | 2005-12-19 | 2007-06-18 | 고려대학교 산학협력단 | 반도체 메모리 장치의 기판 전압을 발생하는 전하 펌프 |
| JP4849907B2 (ja) * | 2006-02-22 | 2012-01-11 | セイコーインスツル株式会社 | チャージポンプ回路 |
| JP4369462B2 (ja) * | 2006-11-22 | 2009-11-18 | Ｏｋｉセミコンダクタ株式会社 | チャージポンプ型ｄｃ／ｄｃコンバータ |
| GB0715254D0 (en) * | 2007-08-03 | 2007-09-12 | Wolfson Ltd | Amplifier circuit |
| JP5057883B2 (ja) * | 2007-08-09 | 2012-10-24 | 株式会社リコー | チャージポンプ回路 |
| TW200945751A (en) * | 2008-04-17 | 2009-11-01 | Sitronix Technology Corp | Charge pump |
| JP5300001B2 (ja) * | 2008-10-07 | 2013-09-25 | ルネサスエレクトロニクス株式会社 | 昇圧回路及び半導体集積回路装置 |
| EP2378648A1 (en) * | 2010-04-19 | 2011-10-19 | Nxp B.V. | Charge pump circuit with current peak noise reduction |
| EP2421281A3 (en) * | 2010-08-17 | 2012-04-04 | Nxp B.V. | Circuit and method for monitoring a capacitive signal source |
| JP5581907B2 (ja) | 2010-09-01 | 2014-09-03 | 株式会社リコー | 半導体集積回路及び半導体集積回路装置 |
| IL213624A (en) * | 2011-06-16 | 2016-02-29 | David Leonardo Fleischer | A method and system for accelerating power supply in power amplifiers |
| CN111181394B (zh) * | 2018-11-12 | 2021-05-07 | 台达电子企业管理（上海）有限公司 | 开关谐振腔直流变换器及其变比切换方法 |
| KR102581100B1 (ko) | 2019-03-07 | 2023-09-20 | 삼성전기주식회사 | 차지 펌프 기반의 네가티브 전압 회로 |
| CN111224541A (zh) | 2020-02-18 | 2020-06-02 | 恩智浦有限公司 | 控制功率开关的开关顺序以缓解电压过应力 |
| CN112216249B (zh) * | 2020-10-20 | 2022-05-20 | 京东方科技集团股份有限公司 | 栅极驱动电路及显示装置 |
| US20230238873A1 (en) * | 2022-01-24 | 2023-07-27 | Stmicroelectronics S.R.L. | Voltage regulator circuit for a switching circuit load |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69627142T2 (de) * | 1996-08-02 | 2003-10-16 | St Microelectronics Srl | Bidirektionale Ladungspumpe |
| US6373324B2 (en) * | 1998-08-21 | 2002-04-16 | Intel Corporation | Voltage blocking method and apparatus for a charge pump with diode connected pull-up and pull-down on boot nodes |
| US6292048B1 (en) * | 1999-11-11 | 2001-09-18 | Intel Corporation | Gate enhancement charge pump for low voltage power supply |
| KR100366636B1 (ko) * | 2000-12-08 | 2003-01-09 | 삼성전자 주식회사 | 전하 펌프 전압 변환기 |
-
2000
- 2000-09-08 JP JP2000272850A patent/JP3475162B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-21 TW TW090120454A patent/TW522648B/zh not_active IP Right Cessation
- 2001-09-07 KR KR10-2001-0054972A patent/KR100399693B1/ko not_active IP Right Cessation
- 2001-09-07 US US09/948,484 patent/US6535052B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020030534A1 (en) | 2002-03-14 |
| KR20020020252A (ko) | 2002-03-14 |
| TW522648B (en) | 2003-03-01 |
| JP2002084739A (ja) | 2002-03-22 |
| KR100399693B1 (ko) | 2003-09-29 |
| US6535052B2 (en) | 2003-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3475162B2 (ja) | チャージポンプ回路 | |
| US6501325B1 (en) | Low voltage supply higher efficiency cross-coupled high voltage charge pumps | |
| US7427891B2 (en) | Charge pump-type booster circuit | |
| KR100407100B1 (ko) | 차지 펌프 회로 | |
| KR100429337B1 (ko) | 차지 펌프 회로 | |
| US6184594B1 (en) | Multi-stage charge pump having high-voltage pump control feedback and method of operating same | |
| US6573780B2 (en) | Four-phase charge pump with lower peak current | |
| JPH1118417A (ja) | 半導体集積回路装置 | |
| CN107306082B (zh) | 电荷泵电路 | |
| JP2008253031A (ja) | チャージポンプ回路 | |
| JP2003033006A (ja) | チャージポンプ回路 | |
| JP3475178B2 (ja) | チャージポンプ回路 | |
| JP3548161B2 (ja) | チャージポンプ回路 | |
| JP2001211637A (ja) | チャージポンプ回路 | |
| JP2002233134A (ja) | チャージポンプ回路 | |
| JP3475164B2 (ja) | チャージポンプ回路 | |
| JP3374830B2 (ja) | 昇圧回路 | |
| EP1159659B1 (en) | Four-phase charge pump with lower peak current | |
| JP3524845B2 (ja) | チャージポンプ回路 | |
| JP2002084740A (ja) | チャージポンプ回路 | |
| JP3354708B2 (ja) | 半導体昇圧回路 | |
| JPS5937615B2 (ja) | 絶縁ゲ−ト型電界効果トランジスタ回路 | |
| JPH0532984B2 (ja) | ||
| JP2003259625A (ja) | チャージポンプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |