CN107306082B - 电荷泵电路 - Google Patents

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Abstract

一种包括多级的电荷泵电路。所述电荷泵电路的每级包括：第一晶体管，所述第一晶体管的漏极是所述级的输出，所述第一晶体管的源极是所述级的输入；第二晶体管，所述第二晶体管的栅极连接到所述第一晶体管的源极，所述第二晶体管的漏极连接到所述第一晶体管的漏极，所述第二晶体管的源极连接到所述第一晶体管的栅极，所述第二晶体管的管体连接到所述第一晶体管的管体；以及第三晶体管，所述第三晶体管的栅极连接到所述第一晶体管的漏极，所述第三晶体管的漏极连接到所述第一晶体管的源极，所述第三晶体管的源极连接到所述第一晶体管的管体和所述第三晶体管的管体。

Description

电荷泵电路
技术领域
本专利申请总的涉及电子电路，更具体地，涉及电荷泵电路。
背景技术
图1A是常规的迪克森(Dickson)电荷泵电路的一级的示意性电路图。图1B是图1A所示的电路的晶体管M1的截面图。图1C是图1A所示的电路的时序图。图1D是常规的迪克森电荷泵的示意性电路图，该迪克森电荷泵具有8个如图1A所示的级。参照图1A、1B、1C和1D，MOS晶体管M3和M4用于偏置一传输MOS管M1的管体。MG1是在MOS器件M1的栅极端子处的电压电平。CK是驱动MG1的时钟，其经由电容器C1驱动。当CK为高时，MG1将被驱动至更高的电压电平，M1将关断，该时间段被称为“关断周期”。当CK为低时，MG1将被驱动至更低的电压电平，M1将导通，该时间段被称为“导通周期”。
晶体管M3和M4的导通电阻Ron很大，M1的管体因此不能恰当地跟随M1的源极和漏极上的电压切换。换言之，M1的源极和漏极上的电压变化会驱动M1的管体上的电压变化，然而，M1的管体上的电压变化响应很缓慢。
在“关断周期”的开始时间t1，当VN电压在短时间内泵升时，M1的管体(NW1)不能跟随VN的电压。时间t1之前，VN的电压低于M1的管体的电压。从时间t1开始，VN的电压高于M1的管体电压(即，VN>VNW1)，因此M1的源极侧的寄生BJT管导通，导致漏电流从VN流到衬底(P-sub)，该衬底连接到地。漏电流降低了电路的效率。
发明内容
本专利申请涉及一种电荷泵电路。在一个方面，所述电荷泵电路包括多级。所述电荷泵电路的每级包括：第一晶体管，所述第一晶体管的源极和漏极中的一个是所述级的输出，所述第一晶体管的源极和漏极中的另一个是所述级的输入；第二晶体管，所述第二晶体管的栅极连接到所述第一晶体管的源极，所述第二晶体管的源极和漏极中的一个连接到所述第一晶体管的漏极，所述第二晶体管的源极和漏极中的另一个连接到所述第一晶体管的栅极，所述第二晶体管的管体连接到所述第一晶体管的管体；第三晶体管，所述第三晶体管的栅极连接到所述第一晶体管的漏极，所述第三晶体管的源极和漏极中的一个连接到所述第一晶体管的源极，所述第三晶体管的源极和漏极中的另一个连接到所述第一晶体管的管体和所述第三晶体管的管体；第一电容器，将第一时钟连接到所述第一晶体管的栅极；第二电容器，将第二时钟连接到所述第一晶体管的源极；第三电容器，将第三时钟连接到所述第一晶体管的漏极；以及第四电容器，将所述第一晶体管的管体连接到所述第一晶体管的漏极；其中所述第一时钟由预定级的输出驱动；所述第二时钟和第三时钟分别由相同的系统电源电压驱动；且所述预定级的输出大于所述系统电源电压。
所述第一、第二和第三晶体管可以是PMOS晶体管。所述第一、第二和第三晶体管可以是NMOS晶体管。所述第四电容器的电容可以超过所述第一晶体管的管体上的寄生电容的5倍。
奇数级的第一时钟可以由一个奇数级的输出驱动，而偶数级的第一时钟可以由一个偶数级的输出驱动。
在另一方面，本专利申请提供了一种电荷泵电路，包括多级。所述电荷泵电路的每级包括：第一晶体管，所述第一晶体管的源极和漏极中的一个是所述级的输出，所述第一晶体管的源极和漏极中的另一个是所述级的输入；第二晶体管，所述第二晶体管的栅极连接到所述第一晶体管的源极，所述第二晶体管的源极和漏极中的一个连接到所述第一晶体管的漏极，所述第二晶体管的源极和漏极中的另一个连接到所述第一晶体管的栅极，所述第二晶体管的管体连接到所述第一晶体管的管体；第三晶体管，所述第三晶体管的栅极连接到所述第一晶体管的漏极，所述第三晶体管的源极和漏极中的一个连接到所述第一晶体管的源极，所述第三晶体管的源极和漏极中的另一个连接到所述第一晶体管的管体和所述第三晶体管的管体；第一电容器，将第一时钟连接到所述第一晶体管的栅极；第二电容器，将第二时钟连接到所述第一晶体管的源极；第三电容器，将第三时钟连接到所述第一晶体管的漏极；以及第四电容器，将所述第一晶体管的管体连接到所述第一晶体管的漏极。
所述第二时钟和第三时钟可以分别由相同的系统电源电压驱动。所述第一、第二和第三时钟可以分别由相同的系统电源电压驱动。所述第一、第二和第三晶体管可以是PMOS晶体管。所述第一、第二和第三晶体管可以是NMOS晶体管。所述第四电容器的电容可以超过所述第一晶体管的管体上的寄生电容的10倍。
奇数级的第一时钟可以由一个奇数级的输出驱动，而偶数级的第一时钟可以由一个偶数级的输出驱动。奇数级的第一时钟也可以由一个偶数级的输出驱动，而偶数级的第一时钟也可以由一个奇数级的输出驱动。
在又一方面，本专利申请提供了一种电荷泵电路，包括多级。所述电荷泵电路的每级包括：第一晶体管，所述第一晶体管的漏极是所述级的输出，所述第一晶体管的源极是所述级的输入；第二晶体管，所述第二晶体管的栅极连接到所述第一晶体管的源极，所述第二晶体管的漏极连接到所述第一晶体管的漏极，所述第二晶体管的源极连接到所述第一晶体管的栅极，所述第二晶体管的管体连接到所述第一晶体管的管体；第三晶体管，所述第三晶体管的栅极连接到所述第一晶体管的漏极，所述第三晶体管的漏极连接到所述第一晶体管的源极，所述第三晶体管的源极连接到所述第一晶体管的管体和所述第三晶体管的管体；其中所述第一晶体管的栅极由第一时钟通过第一电容器驱动；所述第一晶体管的源极由第二时钟通过第二电容器驱动；所述第一晶体管的漏极由第三时钟通过第三电容器驱动；且所述第一晶体管的管体通过第四电容器连接到所述第一晶体管的漏极。
所述第一时钟可以由预定级的输出驱动。奇数级的第一时钟可以由一级的输出驱动，而偶数级的第一时钟可以由与驱动奇数级的第一时钟的所述级相邻的级驱动。所述第二时钟和第三时钟可以分别由相同的系统电源电压驱动。所述预定级的输出可以比所述系统电源电压更高。
所述第一、第二和第三时钟可以分别由相同的系统电源电压驱动。所述第四电容器的电容可以超过所述第一晶体管的管体上的寄生电容的10倍。
附图说明
图1A是常规的迪克森电荷泵电路的一级的示意性电路图。
图1B是图1A所示的电路的晶体管M1的截面图。
图1C是图1A所示的电路的时序图。
图1D是常规的迪克森电荷泵的示意性电路图，该迪克森电荷泵具有8个如图1A所示的级。
图2A是根据本专利申请的实施例的电荷泵电路的一级的示意性电路图。
图2B是图2A所示的电路的时序图。
图3示出了电荷泵电路，包括8个如图2A所示的级。
图4示出如图3中所示的电荷泵电路的仿真结果。
图5A是根据本专利申请的实施例的电荷泵电路的两级的示意性电路图。
图5B是图5A所示的电路的时序图。
图6A是根据本专利申请的另一个实施例的电荷泵电路的两级的示意性电路图。
图6B是图6A所示的电路的时序图。
图7示出如图6A中所示的电荷泵电路的仿真结果。
图8是根据本专利申请的另一实施例的电荷泵电路的示意性电路图。
图9A和9B示出了图3所示的电荷泵电路的级与图8所示的电荷泵电路的级相比较的示意性电路图。
具体实施方式
现在将详细地参照在本专利申请中公开的电荷泵电路的优选实施例，在以下的描述中，还提供了电荷泵电路的例子。在本专利申请中公开的电荷泵电路的示例性实施例被详细描述，但对于相关技术领域的人员来说很明显，为清楚起见，对于理解电荷泵电路不是特别重要的一些特征可能没有示出。
此外，应该理解，在本专利申请中公开的电荷泵电路不限于以下描述的精确实施例，本领域技术人员可以对它们做出各种变化和修改，而不脱离保护的精神或范围。例如，不同的描述性实施例的元件和/或特征可以在本公开的范围内彼此组合和/或彼此替代。
图2A是根据本专利申请的实施例的电荷泵电路的一级的示意性电路图。图2B是图2A所示的电路的时序图。参照图2A和2B，电荷泵电路包括多级。电荷泵电路的每级包括：第一晶体管M1，第一晶体管M1的漏极是该级的输出，第一晶体管M1的源极作为该级的输入；第二晶体管M2，第二晶体管M2的栅极连接到第一晶体管M1的源极，第二晶体管M2的漏极连接到第一晶体管M1的漏极，第二晶体管M2的源极连接到第一晶体管M1的栅极，第二晶体管M2的管体连接到第一晶体管M1的管体；第三晶体管M3，第三晶体管M3的栅极连接到第一晶体管M1的漏极，第三晶体管M3的漏极连接到第一晶体管M1的源极，第三晶体管M3的源极连接到第一晶体管M1的管体和第三晶体管M3的管体；第一电容器C1，将第一时钟CK连接到第一晶体管M1的栅极；第二电容器C2，将第二时钟CLK连接到第一晶体管M1的源极；第三电容器C3，将第三时钟CLKB连接到第一晶体管M1的漏极；以及第四电容器C1B，将第一晶体管M1的管体连接到第一晶体管M1的漏极。
在本实施例中，电容器C1B用来取代图1A中的晶体管M4。电容器C1B能够驱动晶体管M1的管体(NW1)。由于电容C1B比管体NW1上的其他寄生电容相对大得多，管体NW1对VN的电压变化的电压响应很快。在时间t1之后，VN的电压一直低于M1的管体电压。BJT管保持关断，因此，没有漏电流。图3示出了电荷泵电路，它包括8个如图2A所示的级。图4示出如图3所示的电荷泵电路的仿真结果。参照图4，在本实施例中，电荷泵电路可以将能效增加36％，且最大输出电流可以增加22％。
在本实施例中，C1B的电容取决于晶体管M1的管体上的寄生电容，该寄生电容与晶体管M1的尺寸有关。只要空间允许，C1B的电容优选是晶体管M1的管体上的寄生电容的10倍以上，并且它应该是至少5倍。
如果C1B的电容太大，C1B上的寄生电容将会降低电荷泵的效率。如果C1B的电容太小，M1的管体电压对VN的响应将会很慢。
图5A是根据本专利申请的实施例的电荷泵电路的两级的示意性电路图。图5B是图5A所示的电路的时序图。参照图5A和5B，在本实施例中，电压CKB具有幅度等于VDD电压的电压摆幅，这是系统电源电压。晶体管M5的栅源电压(Vgs5)通过电容器Cg5耦合CKB而驱动。因此Vgs5电压摆幅小，并且不会超过VDD。小的Vgs5导通M5，导致该传输MOS管M5的导通电阻(Ron)较大。这样，较大的电阻上存在功耗，降低了输出功率和效率。
在关断周期，电容器Cg5的一个端子恒定于VDD的电压电平。另一端子MG5是M5的栅极，MG5由N5通过M50驱动，在关断周期内有电平变化。因此，电容器Cg5被充电和放电，这消耗了功率。
图6A是根据本专利申请的另一个实施例的电荷泵电路的两级的示意性电路图。图6B是图6A所示的电路的时序图。本实施例使用中间级的动态输出作为栅极驱动电路的电源。不同级的栅极驱动电路的电源可以是不同的，并且可以单独优化。在本实施例中，参照图6A和6B，使用三个不同的电源：VDD、第3级的输出(N3)和第4级的输出(N4)。级1和级8的栅极驱动电路由VDD供电。级2、级4和级6的栅极驱动电路由N4供电。级3、级5和级7的栅极驱动电路由N3供电。换言之，在本实施例中，奇数级(例如级3、级5和级7)的第一时钟(即，CKB_HV)由一个奇数级的输出(例如N3)来驱动，而偶数级(例如，级2、级4和级6)的第一时钟(即，CK_HV)由一个偶数级的输出(例如，N4)来驱动。
参照图6A和6B，级5的输出是N5，传输MOS管是M5，栅极驱动时钟是CKB_HV。M5的栅极导通电压得到提升。通过电容器Cg5，CKB_HV被用来驱动M5的栅极端子。
CKB_HV驱动电路的电源是N3，其电压高于VDD。M5的栅源电压(Vgs5)因此增大(与常规电路相比)，使传输MOS管M5的导通电阻(Ron)降低。因此，减少了电阻上的功耗，提高了输出功率和效率。
在本实施例中，电容器Cg5的一个端子被N5驱动。电容器Cg5的另一端被CKB_HV驱动，CKB_HV由N3供电。除了DC电压差外，N3具有与N5相同的波形。N3和N5之间的电压差接近于常数。横跨Cg5的两个端子的电压几乎是常数。因此，Cg5充放电的功耗大大减小。
在本实施例中，栅极驱动电路由更高的电压供电。因此，它们消耗更多的功率。因此本实施例的优势在于更高的输出电流或功率，而不是提高效率。图7示出如图6A中所示的电荷泵电路的仿真结果。
在本实施例中，最后一级的输出是静态VOUT，而其它级的输出有电平的翻转和变化。对电容器Cg5上降低功耗的分析不适用于最后一级。最后一级的栅极驱动电路使用静态DC电源有助于减少电容器上的功耗，而如果使用具有电平变化的电源则会增加电容器上的功耗。
在本实施例中，最后一级的栅极驱动电路的电源为VDD。这有助于减少电容器的功耗，但与此同时，该电路不具有该传输MOS管的更高栅极导通电压和更低导通电阻的优势。
在本实施例中，栅极电压越高，导通电阻(Ron)将会越低，或者，在相同的导通电阻下，所需要的MOS晶体管尺寸越小。导通电阻越低，输出功率越高。
为了增加输出功率，可选择更高电压的级的输出来为栅极时钟驱动器供电，但功耗将变得更高，并且能效将变得更低。为了提高能效，可选择较低电压的级的输出来为栅极时钟驱动器供电。
在本实施例中，电荷泵电路的输出功率增加，或者，在相同功率输出下，器件的尺寸和成本降低。
图8是根据本专利申请的另一实施例的电荷泵电路的示意性电路图。在本实施例中，所有的晶体管是NMOS晶体管。应当理解，虽然在图8所示的电荷泵电路中有八级，但是电荷泵电路的级数可以与本实施例的8级、以及上述的其他实施例的级数不同。图9A和9B示出了图3所示的电荷泵电路(PMOS实现)的单级电路与图8所示的电荷泵电路(NMOS实现)的单级电路相比较的示意性电路图。
参照图8，在本实施例中，三种不同的电源被使用：VDD、级3的输出(N3)和级4的输出(N4)。级1和级8的栅极驱动电路由VDD供电。级2、级4和级6的栅极驱动电路由N3供电。级3、级5和级7的栅极驱动电路由N4供电。换言之，在本实施例中，奇数级(例如级3、级5和级7)的第一时钟(即，CKB_HV)由一个偶数级的输出(例如N4)来驱动，而偶数级(例如，级2、级4和级6)的第一时钟(即CK_HV)由一个奇数级的输出(例如，N3)来驱动。
虽然已经特别参照了多个实施例对本专利申请进行了图示和描述，但应该注意，可以做出各种其他的变化或修改，而不脱离本发明的范围。

Claims (9)

1.一种电荷泵电路，其特征在于，包括多级，所述电荷泵电路的每级包括：
第一晶体管，所述第一晶体管的源极和漏极中的一个是所述级的输出，所述第一晶体管的源极和漏极中的另一个是所述级的输入；
第二晶体管，所述第二晶体管的栅极连接到所述第一晶体管的源极，所述第二晶体管的源极和漏极中的一个连接到所述第一晶体管的漏极，所述第二晶体管的源极和漏极中的另一个连接到所述第一晶体管的栅极，所述第二晶体管的管体连接到所述第一晶体管的管体；
第三晶体管，所述第三晶体管的栅极连接到所述第一晶体管的漏极，所述第三晶体管的源极和漏极中的一个连接到所述第一晶体管的源极，所述第三晶体管的源极和漏极中的另一个连接到所述第一晶体管的管体和所述第三晶体管的管体；
第一电容器，将第一时钟连接到所述第一晶体管的栅极；
第二电容器，将所述第一晶体管的管体连接到所述第一晶体管的漏极；
除最后一级外，所述电荷泵电路的每级还包括：
第三电容器，将第二时钟和第三时钟中之一连接到所述级的输出，且相邻两级的所述第三电容器分别连接第二时钟和第三时钟；其中：
所述第一时钟由预定级的输出驱动；
所述第二时钟和第三时钟分别由相同的系统电源电压驱动；且
所述预定级的输出大于所述系统电源电压。
2.如权利要求1所述的电荷泵电路，其特征在于，所述第一、第二和第三晶体管是PMOS晶体管。
3.如权利要求2所述的电荷泵电路，其特征在于，奇数级的第一时钟由一个奇数级的输出驱动，而偶数级的第一时钟由一个偶数级的输出驱动。
4.如权利要求1所述的电荷泵电路，其特征在于，所述第一、第二和第三晶体管是NMOS晶体管。
5.如权利要求4所述的电荷泵电路，其特征在于，奇数级的第一时钟由一个偶数级的输出驱动，而偶数级的第一时钟由一个奇数级的输出驱动。
6.如权利要求1所述的电荷泵电路，其特征在于，所述第二电容器的电容超过所述第一晶体管的管体上的寄生电容的5倍。
7.一种电荷泵电路，其特征在于，包括多级，所述电荷泵电路的每级包括：
第一晶体管，所述第一晶体管的漏极是所述级的输出，所述第一晶体管的源极是所述级的输入；
第二晶体管，所述第二晶体管的栅极连接到所述第一晶体管的源极，所述第二晶体管的漏极连接到所述第一晶体管的漏极，所述第二晶体管的源极连接到所述第一晶体管的栅极，所述第二晶体管的管体连接到所述第一晶体管的管体；
第三晶体管，所述第三晶体管的栅极连接到所述第一晶体管的漏极，所述第三晶体管的漏极连接到所述第一晶体管的源极，所述第三晶体管的源极连接到所述第一晶体管的管体和所述第三晶体管的管体；
其中：
所述第一晶体管的栅极由第一时钟通过第一电容器驱动；
所述第一晶体管的管体由第二电容器连接到所述第一晶体管的漏极；
除最后一级外，所述电荷泵电路的每级还包括：
第三电容器，将第二时钟和第三时钟中之一连接到所述级的输出，且相邻两级的所述第三电容器分别连接第二时钟和第三时钟；
奇数级的第一时钟由预定级的输出驱动，而偶数级的第一时钟由与驱动奇数级的第一时钟的所述级相邻的级驱动。
8.如权利要求7所述的电荷泵电路，其特征在于，所述第二时钟和第三时钟分别由相同的系统电源电压驱动。
9.如权利要求7所述的电荷泵电路，其特征在于，所述第二电容器的电容超过所述第一晶体管的管体上的寄生电容的10倍。
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