JPH1118417A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1118417A JPH1118417A JP9167198A JP16719897A JPH1118417A JP H1118417 A JPH1118417 A JP H1118417A JP 9167198 A JP9167198 A JP 9167198A JP 16719897 A JP16719897 A JP 16719897A JP H1118417 A JPH1118417 A JP H1118417A
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- pump circuit
- clock
- circuit
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 最大到達電圧を低下させることなく、チップ
面積を可及的に小さくする。 【解決手段】 各々がクロックＣＬＫ１，ＣＬＫ２に基
づいて駆動されて半導体基板または半導体基板に形成さ
れたウェルをバイアスする第１乃至第ｎのチャージポン
プ回路２1 ，…２n を有し、第ｉ（ｉ＝１，…ｎ−１）
のチャージポンプ回路は第ｉ＋１のチャージポンプ回路
に比べて電流駆動能力は大きいが最大到達電圧は低くな
るように構成されていることを特徴とする。
面積を可及的に小さくする。 【解決手段】 各々がクロックＣＬＫ１，ＣＬＫ２に基
づいて駆動されて半導体基板または半導体基板に形成さ
れたウェルをバイアスする第１乃至第ｎのチャージポン
プ回路２1 ，…２n を有し、第ｉ（ｉ＝１，…ｎ−１）
のチャージポンプ回路は第ｉ＋１のチャージポンプ回路
に比べて電流駆動能力は大きいが最大到達電圧は低くな
るように構成されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、基板バイアス用チ
ャージポンプを備えている半導体集積回路装置に関する
ものである。
ャージポンプを備えている半導体集積回路装置に関する
ものである。
【０００２】
【従来の技術】一般に半導体基板（または半導体基板に
形成されたウェル）を基板バイアス用チャージポンプ回
路によってバイアスする際に必要となる電流駆動能力
は、基板電流に余裕を加味した値でなくてはならない。
基板電流の主な要因はＭＯＳトランジスタのソース・ド
レイン間を流れる電子が高い電界で加速されて生じる衝
突電離によると考えられている。また、その他に素子内
のＰＮ接合の逆バイアスリーク電流も加わってくる。経
験的には基板電流Ｉsub は、図６および図７に示す実測
結果から分かるように、ソース・ドレイン間電圧ＶDSお
よびドレイン電流との間には次の式（１）、（２）が成
立する。
形成されたウェル）を基板バイアス用チャージポンプ回
路によってバイアスする際に必要となる電流駆動能力
は、基板電流に余裕を加味した値でなくてはならない。
基板電流の主な要因はＭＯＳトランジスタのソース・ド
レイン間を流れる電子が高い電界で加速されて生じる衝
突電離によると考えられている。また、その他に素子内
のＰＮ接合の逆バイアスリーク電流も加わってくる。経
験的には基板電流Ｉsub は、図６および図７に示す実測
結果から分かるように、ソース・ドレイン間電圧ＶDSお
よびドレイン電流との間には次の式（１）、（２）が成
立する。
【０００３】
【数１】 基板バイアス用チャージポンプ回路によって基板バイア
スを大きくしていくと、バックゲート効果によってドレ
イン電流が減少する分、基板電流も減少するので、チャ
ージポンプ回路の電流駆動能力としては駆動開始時の基
板バイアスが零Ｖのときに最も大きな基板電流を駆動で
きることが要求される。
スを大きくしていくと、バックゲート効果によってドレ
イン電流が減少する分、基板電流も減少するので、チャ
ージポンプ回路の電流駆動能力としては駆動開始時の基
板バイアスが零Ｖのときに最も大きな基板電流を駆動で
きることが要求される。
【０００４】Ｐ型基板またはＰウェルをバイアスするの
に用いられるチャージポンプ回路を図８に示す。このチ
ャージポンプ回路は直列に接続された４個のＰチャネル
ＭＯＳトランジスタＭ0 、Ｍ1 、Ｍ2 、Ｍ3 と、キャパ
シタＣ1 、Ｃ2 、Ｃ3 とを有し、周波数は同じであるが
位相のずれた２個のクロックＣＬＫ１、ＣＬＫ２によっ
て駆動される。
に用いられるチャージポンプ回路を図８に示す。このチ
ャージポンプ回路は直列に接続された４個のＰチャネル
ＭＯＳトランジスタＭ0 、Ｍ1 、Ｍ2 、Ｍ3 と、キャパ
シタＣ1 、Ｃ2 、Ｃ3 とを有し、周波数は同じであるが
位相のずれた２個のクロックＣＬＫ１、ＣＬＫ２によっ
て駆動される。
【０００５】各トランジスタＭi （ｉ＝０，１，２，
３）のゲートは自身のドレインに接続されている。トラ
ンジスタＭ0 のドレインは接地電源ＧＮＤに接続され、
トランジスタＭ3 のソースはＰ型基板またはＰウェルに
接続される。また、トランジスタＭi （ｉ＝１，２，
３）のゲートにはキャパシタＣi の一端が接続されてい
る。
３）のゲートは自身のドレインに接続されている。トラ
ンジスタＭ0 のドレインは接地電源ＧＮＤに接続され、
トランジスタＭ3 のソースはＰ型基板またはＰウェルに
接続される。また、トランジスタＭi （ｉ＝１，２，
３）のゲートにはキャパシタＣi の一端が接続されてい
る。
【０００６】そしてキャパシタＣ1 、Ｃ3 の他端にはク
ロックＣＬＫ１が印加され、キャパシタＣ2 の他端には
クロックＣＬＫ２が印加される。
ロックＣＬＫ１が印加され、キャパシタＣ2 の他端には
クロックＣＬＫ２が印加される。
【０００７】次にこのチャージポンプ回路の動作を説明
する。キャパシタＣ1 、Ｃ3 にクロックＣＬＫ１として
ポジティブパルスを印加すると、このパルスの立ち上が
りでノードＮ1 （トランジスタＭ1 のゲート端およびド
レイン端）およびノードＮ3（トランジスタＭ3 のゲー
ト端およびドレイン端）の電位が上昇し、トランジスタ
Ｍ0 、Ｍ2 のゲート・ソース間電圧ＶGSがしきい値電圧
Ｖthを超えてオンする。するとキャパシタＣ1 、Ｃ3 に
蓄えられていた電荷は、トランジスタＭ0 、Ｍ2 を通っ
て接地電源ＧＮＤおよびキャパシタＣ2 に移動する。こ
の電荷の移動により、やがてノードＮ1 、Ｎ3 の電位が
元に戻り、トランジスタＭ0 、Ｍ2 のゲート・ソース間
電圧ＶGSがしきい値電圧を下回ってオフする。
する。キャパシタＣ1 、Ｃ3 にクロックＣＬＫ１として
ポジティブパルスを印加すると、このパルスの立ち上が
りでノードＮ1 （トランジスタＭ1 のゲート端およびド
レイン端）およびノードＮ3（トランジスタＭ3 のゲー
ト端およびドレイン端）の電位が上昇し、トランジスタ
Ｍ0 、Ｍ2 のゲート・ソース間電圧ＶGSがしきい値電圧
Ｖthを超えてオンする。するとキャパシタＣ1 、Ｃ3 に
蓄えられていた電荷は、トランジスタＭ0 、Ｍ2 を通っ
て接地電源ＧＮＤおよびキャパシタＣ2 に移動する。こ
の電荷の移動により、やがてノードＮ1 、Ｎ3 の電位が
元に戻り、トランジスタＭ0 、Ｍ2 のゲート・ソース間
電圧ＶGSがしきい値電圧を下回ってオフする。
【０００８】また上記パルスが立ち下がることにより、
ノードＮ1 、Ｎ3 の電位が下がり、トランジスタＭ1 、
Ｍ3 のゲート・ソース間電圧ＶGSがしきい値電圧Ｖthを
超えてオンする。これによりキャパシタＣ2 および基板
（またはウェル）に蓄えられていた電荷はトランジスタ
Ｍ1 、Ｍ3 を通ってキャパシタＣ1 、Ｃ3 に移動する。
この電荷の移動により、やがてノードＮ1 、Ｎ3 の電位
が元に戻り、トランジスタＭ1 、Ｍ3 のゲート・ソース
間電圧ＶGSがしきい値電圧Ｖthを下回ってオフする。
ノードＮ1 、Ｎ3 の電位が下がり、トランジスタＭ1 、
Ｍ3 のゲート・ソース間電圧ＶGSがしきい値電圧Ｖthを
超えてオンする。これによりキャパシタＣ2 および基板
（またはウェル）に蓄えられていた電荷はトランジスタ
Ｍ1 、Ｍ3 を通ってキャパシタＣ1 、Ｃ3 に移動する。
この電荷の移動により、やがてノードＮ1 、Ｎ3 の電位
が元に戻り、トランジスタＭ1 、Ｍ3 のゲート・ソース
間電圧ＶGSがしきい値電圧Ｖthを下回ってオフする。
【０００９】次にキャパシタＣ2 にクロックＣＬＫ２と
してポジティブパルスが印加されると、このパルスの立
ち上がりでノードＮ2 の電位が上昇し、トランジスタＭ
1 のゲート・ソース間電圧ＶGSがしきい値電圧Ｖthを超
えてオンする。するとキャパシタＣ2 に蓄えられていた
電荷はトランジスタＭ1 を通ってキャパシタＣ1 に移動
する。この電荷の移動により、やがてノードＮ2 の電位
が元に戻り、トランジスタＭ1 のゲート・ソース間電圧
ＶGSがしきい値電圧Ｖthを下回ってオフする。以上の動
作を繰り返すことにより、Ｐ型基板（またはＰウェル）
の電荷はキャパシタＣ1 、Ｃ2 、Ｃ3 をバケツリレーの
ように運ばれて接地電源ＧＮＤに送り込まれ、Ｐ型基板
（またはＰウェル）の電位は下がって行く。
してポジティブパルスが印加されると、このパルスの立
ち上がりでノードＮ2 の電位が上昇し、トランジスタＭ
1 のゲート・ソース間電圧ＶGSがしきい値電圧Ｖthを超
えてオンする。するとキャパシタＣ2 に蓄えられていた
電荷はトランジスタＭ1 を通ってキャパシタＣ1 に移動
する。この電荷の移動により、やがてノードＮ2 の電位
が元に戻り、トランジスタＭ1 のゲート・ソース間電圧
ＶGSがしきい値電圧Ｖthを下回ってオフする。以上の動
作を繰り返すことにより、Ｐ型基板（またはＰウェル）
の電荷はキャパシタＣ1 、Ｃ2 、Ｃ3 をバケツリレーの
ように運ばれて接地電源ＧＮＤに送り込まれ、Ｐ型基板
（またはＰウェル）の電位は下がって行く。
【００１０】
【発明が解決しようとする課題】このようなチャージポ
ンプの電流駆動能力Ｉpumpは次の式 Ｉpump＝ｆCLK ・Ｃ・（ＶCLK −Ｖth） …（３） で表わされる。ここでｆCLK はクロックＣＬＫ１、ＣＬ
Ｋ２の周波数、ＣはキャパシタＣ1 、Ｃ2 、Ｃ3 の容
量、ＶCLK はクロック振幅、ＶthはＭＯＳトランジスタ
のしきい値電圧である。
ンプの電流駆動能力Ｉpumpは次の式 Ｉpump＝ｆCLK ・Ｃ・（ＶCLK −Ｖth） …（３） で表わされる。ここでｆCLK はクロックＣＬＫ１、ＣＬ
Ｋ２の周波数、ＣはキャパシタＣ1 、Ｃ2 、Ｃ3 の容
量、ＶCLK はクロック振幅、ＶthはＭＯＳトランジスタ
のしきい値電圧である。
【００１１】またこのチャージポンプによって基板バイ
アスＶSUB が到達できる最大到達電圧Ｖpumpは、ｎをト
ランジスタの直列接続段数とすると次の式 Ｖpump＝（ｎ−１）・ＶCLK −ｎ・Ｖth …（４） で表わされる。
アスＶSUB が到達できる最大到達電圧Ｖpumpは、ｎをト
ランジスタの直列接続段数とすると次の式 Ｖpump＝（ｎ−１）・ＶCLK −ｎ・Ｖth …（４） で表わされる。
【００１２】上述のチャージポンプ回路を構成するＭＯ
ＳトランジスタＭ0 、Ｍ1 、Ｍ2 、Ｍ3 が形成されてい
る基板は電源電圧ＶDD（＝３．３Ｖ）に接続されてお
り、トランジスタＭ0 のソース電位はＯＶ＋Ｖthである
ので３．３Ｖ−Ｖthのバックゲート電圧が印加された状
態となる。
ＳトランジスタＭ0 、Ｍ1 、Ｍ2 、Ｍ3 が形成されてい
る基板は電源電圧ＶDD（＝３．３Ｖ）に接続されてお
り、トランジスタＭ0 のソース電位はＯＶ＋Ｖthである
ので３．３Ｖ−Ｖthのバックゲート電圧が印加された状
態となる。
【００１３】また、トランジスタＭ1 、Ｍ2 、Ｍ3 のソ
ース電位はチャージポンプ回路の働きで基板（またはウ
ェル）の電位が下がっていくほど、更にバックゲート電
圧がかかり、バックゲート効果のためにしきい値電圧は
大きくなる。
ース電位はチャージポンプ回路の働きで基板（またはウ
ェル）の電位が下がっていくほど、更にバックゲート電
圧がかかり、バックゲート効果のためにしきい値電圧は
大きくなる。
【００１４】図９に上述のチャージポンプ回路の出力電
圧に対する電流駆動能力特性のシミュレーション結果を
示す。基板バイアスの最大到達電圧は、式（４）から分
かるように、トランジスタの直列接続段数で決まり、電
流駆動能力は図９のシミュレーション結果から分かるよ
うに出力電圧が最大到達電圧に近づくまでほとんど一定
である。
圧に対する電流駆動能力特性のシミュレーション結果を
示す。基板バイアスの最大到達電圧は、式（４）から分
かるように、トランジスタの直列接続段数で決まり、電
流駆動能力は図９のシミュレーション結果から分かるよ
うに出力電圧が最大到達電圧に近づくまでほとんど一定
である。
【００１５】したがって、このようなチャージポンプ回
路を有する従来の半導体集積回路装置においては、最大
到達電圧を大きくするためにトランジスタの直列接続段
数を増やす場合、チャージポンプ回路の電流駆動能力と
して要求される駆動開始時の基板バイアスが零Ｖのとき
の最も大きな基板電流に合わせた大きなキャパシタ
Ｃ1 、Ｃ2 、Ｃ3 等を段数分用意しなければならない。
このことは、チップ面積の増大を意味する。
路を有する従来の半導体集積回路装置においては、最大
到達電圧を大きくするためにトランジスタの直列接続段
数を増やす場合、チャージポンプ回路の電流駆動能力と
して要求される駆動開始時の基板バイアスが零Ｖのとき
の最も大きな基板電流に合わせた大きなキャパシタ
Ｃ1 、Ｃ2 、Ｃ3 等を段数分用意しなければならない。
このことは、チップ面積の増大を意味する。
【００１６】また今後、電源電圧は低下傾向にあり、こ
れに伴いクロック振幅ＶCLK も小さくなっていくので、
式（４）に示した到達電圧を変えないためには、トラン
ジスタの直列接続段数ｎを増やす必要がある。このこと
はキャパシタの個数が増え、素子面積の増大すなわちチ
ップ面積の増大という問題が生じる。
れに伴いクロック振幅ＶCLK も小さくなっていくので、
式（４）に示した到達電圧を変えないためには、トラン
ジスタの直列接続段数ｎを増やす必要がある。このこと
はキャパシタの個数が増え、素子面積の増大すなわちチ
ップ面積の増大という問題が生じる。
【００１７】本発明は上記事情を考慮してなされたもの
であって、最大到達電圧を低下させることなく、チップ
面積を可及的に小さくすることのできる半導体集積回路
装置を提供することを目的とする。
であって、最大到達電圧を低下させることなく、チップ
面積を可及的に小さくすることのできる半導体集積回路
装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明による半導体集積
回路装置の第１の態様は、各々がクロックに基づいて駆
動されて半導体基板または半導体基板に形成されたウェ
ルをバイアスする第１乃至第ｎのチャージポンプ回路を
有し、第ｉ（ｉ＝１、…ｎ−１）のチャージポンプ回路
は第ｉ＋１のチャージポンプ回路に比べて電流駆動能力
は大きいが最大到達電圧は低くなるように構成されてい
ることを特徴とする。
回路装置の第１の態様は、各々がクロックに基づいて駆
動されて半導体基板または半導体基板に形成されたウェ
ルをバイアスする第１乃至第ｎのチャージポンプ回路を
有し、第ｉ（ｉ＝１、…ｎ−１）のチャージポンプ回路
は第ｉ＋１のチャージポンプ回路に比べて電流駆動能力
は大きいが最大到達電圧は低くなるように構成されてい
ることを特徴とする。
【００１９】また本発明による半導体集積回路装置の第
２の態様は、第１の態様の半導体集積回路において、前
記第ｉ（ｉ＝１、…ｎ）のチャージポンプ回路に対し
て、前記半導体基板または前記ウェルの基板バイアスを
検出してこの検出値が前記第ｉのチャージポンプ回路の
最大到達電圧に達したときに制御信号を出力する基板バ
イアス検出回路と、前記制御信号に基づいて前記第ｉの
チャージポンプ回路への前記クロックの供給を停止する
ポンプ制御手段と、を設けたことを特徴とする。
２の態様は、第１の態様の半導体集積回路において、前
記第ｉ（ｉ＝１、…ｎ）のチャージポンプ回路に対し
て、前記半導体基板または前記ウェルの基板バイアスを
検出してこの検出値が前記第ｉのチャージポンプ回路の
最大到達電圧に達したときに制御信号を出力する基板バ
イアス検出回路と、前記制御信号に基づいて前記第ｉの
チャージポンプ回路への前記クロックの供給を停止する
ポンプ制御手段と、を設けたことを特徴とする。
【００２０】また本発明による半導体集積回路装置の第
３の態様は、第１または第２の態様の半導体集積回路装
置において、前記第ｉ（ｉ＝１、…ｎ）のチャージポン
プ回路は、各々、ゲートとドレインが接続されたＰチャ
ネルＭＯＳトランジスタを複数個直列に接続した直列回
路と、ドレインが第１の電源に接続される前記直列回路
の端のＭＯＳトランジスタを除く、前記直列回路の複数
個のＭＯＳトランジスタの各々に対して設けられて各Ｍ
ＯＳトランジスタのゲートに一端が接続され、他端に前
記クロックが印加される複数のキャパシタと、を備え、
前記第ｉ（ｉ＝２、…ｎ）のチャージポンプ回路のＭＯ
Ｓトランジスタの直列接続段数は前記第ｉ−１のチャー
ジポンプ回路のＭＯＳトランジスタの直列接続段数より
も多く、かつ前記第ｉのチャージポンプ回路の各キャパ
シタの容量は前記第ｉ−１のチャージポンプ回路の各キ
ャパシタの容量よりも小さくなるように構成されている
ことを特徴とする。
３の態様は、第１または第２の態様の半導体集積回路装
置において、前記第ｉ（ｉ＝１、…ｎ）のチャージポン
プ回路は、各々、ゲートとドレインが接続されたＰチャ
ネルＭＯＳトランジスタを複数個直列に接続した直列回
路と、ドレインが第１の電源に接続される前記直列回路
の端のＭＯＳトランジスタを除く、前記直列回路の複数
個のＭＯＳトランジスタの各々に対して設けられて各Ｍ
ＯＳトランジスタのゲートに一端が接続され、他端に前
記クロックが印加される複数のキャパシタと、を備え、
前記第ｉ（ｉ＝２、…ｎ）のチャージポンプ回路のＭＯ
Ｓトランジスタの直列接続段数は前記第ｉ−１のチャー
ジポンプ回路のＭＯＳトランジスタの直列接続段数より
も多く、かつ前記第ｉのチャージポンプ回路の各キャパ
シタの容量は前記第ｉ−１のチャージポンプ回路の各キ
ャパシタの容量よりも小さくなるように構成されている
ことを特徴とする。
【００２１】また本発明による半導体集積回路装置の第
４の態様は、第１または第２の態様の半導体集積回路装
置において、前記第ｉ（ｉ＝１、…ｎ）のチャージポン
プ回路は、各々、ゲートとドレインが接続されたＮチャ
ネルＭＯＳトランジスタを複数個直列に接続した直列回
路と、ドレインが第１の電源に接続される前記直列回路
の端のＭＯＳトランジスタを除く、前記直列回路の複数
個のＭＯＳトランジスタの各々に対して設けられて各Ｍ
ＯＳトランジスタのゲートに一端が接続され、他端に前
記クロックが印加される複数のキャパシタと、を備え、
前記第ｉ（ｉ＝２、…ｎ）のチャージポンプ回路のＭＯ
Ｓトランジスタの直列接続段数は前記第ｉ−１のチャー
ジポンプ回路のＭＯＳトランジスタの直列接続段数より
も多く、かつ前記第ｉのチャージポンプ回路の各キャパ
シタの容量は前記第ｉ−１のチャージポンプ回路の各キ
ャパシタの容量よりも小さくなるように構成されている
ことを特徴とする。
４の態様は、第１または第２の態様の半導体集積回路装
置において、前記第ｉ（ｉ＝１、…ｎ）のチャージポン
プ回路は、各々、ゲートとドレインが接続されたＮチャ
ネルＭＯＳトランジスタを複数個直列に接続した直列回
路と、ドレインが第１の電源に接続される前記直列回路
の端のＭＯＳトランジスタを除く、前記直列回路の複数
個のＭＯＳトランジスタの各々に対して設けられて各Ｍ
ＯＳトランジスタのゲートに一端が接続され、他端に前
記クロックが印加される複数のキャパシタと、を備え、
前記第ｉ（ｉ＝２、…ｎ）のチャージポンプ回路のＭＯ
Ｓトランジスタの直列接続段数は前記第ｉ−１のチャー
ジポンプ回路のＭＯＳトランジスタの直列接続段数より
も多く、かつ前記第ｉのチャージポンプ回路の各キャパ
シタの容量は前記第ｉ−１のチャージポンプ回路の各キ
ャパシタの容量よりも小さくなるように構成されている
ことを特徴とする。
【００２２】また前記クロックは、周波数は同一である
が位相の異なる２相クロック信号であることを特徴とす
る。
が位相の異なる２相クロック信号であることを特徴とす
る。
【００２３】また前記第ｉのチャージポンプ回路は４相
クロックパルスによって駆動されるチャージポンプ要素
がｉ個直列に接続された構成を有していることを特徴と
する。
クロックパルスによって駆動されるチャージポンプ要素
がｉ個直列に接続された構成を有していることを特徴と
する。
【００２４】また４相クロックパルスは第１乃至第４の
クロックパルスからなり、第２のクロックパルスのＯＮ
期間は第１のクロックパルスのＯＮ期間に含まれ、第３
のクロックパルスのＯＮ期間は第２のクロックパルスの
ＯＮ期間に含まれ、第４のクロックパルスのＯＮ期間は
第３のクロックパルスのＯＮ期間に含まれることを特徴
とする。
クロックパルスからなり、第２のクロックパルスのＯＮ
期間は第１のクロックパルスのＯＮ期間に含まれ、第３
のクロックパルスのＯＮ期間は第２のクロックパルスの
ＯＮ期間に含まれ、第４のクロックパルスのＯＮ期間は
第３のクロックパルスのＯＮ期間に含まれることを特徴
とする。
【００２５】
【発明の実施の形態】本発明による半導体集積回路装置
の第１の実施の形態の構成を図１に示す。この実施の形
態の半導体集積回路装置は、並列に接続されたｎ個のチ
ャージポンプ回路２1 、…２n を有している。各チャー
ジポンプ回路２i （ｉ＝１、…ｎ）は２相クロックＣＬ
Ｋ１、ＣＬＫ２によって駆動されて半導体基板（または
ウェル）から電荷を汲み出し、基板バイアスを変化させ
る。
の第１の実施の形態の構成を図１に示す。この実施の形
態の半導体集積回路装置は、並列に接続されたｎ個のチ
ャージポンプ回路２1 、…２n を有している。各チャー
ジポンプ回路２i （ｉ＝１、…ｎ）は２相クロックＣＬ
Ｋ１、ＣＬＫ２によって駆動されて半導体基板（または
ウェル）から電荷を汲み出し、基板バイアスを変化させ
る。
【００２６】また各チャージポンプ回路２i （ｉ＝１、
…ｎ−１）は、直列に接続された複数のＭＯＳトランジ
スタを有しており、チャージポンプ回路２i+1 よりも電
流駆動能力は大きいが最大到達電圧は低くなるように構
成されている。
…ｎ−１）は、直列に接続された複数のＭＯＳトランジ
スタを有しており、チャージポンプ回路２i+1 よりも電
流駆動能力は大きいが最大到達電圧は低くなるように構
成されている。
【００２７】この第１の実施の形態の半導体集積回路装
置の作用をチャージポンプ回路２1、…２n の個数ｎが
３の場合について、図２を参照して説明する。図２に示
すグラフｇ1 、ｇ2 、ｇ3 は、チャージポンプ回路
２1 、２2 、２3 の電流駆動能力のシミュレーション結
果を各々示し、グラフｇ4 は図８に示す従来のチャージ
ポンプ回路の電流駆動能力のシミュレーション結果を示
す。
置の作用をチャージポンプ回路２1、…２n の個数ｎが
３の場合について、図２を参照して説明する。図２に示
すグラフｇ1 、ｇ2 、ｇ3 は、チャージポンプ回路
２1 、２2 、２3 の電流駆動能力のシミュレーション結
果を各々示し、グラフｇ4 は図８に示す従来のチャージ
ポンプ回路の電流駆動能力のシミュレーション結果を示
す。
【００２８】この図２から分かるように、基板バイアス
が小さく基板電流が大きい範囲（例えば基板バイアス
０．６Ｖ以下）では、チャージポンプ回路２1 、２2 、
２3 を用いて駆動し、基板バイアスが大きくなっていく
につれて基板電流が少なくなる範囲（例えば基板バイア
スが０．６〜２．２Ｖの範囲）ではチャージポンプ回路
２2 、２3 を用いて駆動し、更に基板バイアスが大きい
範囲（例えば２．２Ｖ以上）ではチャージポンプ回路２
3 のみを用いて駆動する。
が小さく基板電流が大きい範囲（例えば基板バイアス
０．６Ｖ以下）では、チャージポンプ回路２1 、２2 、
２3 を用いて駆動し、基板バイアスが大きくなっていく
につれて基板電流が少なくなる範囲（例えば基板バイア
スが０．６〜２．２Ｖの範囲）ではチャージポンプ回路
２2 、２3 を用いて駆動し、更に基板バイアスが大きい
範囲（例えば２．２Ｖ以上）ではチャージポンプ回路２
3 のみを用いて駆動する。
【００２９】このような構成の半導体集積回路装置にお
いては、電流駆動能力は大きいが最大到達電圧が低いチ
ャージポンプ回路２1 は、大容量のキャパシタが必要と
なるもののＭＯＳトランジスタの直列接続段数が少なく
て良い。また最大到達電圧が高く電流駆動能力の小さな
チャージポンプ回路２2 、２3 はＭＯＳトランジスタの
直列接続段数は多くなるものの、上記ＭＯＳトランジス
タのゲートに接続されるキャパシタの容量は１桁〜２桁
小さくて良い。
いては、電流駆動能力は大きいが最大到達電圧が低いチ
ャージポンプ回路２1 は、大容量のキャパシタが必要と
なるもののＭＯＳトランジスタの直列接続段数が少なく
て良い。また最大到達電圧が高く電流駆動能力の小さな
チャージポンプ回路２2 、２3 はＭＯＳトランジスタの
直列接続段数は多くなるものの、上記ＭＯＳトランジス
タのゲートに接続されるキャパシタの容量は１桁〜２桁
小さくて良い。
【００３０】これに対して従来の半導体集積回路装置の
チャージポンプ回路は、同じ最大到達電圧を得るために
（図２のグラフｇ4 参照）、本実施の形態のチャージポ
ンプ回路２1 のＭＯＳトランジスタの直列接続段数を増
やしたものと同一の構成となっており、キャパシタの容
量の総和も本実施の形態に比べて大きくなる。
チャージポンプ回路は、同じ最大到達電圧を得るために
（図２のグラフｇ4 参照）、本実施の形態のチャージポ
ンプ回路２1 のＭＯＳトランジスタの直列接続段数を増
やしたものと同一の構成となっており、キャパシタの容
量の総和も本実施の形態に比べて大きくなる。
【００３１】したがって本実施の形態の半導体集積回路
装置は最大到達電圧が同じ従来の場合に比べてキャパシ
タンスの容量の総和を小さくすることができ、これによ
りチップ面積を削減することができる。
装置は最大到達電圧が同じ従来の場合に比べてキャパシ
タンスの容量の総和を小さくすることができ、これによ
りチップ面積を削減することができる。
【００３２】次に本発明による半導体集積回路装置の第
２の実施の形態の構成を図３に示す。この実施の形態の
半導体集積回路装置は、図１に示す第１の実施の形態の
半導体集積回路装置において、各チャージポンプ回路２
i （ｉ＝１，…ｎ）に対して基板バイアス検出回路７i
と、制御ゲート５i とを設けたものである。
２の実施の形態の構成を図３に示す。この実施の形態の
半導体集積回路装置は、図１に示す第１の実施の形態の
半導体集積回路装置において、各チャージポンプ回路２
i （ｉ＝１，…ｎ）に対して基板バイアス検出回路７i
と、制御ゲート５i とを設けたものである。
【００３３】各基板バイアス検出回路７i （ｉ＝１，…
ｎ）は、半導体基板（または半導体基板に形成されたウ
ェル）の基板バイアス（基板電位）を検出し、この検出
値が設定値を超えた場合にチャージポンプ回路２i の駆
動を停止させる制御信号（例えば「Ｌ」レベルの制御信
号）を出力する。
ｎ）は、半導体基板（または半導体基板に形成されたウ
ェル）の基板バイアス（基板電位）を検出し、この検出
値が設定値を超えた場合にチャージポンプ回路２i の駆
動を停止させる制御信号（例えば「Ｌ」レベルの制御信
号）を出力する。
【００３４】なお、各基板バイアス検出回路７i （ｉ＝
１，…ｎ）の設定値は、対応するチャージポンプ回路２
i の最大到達電圧に設定されている。
１，…ｎ）の設定値は、対応するチャージポンプ回路２
i の最大到達電圧に設定されている。
【００３５】各制御ゲート５i （ｉ＝１，…ｎ）は通常
時は、受信したクロックＣＬＫ１、ＣＬＫ２を、対応す
るチャージポンプ回路２i に送出し、対応する基板バイ
アス検出回路７i がチャージポンプ回路２i の駆動を停
止させる上記制御信号を出力した場合には上記クロック
ＣＬＫ１、ＣＬＫ２をチャージポンプ回路２i に送出し
ないように構成されている。
時は、受信したクロックＣＬＫ１、ＣＬＫ２を、対応す
るチャージポンプ回路２i に送出し、対応する基板バイ
アス検出回路７i がチャージポンプ回路２i の駆動を停
止させる上記制御信号を出力した場合には上記クロック
ＣＬＫ１、ＣＬＫ２をチャージポンプ回路２i に送出し
ないように構成されている。
【００３６】したがって、この第２の実施の形態の半導
体集積回路装置においては、各々の最大到達電圧に達し
たチャージポンプ回路が駆動が停止されるため、到達電
圧に達し、電流駆動能力の無くなったチャージポンプを
動作させている第１の実施の形態に比べて消費電力を削
減することができる。
体集積回路装置においては、各々の最大到達電圧に達し
たチャージポンプ回路が駆動が停止されるため、到達電
圧に達し、電流駆動能力の無くなったチャージポンプを
動作させている第１の実施の形態に比べて消費電力を削
減することができる。
【００３７】なお、この第２の実施の形態も第１の実施
の形態と同様に従来の場合に比べてチップ面積を削減す
ることができる。
の形態と同様に従来の場合に比べてチップ面積を削減す
ることができる。
【００３８】次に本発明による半導体集積回路装置の第
３の実施の形態の構成を図４に示す。この実施の形態の
半導体集積回路装置は、チャージポンプ回路１０1 ，１
０2，１０3 を備えている。各チャージポンプ回路１０
i （ｉ＝１，…３）はＰ型基板またはＰウェルをバイア
スするのに用いられる。
３の実施の形態の構成を図４に示す。この実施の形態の
半導体集積回路装置は、チャージポンプ回路１０1 ，１
０2，１０3 を備えている。各チャージポンプ回路１０
i （ｉ＝１，…３）はＰ型基板またはＰウェルをバイア
スするのに用いられる。
【００３９】チャージポンプ回路１０1 は直列に接続さ
れた２個のＰチャネルＭＯＳトランジスタＭＰ10、ＭＰ
11と、キャパシタＣ11とを備えている。各トランジスタ
ＭＰ1i（ｉ＝０，１）はゲートとドレインが接続されて
いる。トランジスタＭＰ10のドレインは接地電源ＧＮＤ
に接続され、トランジスタＭ11のソースはＰ型基板（ま
たはＰウェル）に接続される。またトランジスタＭ11の
ゲートにはキャパシタＣ11の一端が接続され、このキャ
パシタの他端にはクロックＣＬＫ１が印加される。
れた２個のＰチャネルＭＯＳトランジスタＭＰ10、ＭＰ
11と、キャパシタＣ11とを備えている。各トランジスタ
ＭＰ1i（ｉ＝０，１）はゲートとドレインが接続されて
いる。トランジスタＭＰ10のドレインは接地電源ＧＮＤ
に接続され、トランジスタＭ11のソースはＰ型基板（ま
たはＰウェル）に接続される。またトランジスタＭ11の
ゲートにはキャパシタＣ11の一端が接続され、このキャ
パシタの他端にはクロックＣＬＫ１が印加される。
【００４０】チャージポンプ回路１０2 は、直列に接続
された３個のＰチャネルＭＯＳトランジスタＭＰ20，Ｍ
Ｐ21，ＭＰ22と、キャパシタＣ21，Ｃ22とを有してい
る。各トランジスタＭＰ2i（ｉ＝０，１，２）はゲート
とドレインが接続されている。トランジスタＭＰ20のド
レインは接地電源ＧＮＤに接続され、トランジスタＭ22
のソースはＰ型基板（またはＰウェル）に接続されてい
る。また各トランジスタＭＰ2i（ｉ＝１，２）のゲート
にはキャパシタＣ2iの一端が接続されている。キャパシ
タＣ21の他端にはクロックＣＫ１が印加され、キャパシ
タＣ22の他端にはクロックＣＬＫ１とは位相が異なるク
ロックＣＫ２が印加される。
された３個のＰチャネルＭＯＳトランジスタＭＰ20，Ｍ
Ｐ21，ＭＰ22と、キャパシタＣ21，Ｃ22とを有してい
る。各トランジスタＭＰ2i（ｉ＝０，１，２）はゲート
とドレインが接続されている。トランジスタＭＰ20のド
レインは接地電源ＧＮＤに接続され、トランジスタＭ22
のソースはＰ型基板（またはＰウェル）に接続されてい
る。また各トランジスタＭＰ2i（ｉ＝１，２）のゲート
にはキャパシタＣ2iの一端が接続されている。キャパシ
タＣ21の他端にはクロックＣＫ１が印加され、キャパシ
タＣ22の他端にはクロックＣＬＫ１とは位相が異なるク
ロックＣＫ２が印加される。
【００４１】またチャージポンプ回路１０3 は、直列に
接続された４個のＰチャネルＭＯＳトランジスタＭ
Ｐ30，ＭＰ31，ＭＰ32，ＭＰ33と、キャパシタＣ31，Ｃ
32，Ｃ33とを有している。各トランジスタＭＰ3i（ｉ＝
０，…３）はゲートとドレインが接続されている。トラ
ンジスタＭＰ30のドレインは接地電源ＧＮＤに接続さ
れ、トランジスタＭＰ33のソースはＰ型基板（またはＰ
ウェル）に接続されている。また各トランジスタＭＰ3i
（ｉ＝１，…３）のゲートにはキャパシタＣ3iの一端が
接続されている。そしてキャパシタＣ31，Ｃ33の他端に
はクロックＣＬＫ１が印加され、キャパシタＣ32の他端
にはクロックＣＬＫ２が印加される。
接続された４個のＰチャネルＭＯＳトランジスタＭ
Ｐ30，ＭＰ31，ＭＰ32，ＭＰ33と、キャパシタＣ31，Ｃ
32，Ｃ33とを有している。各トランジスタＭＰ3i（ｉ＝
０，…３）はゲートとドレインが接続されている。トラ
ンジスタＭＰ30のドレインは接地電源ＧＮＤに接続さ
れ、トランジスタＭＰ33のソースはＰ型基板（またはＰ
ウェル）に接続されている。また各トランジスタＭＰ3i
（ｉ＝１，…３）のゲートにはキャパシタＣ3iの一端が
接続されている。そしてキャパシタＣ31，Ｃ33の他端に
はクロックＣＬＫ１が印加され、キャパシタＣ32の他端
にはクロックＣＬＫ２が印加される。
【００４２】この実施の形態においては、キャパシタＣ
21とキャパシタＣ22の容量は同じであるが、キャパシタ
Ｃ11の容量よりも小さくなるように構成されている。ま
た、各キャパシタＣ3i（ｉ＝１，…３）の容量は同一で
あるがキャパシタＣ21の容量よりも小さくなるように構
成されている。
21とキャパシタＣ22の容量は同じであるが、キャパシタ
Ｃ11の容量よりも小さくなるように構成されている。ま
た、各キャパシタＣ3i（ｉ＝１，…３）の容量は同一で
あるがキャパシタＣ21の容量よりも小さくなるように構
成されている。
【００４３】なお、トランジスタＭＰ10とトランジスタ
ＭＰ11のサイズは同一である。また各トランジスタＭＰ
2i（ｉ＝０，１，２）のサイズは同一であるが、トラン
ジスタＭＰ10のサイズよりも小さくなるように構成され
る。また各トランジスタＭＰ3i（ｉ＝０，１，２，３）
のサイズは同一であるが、トランジスタＭＰ20のサイズ
よりも小さくなるように構成されている。
ＭＰ11のサイズは同一である。また各トランジスタＭＰ
2i（ｉ＝０，１，２）のサイズは同一であるが、トラン
ジスタＭＰ10のサイズよりも小さくなるように構成され
る。また各トランジスタＭＰ3i（ｉ＝０，１，２，３）
のサイズは同一であるが、トランジスタＭＰ20のサイズ
よりも小さくなるように構成されている。
【００４４】このように構成された本実施の形態の半導
体集積回路装置においては、チャージポンプ回路１０1
の電流駆動能力はチャージポンプ回路１０2 よりも大き
いが、最大到達電圧は小さい。またチャージポンプ回路
１０2 の電流駆動能力はチャージポンプ回路１０3 より
も大きいが、最大到達電圧は小さい。
体集積回路装置においては、チャージポンプ回路１０1
の電流駆動能力はチャージポンプ回路１０2 よりも大き
いが、最大到達電圧は小さい。またチャージポンプ回路
１０2 の電流駆動能力はチャージポンプ回路１０3 より
も大きいが、最大到達電圧は小さい。
【００４５】これによりこの第３の実施の形態の半導体
集積回路装置は第１の実施の形態の半導体集積回路装置
において、チャージポンプ回路の個数ｎを３としたもの
と同じ構成となり、第１の実施の形態と同様の効果を奏
することになる。
集積回路装置は第１の実施の形態の半導体集積回路装置
において、チャージポンプ回路の個数ｎを３としたもの
と同じ構成となり、第１の実施の形態と同様の効果を奏
することになる。
【００４６】次に本発明による半導体集積回路装置の第
４の実施の形態の構成を図５に示す。この実施の形態の
半導体集積回路装置は、図４に示す第３の実施の形態の
半導体集積回路装置において、各チャージポンプ回路１
０i （ｉ＝１，２，３）をチャージポンプ回路１２i に
置換えたものである。
４の実施の形態の構成を図５に示す。この実施の形態の
半導体集積回路装置は、図４に示す第３の実施の形態の
半導体集積回路装置において、各チャージポンプ回路１
０i （ｉ＝１，２，３）をチャージポンプ回路１２i に
置換えたものである。
【００４７】チャージポンプ回路１２1 はチャージポン
プ回路１０1 においてＰチャネルＭＯＳトランジスタＭ
Ｐ10，ＭＰ11をＮチャネルＭＯＳトランジスタＭＮ10，
ＭＮ11に各々置換えた構成となっている。またチャージ
ポンプ回路１２2 はチャージポンプ回路１０2 において
ＰチャネルＭＯＳトランジスタＭＰ20，ＭＰ21，ＭＰ22
をＮチャネルＭＯＳトランジスタＭＮ20，ＭＮ21，ＭＮ
22に各々置換えた構成となっている。同様にチャージポ
ンプ回路１２3 はチャージポンプ回路１０3 において、
ＰチャネルＭＯＳトランジスタＭＰ30，ＭＰ31，Ｍ
Ｐ32，ＭＰ33をＮチャネルＭＯＳトランジスタＭＮ30，
ＭＮ31，ＭＮ32，ＭＮ33に各々置換えた構成となってい
る。
プ回路１０1 においてＰチャネルＭＯＳトランジスタＭ
Ｐ10，ＭＰ11をＮチャネルＭＯＳトランジスタＭＮ10，
ＭＮ11に各々置換えた構成となっている。またチャージ
ポンプ回路１２2 はチャージポンプ回路１０2 において
ＰチャネルＭＯＳトランジスタＭＰ20，ＭＰ21，ＭＰ22
をＮチャネルＭＯＳトランジスタＭＮ20，ＭＮ21，ＭＮ
22に各々置換えた構成となっている。同様にチャージポ
ンプ回路１２3 はチャージポンプ回路１０3 において、
ＰチャネルＭＯＳトランジスタＭＰ30，ＭＰ31，Ｍ
Ｐ32，ＭＰ33をＮチャネルＭＯＳトランジスタＭＮ30，
ＭＮ31，ＭＮ32，ＭＮ33に各々置換えた構成となってい
る。
【００４８】なお、この実施の形態においては、トラン
ジスタＭＮ10，ＭＮ20，ＭＮ30のドレインは駆動電源Ｖ
DDに接続され、トランジスタＭＮ11，ＭＮ22，ＭＮ33の
ソースはＮ型基板（またはＮウェル）に接続される。
ジスタＭＮ10，ＭＮ20，ＭＮ30のドレインは駆動電源Ｖ
DDに接続され、トランジスタＭＮ11，ＭＮ22，ＭＮ33の
ソースはＮ型基板（またはＮウェル）に接続される。
【００４９】この第４の実施の形態の半導体集積回路装
置も第３の実施の形態と同様の効果を奏することは云う
までもない。
置も第３の実施の形態と同様の効果を奏することは云う
までもない。
【００５０】なお、第２の実施の形態のチャージポンプ
回路に第３または第４の実施の形態のチャージポンプ回
路を用いても良いことは云うまでもない。
回路に第３または第４の実施の形態のチャージポンプ回
路を用いても良いことは云うまでもない。
【００５１】以上説明した第１乃至第４の実施の形態に
おいては、チャージポンプ回路は２相クロックＣＬＫ
１、ＣＬＫ２によって駆動されていたが、４相クロック
によって駆動されるチャージポンプ回路を用いても良
い。以下この４相クロックによって駆動されるチャージ
ポンプ回路を有する半導体集積回路装置について説明す
る。
おいては、チャージポンプ回路は２相クロックＣＬＫ
１、ＣＬＫ２によって駆動されていたが、４相クロック
によって駆動されるチャージポンプ回路を用いても良
い。以下この４相クロックによって駆動されるチャージ
ポンプ回路を有する半導体集積回路装置について説明す
る。
【００５２】本発明による半導体集積回路装置の第５の
実施の形態の構成を図１０に示す。この実施の形態の半
導体集積回路装置は、並列に接続されたｎ個のチャージ
ポンプ回路２０1 、…２n を有している。各チャージポ
ンプ回路２０i （ｉ＝１、…ｎ）は４相クロックＣＬＫ
１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４によって駆動されて
半導体基板またはウェルから電荷を汲み出し、基板バイ
アスを変化させる。
実施の形態の構成を図１０に示す。この実施の形態の半
導体集積回路装置は、並列に接続されたｎ個のチャージ
ポンプ回路２０1 、…２n を有している。各チャージポ
ンプ回路２０i （ｉ＝１、…ｎ）は４相クロックＣＬＫ
１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４によって駆動されて
半導体基板またはウェルから電荷を汲み出し、基板バイ
アスを変化させる。
【００５３】チャージポンプ回路２０i （ｉ＝１、…
ｎ）は、同一のチャージポンプ要素がｉ個直列に接続さ
れた構成を有している。
ｎ）は、同一のチャージポンプ要素がｉ個直列に接続さ
れた構成を有している。
【００５４】チャージポンプ回路２０i （ｉ＝１、…
ｎ）がＰ型基板またはＰウェルに用いられる場合には、
上記チャージポンプ要素は例えば図１１に示すように、
１０個のＰチャネルＭＯＳトランジスタＭＰ10，Ｍ
Ｐ11，ＭＰ12，ＭＰ13，ＭＰ14，ＭＰ20，ＭＰ21，ＭＰ
22，ＭＰ23，ＭＰ24と、４個のキャパシタＣ10，Ｃ11，
Ｃ20，Ｃ21とから構成される。
ｎ）がＰ型基板またはＰウェルに用いられる場合には、
上記チャージポンプ要素は例えば図１１に示すように、
１０個のＰチャネルＭＯＳトランジスタＭＰ10，Ｍ
Ｐ11，ＭＰ12，ＭＰ13，ＭＰ14，ＭＰ20，ＭＰ21，ＭＰ
22，ＭＰ23，ＭＰ24と、４個のキャパシタＣ10，Ｃ11，
Ｃ20，Ｃ21とから構成される。
【００５５】トランジスタＭＰ10とトランジスタＭＰ11
は直列に接続され、トランジスタＭＰ20とトランジスタ
ＭＰ21は直列に接続されている。トランジスタＭＰ10の
ドレインとトランジスタＭＰ20のドレインとは共通に接
続されて接地電源ＧＮＤ側に接続される。またトランジ
スタＭＰ10のゲートはトランジスタＭＰ20のソースＮ20
に接続され、トランジスタＭＰ20のゲートはトランジス
タＭＰ10のソースＮ10に接続されている。
は直列に接続され、トランジスタＭＰ20とトランジスタ
ＭＰ21は直列に接続されている。トランジスタＭＰ10の
ドレインとトランジスタＭＰ20のドレインとは共通に接
続されて接地電源ＧＮＤ側に接続される。またトランジ
スタＭＰ10のゲートはトランジスタＭＰ20のソースＮ20
に接続され、トランジスタＭＰ20のゲートはトランジス
タＭＰ10のソースＮ10に接続されている。
【００５６】また、トランジスタＭＰ10のソースＮ10と
トランジスタＭＰ11のゲートＮ11との間にはトランジス
タＭＰ12，ＭＰ13，ＭＰ14が並列に接続されている。な
おトランジスタＭＰ12のゲートはトランジスタＭＰ10の
ソースＮ10に接続され、トランジスタＭＰ13のゲートは
トランジスタＭＰ11のゲートＮ11に接続され、トランジ
スタＭＰ14のゲートはトランジスタＭＰ11のソースに接
続されている。同様にトランジスタＭＰ20のソースＮ20
とトランジスタＭＰ21のゲートＮ21との間にはトランジ
スタＭＰ22，ＭＰ23，ＭＰ24が並列に接続されている。
そしてトランジスタＭＰ22のゲートはトランジスタＭＰ
20のソースＮ20に接続され、トランジスタＭＰ23のゲー
トはトランジスタＭＰ21のゲートＮ21に接続され、トラ
ンジスタＭＰ24のゲートはトランジスタＭＰ21のソース
に接続される。
トランジスタＭＰ11のゲートＮ11との間にはトランジス
タＭＰ12，ＭＰ13，ＭＰ14が並列に接続されている。な
おトランジスタＭＰ12のゲートはトランジスタＭＰ10の
ソースＮ10に接続され、トランジスタＭＰ13のゲートは
トランジスタＭＰ11のゲートＮ11に接続され、トランジ
スタＭＰ14のゲートはトランジスタＭＰ11のソースに接
続されている。同様にトランジスタＭＰ20のソースＮ20
とトランジスタＭＰ21のゲートＮ21との間にはトランジ
スタＭＰ22，ＭＰ23，ＭＰ24が並列に接続されている。
そしてトランジスタＭＰ22のゲートはトランジスタＭＰ
20のソースＮ20に接続され、トランジスタＭＰ23のゲー
トはトランジスタＭＰ21のゲートＮ21に接続され、トラ
ンジスタＭＰ24のゲートはトランジスタＭＰ21のソース
に接続される。
【００５７】なお、トランジスタＭＰ11のソースとトラ
ンジスタＭＰ21のソースは共通に接続されてＰ型基板ま
たはＰウェル側に接続される。
ンジスタＭＰ21のソースは共通に接続されてＰ型基板ま
たはＰウェル側に接続される。
【００５８】一方キャパシタＣ10は一端がトランジスタ
ＭＰ10のソースＮ10に接続され、他端にクロック信号Ｃ
ＬＫ２が印加される。キャパシタＣ11は一端がトランジ
スタＭＰ11のゲートＮ11に接続され、他端にクロック信
号ＣＬＫ１が印加される。
ＭＰ10のソースＮ10に接続され、他端にクロック信号Ｃ
ＬＫ２が印加される。キャパシタＣ11は一端がトランジ
スタＭＰ11のゲートＮ11に接続され、他端にクロック信
号ＣＬＫ１が印加される。
【００５９】またキャパシタＣ20は一端がトランジスタ
ＭＰ20のソースＮ20に接続され、他端にクロック信号Ｃ
ＬＫ３が印加される。キャパシタＣ21は一端がトランジ
スタＭＰ21のゲートＮ21に接続され、他端にクロック信
号ＣＬＫ４が印加される。
ＭＰ20のソースＮ20に接続され、他端にクロック信号Ｃ
ＬＫ３が印加される。キャパシタＣ21は一端がトランジ
スタＭＰ21のゲートＮ21に接続され、他端にクロック信
号ＣＬＫ４が印加される。
【００６０】なお、図１２に示すようにクロック信号Ｃ
ＬＫ１、ＣＬＫ２はポジティブパルスであり、クロック
信号ＣＬＫ３、ＣＬＫ４はネガティブパルスである。そ
してクロック信号ＣＬＫ２のＯＮ期間（「Ｈ」レベルの
期間）はクロック信号ＣＬＫ１のＯＮ期間に含まれてい
る。またクロック信号ＣＬＫ３のＯＮ期間（「Ｌ」レベ
ルの期間）はクロックＣＬＫ２のＯＮ期間に含まれてい
る。そしてクロック信号ＣＬＫ４のＯＮ期間はクロック
信号ＣＬＫ３のＯＮ期間に含まれている。
ＬＫ１、ＣＬＫ２はポジティブパルスであり、クロック
信号ＣＬＫ３、ＣＬＫ４はネガティブパルスである。そ
してクロック信号ＣＬＫ２のＯＮ期間（「Ｈ」レベルの
期間）はクロック信号ＣＬＫ１のＯＮ期間に含まれてい
る。またクロック信号ＣＬＫ３のＯＮ期間（「Ｌ」レベ
ルの期間）はクロックＣＬＫ２のＯＮ期間に含まれてい
る。そしてクロック信号ＣＬＫ４のＯＮ期間はクロック
信号ＣＬＫ３のＯＮ期間に含まれている。
【００６１】次に図１１に示すチャージポンプ要素の動
作を説明する。クロック信号ＣＬＫ１が立ち上がると、
キャパシタＣ11の容量結合によってトランジスタＭＰ11
のゲートＮ11の電位が上昇し、トランジスタＭＰ11のゲ
ート・ソース間電圧ＶGSが減少する。このためトランジ
スタＭＰ11はＯＦＦする。
作を説明する。クロック信号ＣＬＫ１が立ち上がると、
キャパシタＣ11の容量結合によってトランジスタＭＰ11
のゲートＮ11の電位が上昇し、トランジスタＭＰ11のゲ
ート・ソース間電圧ＶGSが減少する。このためトランジ
スタＭＰ11はＯＦＦする。
【００６２】このときクロック信号ＣＬＫ２が立ち上が
ると、キャパシタＣ10の容量結合によってトランジスタ
ＭＰ10のソースＮ10の電位が上昇し、トランジスタＭＰ
10のゲート・ソース間電圧ＶGSが増大する。このためト
ランジスタＭＰ10はＯＮし、キャパシタＣ10に蓄えられ
ていた電荷は接地電源ＧＮＤに放出され始める。
ると、キャパシタＣ10の容量結合によってトランジスタ
ＭＰ10のソースＮ10の電位が上昇し、トランジスタＭＰ
10のゲート・ソース間電圧ＶGSが増大する。このためト
ランジスタＭＰ10はＯＮし、キャパシタＣ10に蓄えられ
ていた電荷は接地電源ＧＮＤに放出され始める。
【００６３】このときクロック信号ＣＬＫ３が立ち下が
ると、キャパシタＣ20の容量結合によってトランジスタ
ＭＰ20のソースＮ20すなわちトランジスタＭＰ10のゲー
トの電位が低下する。このためトランジスタＭＰ10はゲ
ート・ソース間電圧ＶGSが増大して強いＯＮ状態とな
り、キャパシタＣ10に蓄えられていた電荷が完全に接地
電源ＧＮＤに放出されてノードＮ10の電位は接地電位に
等しくなる。
ると、キャパシタＣ20の容量結合によってトランジスタ
ＭＰ20のソースＮ20すなわちトランジスタＭＰ10のゲー
トの電位が低下する。このためトランジスタＭＰ10はゲ
ート・ソース間電圧ＶGSが増大して強いＯＮ状態とな
り、キャパシタＣ10に蓄えられていた電荷が完全に接地
電源ＧＮＤに放出されてノードＮ10の電位は接地電位に
等しくなる。
【００６４】このような状態でクロック信号ＣＬＫ３が
立ち上がると、キャパシタＣ20の容量結合によってノー
ドＮ20の電位は上昇し、トランジスタＭＰ11はＶGSが減
少してＯＦＦする。
立ち上がると、キャパシタＣ20の容量結合によってノー
ドＮ20の電位は上昇し、トランジスタＭＰ11はＶGSが減
少してＯＦＦする。
【００６５】このような状態で更にクロック信号ＣＬＫ
２が立ち下がると、キャパシタＣ10の容量結合によって
トランジスタＭＰ11のドレインに接続されたノードＮ10
の電位が低下する。
２が立ち下がると、キャパシタＣ10の容量結合によって
トランジスタＭＰ11のドレインに接続されたノードＮ10
の電位が低下する。
【００６６】このような状態で更にクロック信号ＣＬＫ
１が立ち下がると、キャパシタＣ11の容量結合によって
トランジスタＭＰ11のゲート電位が低下する。このため
トランジスタＭＰ11のゲート・ソース間電圧ＶGSが増大
して強いＯＮ状態となり、トランジスタＭＰ11のソース
とドレインの電位が釣り合うまで、Ｐ型基板またはＰウ
ェルの電荷をキャパシタＣ10に移動させる。
１が立ち下がると、キャパシタＣ11の容量結合によって
トランジスタＭＰ11のゲート電位が低下する。このため
トランジスタＭＰ11のゲート・ソース間電圧ＶGSが増大
して強いＯＮ状態となり、トランジスタＭＰ11のソース
とドレインの電位が釣り合うまで、Ｐ型基板またはＰウ
ェルの電荷をキャパシタＣ10に移動させる。
【００６７】以上の動作を繰り返すことによりＰ基板ま
たはＰウェルの電荷を接地電源ＧＮＤに順次送り出す。
これまでの説明した動作はチャージポンプ要素の上半分
（トランジスタＭＰ10，ＭＰ11等）の動作であったが下
半分の動作（トランジスタＭＰ20，ＭＰ21等）の動作に
ついても同様である。この場合、動作に関連するクロッ
ク信号はクロック信号ＣＬＫ２、ＣＬＫ３、ＣＬＫ４と
なる。
たはＰウェルの電荷を接地電源ＧＮＤに順次送り出す。
これまでの説明した動作はチャージポンプ要素の上半分
（トランジスタＭＰ10，ＭＰ11等）の動作であったが下
半分の動作（トランジスタＭＰ20，ＭＰ21等）の動作に
ついても同様である。この場合、動作に関連するクロッ
ク信号はクロック信号ＣＬＫ２、ＣＬＫ３、ＣＬＫ４と
なる。
【００６８】このような図１１に示す４相駆動のチャー
ジポンプ要素は、トランジスタＭＰ10，ＭＰ10，Ｍ
Ｐ20，ＭＰ20が強いＯＮ状態となるため２相駆動チャー
ジポンプに比べて、キャパシタの１回の充放電での電荷
の移動量が多く、効率が良い。
ジポンプ要素は、トランジスタＭＰ10，ＭＰ10，Ｍ
Ｐ20，ＭＰ20が強いＯＮ状態となるため２相駆動チャー
ジポンプに比べて、キャパシタの１回の充放電での電荷
の移動量が多く、効率が良い。
【００６９】再び図１０に戻り、第５の実施の形態につ
いて説明する。この第５の実施の形態においては、チャ
ージポンプ回路２０i （ｉ＝１、…ｎ）は、Ｐ型基板ま
たはＰウェルに用いられる場合には例えば図１１に示す
チャージポンプ要素をｉ個直列に接続したものとなる。
この場合、チャージポンプ回路２０ｉにおいては第ｋ
（１≦ｋ≦ｉ−１）段目のチャージポンプ要素のＰ型基
板またはＰウェル側に接続される端子は第ｋ＋１段目の
チャージポンプ要素の接地電源側の端子に接続される構
成となり、第１段目のチャージポンプ要素の接地電源側
の端子は接地電源に接続され、第ｉ段目のチャージポン
プ要素のＰ型基板またはＰウェル側の端子はＰ型基板ま
たはＰウェルに接続される。
いて説明する。この第５の実施の形態においては、チャ
ージポンプ回路２０i （ｉ＝１、…ｎ）は、Ｐ型基板ま
たはＰウェルに用いられる場合には例えば図１１に示す
チャージポンプ要素をｉ個直列に接続したものとなる。
この場合、チャージポンプ回路２０ｉにおいては第ｋ
（１≦ｋ≦ｉ−１）段目のチャージポンプ要素のＰ型基
板またはＰウェル側に接続される端子は第ｋ＋１段目の
チャージポンプ要素の接地電源側の端子に接続される構
成となり、第１段目のチャージポンプ要素の接地電源側
の端子は接地電源に接続され、第ｉ段目のチャージポン
プ要素のＰ型基板またはＰウェル側の端子はＰ型基板ま
たはＰウェルに接続される。
【００７０】このときまたチャージポンプ回路２i （ｉ
＝１、…ｎ）の各キャパシタ容量はチャージポンプ回路
２i-1 の対応するキャパシタの容量に比べて小さくなる
ように構成されている。
＝１、…ｎ）の各キャパシタ容量はチャージポンプ回路
２i-1 の対応するキャパシタの容量に比べて小さくなる
ように構成されている。
【００７１】これにより、この第５の実施の形態の半導
体集積回路装置によれば、最大到達電圧を低下させるこ
となく、チップ面積を可及的に小さくすることができ
る。
体集積回路装置によれば、最大到達電圧を低下させるこ
となく、チップ面積を可及的に小さくすることができ
る。
【００７２】なお、第５の実施の形態においては、Ｐ型
基板またはＰウェルに用いられるチャージポンプ要素に
ついて説明したが、Ｎ型基板またはＮウェルに用いる場
合には、図１３に示すチャージポンプ要素が用いられ
る。この図１３に示すチャージポンプ要素は、図１１に
示すチャージポンプ要素において、ＰチャネルＭＯＳト
ランジスタをすべてＮチャネルＭＯＳトランジスタに置
換えるとともに接地電源ＧＮＤを電源ＶDDに置換え、Ｐ
型基板またはＰウェルをＮ型基板またはＮウェルに置換
えた構成となっている。そして、この図１３に示すチャ
ージポンプ要素に印加されるクロック信号は図１４に示
すようにクロック信号ＣＬＫ１、ＣＬＫ２はネガティブ
パルス、クロック信号ＣＬＫ３、ＣＬＫ４はポジティブ
パルスとなっており、各々のＯＮ期間は図１２に示す場
合と同様に、クロック信号ＣＬＫ２のＯＮ期間（「Ｌ」
レベルの期間）はクロック信号ＣＬＫ１のＯＮ期間に含
まれ、クロック信号ＣＬＫ３のＯＮ期間（「Ｈ」レベル
の期間）はクロック信号ＣＬＫ２のＯＮ期間に含まれ、
クロック信号ＣＬＫ４のＯＮ期間はクロック信号ＣＬＫ
３のＯＮ期間に含まれる構成となっている。
基板またはＰウェルに用いられるチャージポンプ要素に
ついて説明したが、Ｎ型基板またはＮウェルに用いる場
合には、図１３に示すチャージポンプ要素が用いられ
る。この図１３に示すチャージポンプ要素は、図１１に
示すチャージポンプ要素において、ＰチャネルＭＯＳト
ランジスタをすべてＮチャネルＭＯＳトランジスタに置
換えるとともに接地電源ＧＮＤを電源ＶDDに置換え、Ｐ
型基板またはＰウェルをＮ型基板またはＮウェルに置換
えた構成となっている。そして、この図１３に示すチャ
ージポンプ要素に印加されるクロック信号は図１４に示
すようにクロック信号ＣＬＫ１、ＣＬＫ２はネガティブ
パルス、クロック信号ＣＬＫ３、ＣＬＫ４はポジティブ
パルスとなっており、各々のＯＮ期間は図１２に示す場
合と同様に、クロック信号ＣＬＫ２のＯＮ期間（「Ｌ」
レベルの期間）はクロック信号ＣＬＫ１のＯＮ期間に含
まれ、クロック信号ＣＬＫ３のＯＮ期間（「Ｈ」レベル
の期間）はクロック信号ＣＬＫ２のＯＮ期間に含まれ、
クロック信号ＣＬＫ４のＯＮ期間はクロック信号ＣＬＫ
３のＯＮ期間に含まれる構成となっている。
【００７３】次に本発明による半導体集積回路装置の第
６の実施の構成を図１５に示す。この第６の実施の形態
の半導体集積回路装置は、図３に示す第２の実施の形態
の半導体集積回路装置において、２相駆動のチャージポ
ンプ回路２i （ｉ＝１、…ｎ）を４相駆動のチャージポ
ンプ回路２０ｉに置換えたものである。なおこのとき制
御ゲート５i （ｉ＝１、…ｎ）には４相のクロックパル
スＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４が入力され
ることになる。
６の実施の構成を図１５に示す。この第６の実施の形態
の半導体集積回路装置は、図３に示す第２の実施の形態
の半導体集積回路装置において、２相駆動のチャージポ
ンプ回路２i （ｉ＝１、…ｎ）を４相駆動のチャージポ
ンプ回路２０ｉに置換えたものである。なおこのとき制
御ゲート５i （ｉ＝１、…ｎ）には４相のクロックパル
スＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４が入力され
ることになる。
【００７４】またチャージポンプ回路２０i （ｉ＝１、
…ｎ）は、第５の実施の形態と同様にｉ個のチャージポ
ンプ要素が直列に接続された構成を有している。そして
チャージポンプ回路２０i （ｉ＝１、…ｎ）の各キャパ
シタの容量は、チャージポンプ回路２０i-1 の対応する
キャパシタの容量よりも小さくなるように設定されてい
る。
…ｎ）は、第５の実施の形態と同様にｉ個のチャージポ
ンプ要素が直列に接続された構成を有している。そして
チャージポンプ回路２０i （ｉ＝１、…ｎ）の各キャパ
シタの容量は、チャージポンプ回路２０i-1 の対応する
キャパシタの容量よりも小さくなるように設定されてい
る。
【００７５】この第６の実施の形態も最大到達電圧を低
下させることなく、チップ面積を可及的に小さくするこ
とができる。
下させることなく、チップ面積を可及的に小さくするこ
とができる。
【００７６】
【発明の効果】以上述べたように、本発明によれば、最
大到達電圧を低下させることなく、チップ面積を可及的
に小さくすることができる。
大到達電圧を低下させることなく、チップ面積を可及的
に小さくすることができる。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図。
ク図。
【図２】第１の実施の形態の作用を説明するグラフ。
【図３】本発明の第２の実施の形態の構成を示すブロッ
ク図。
ク図。
【図４】本発明の第３の実施の形態の構成を示す回路
図。
図。
【図５】本発明の第４の実施の形態の構成を示す回路
図。
図。
【図６】ＭＯＳトランジスタのソース・ドレイン間電圧
と基板電流との関係を示すグラフ。
と基板電流との関係を示すグラフ。
【図７】基板バイアスとドレイン電流および基板電流と
の関係を示すグラフ。
の関係を示すグラフ。
【図８】従来のチャージポンプ回路の構成を示す回路
図。
図。
【図９】従来のチャージポンフ回路の特性を示すグラ
フ。
フ。
【図１０】本発明の第５の実施の形態の構成を示すブロ
ック図。
ック図。
【図１１】本発明に用いられるチャージポンプ要素の第
１の具体例の構成を示す回路図。
１の具体例の構成を示す回路図。
【図１２】図１１に示すチャージポンプ要素を駆動する
クロック信号の波形図。
クロック信号の波形図。
【図１３】チャージポンプ要素の第２の具体例の構成を
示す回路図。
示す回路図。
【図１４】図１３に示すチャージポンプ要素を駆動する
クロック信号の波形図。
クロック信号の波形図。
【図１５】本発明の第６の実施の形態の構成を示すブロ
ック図。
ック図。
２i （ｉ＝１，…ｎ） チャージポンプ回路 ５i （ｉ＝１，…ｎ） 制御ゲート ７i （ｉ＝１，…ｎ） 基板バイアス検出回路 １０i （ｉ＝１，…ｎ） チャージポンプ回路 １２ｉ（ｉ＝１，…ｎ） チャージポンプ回路 ２０i （ｉ＝１，…ｎ） チャージポンプ回路 ＣＬＫ１，ＣＬＫ２ クロック信号 ＣＬＫ３，ＣＬＫ４ クロック信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｈ０３Ｌ 7/093
Claims (7)
- 【請求項１】各々がクロックに基づいて駆動されて半導
体基板または半導体基板に形成されたウェルをバイアス
する第１乃至第ｎのチャージポンプ回路を有し、第ｉ
（ｉ＝１、…ｎ−１）のチャージポンプ回路は第ｉ＋１
のチャージポンプ回路に比べて電流駆動能力は大きいが
最大到達電圧は低くなるように構成されていることを特
徴とする半導体集積回路装置。 - 【請求項２】前記第ｉ（ｉ＝１、…ｎ）のチャージポン
プ回路に対して、 前記半導体基板または前記ウェルの基板バイアスを検出
してこの検出値が前記第ｉのチャージポンプ回路の最大
到達電圧に達したときに制御信号を出力する基板バイア
ス検出回路と、 前記制御信号に基づいて前記第ｉのチャージポンプ回路
への前記クロックの供給を停止するポンプ制御手段と、 を設けたことを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項３】前記第ｉ（ｉ＝１、…ｎ）のチャージポン
プ回路は、 各々、ゲートとドレインが接続されたＰチャネルＭＯＳ
トランジスタを複数個直列に接続した直列回路と、 ドレインが第１の電源に接続される前記直列回路の端の
ＭＯＳトランジスタを除く、前記直列回路の複数個のＭ
ＯＳトランジスタの各々に対して設けられて各ＭＯＳト
ランジスタのゲートに一端が接続され、他端に前記クロ
ックが印加される複数のキャパシタと、 を備え、 前記第ｉ（ｉ＝２、…ｎ）のチャージポンプ回路のＭＯ
Ｓトランジスタの直列接続段数は前記第ｉ−１のチャー
ジポンプ回路のＭＯＳトランジスタの直列接続段数より
も多く、かつ前記第ｉのチャージポンプ回路の各キャパ
シタの容量は前記第ｉ−１のチャージポンプ回路の各キ
ャパシタの容量よりも小さくなるように構成されている
ことを特徴とする請求項１または２記載の半導体集積回
路装置。 - 【請求項４】前記第ｉ（ｉ＝１、…ｎ）のチャージポン
プ回路は、 各々、ゲートとドレインが接続されたＮチャネルＭＯＳ
トランジスタを複数個直列に接続した直列回路と、 ドレインが第１の電源に接続される前記直列回路の端の
ＭＯＳトランジスタを除く、前記直列回路の複数個のＭ
ＯＳトランジスタの各々に対して設けられて各ＭＯＳト
ランジスタのゲートに一端が接続され、他端に前記クロ
ックが印加される複数のキャパシタと、 を備え、 前記第ｉ（ｉ＝２、…ｎ）のチャージポンプ回路のＭＯ
Ｓトランジスタの直列接続段数は前記第ｉ−１のチャー
ジポンプ回路のＭＯＳトランジスタの直列接続段数より
も多く、かつ前記第ｉのチャージポンプ回路の各キャパ
シタの容量は前記第ｉ−１のチャージポンプ回路の各キ
ャパシタの容量よりも小さくなるように構成されている
ことを特徴とする請求項１または２記載の半導体集積回
路装置。 - 【請求項５】前記クロックは、周波数は同一であるが位
相の異なる２相クロック信号であることを特徴とする請
求項１乃至４のいずれかに記載の半導体集積回路装置。 - 【請求項６】前記第ｉのチャージポンプ回路は、４相ク
ロックパルスによって駆動されるチャージポンプ要素が
ｉ個直列に接続された構成を有していることを特徴とす
る請求項１または２記載の半導体集積回路装置。 - 【請求項７】４相クロックパルスは第１乃至第４のクロ
ックパルスからなり、第２のクロックパルスのＯＮ期間
は第１のクロックパルスのＯＮ期間に含まれ、第３のク
ロックパルスのＯＮ期間は第２のクロックパルスのＯＮ
期間に含まれ、第４のクロックパルスのＯＮ期間は第３
のクロックパルスのＯＮ期間に含まれることを特徴とす
る請求項６記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16719897A JP3403006B2 (ja) | 1997-06-24 | 1997-06-24 | 半導体集積回路装置 |
| US09/103,134 US5943271A (en) | 1997-06-24 | 1998-06-23 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16719897A JP3403006B2 (ja) | 1997-06-24 | 1997-06-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1118417A true JPH1118417A (ja) | 1999-01-22 |
| JP3403006B2 JP3403006B2 (ja) | 2003-05-06 |
Family
ID=15845251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16719897A Expired - Fee Related JP3403006B2 (ja) | 1997-06-24 | 1997-06-24 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5943271A (ja) |
| JP (1) | JP3403006B2 (ja) |
Cited By (2)
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| JP2004222394A (ja) * | 2003-01-14 | 2004-08-05 | Denso Corp | 昇圧回路 |
| JP2011135658A (ja) * | 2009-12-22 | 2011-07-07 | Renesas Electronics Corp | 昇圧回路、昇圧方法、半導体装置 |
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| IT1301936B1 (it) * | 1998-08-27 | 2000-07-07 | St Microelectronics Srl | Circuito a pompa di carica per dispositivi integrati di memoria |
| US6229385B1 (en) * | 1999-01-29 | 2001-05-08 | Linear Technology Corporation | Control feature for IC without using a dedicated pin |
| US6466489B1 (en) | 2001-05-18 | 2002-10-15 | International Business Machines Corporation | Use of source/drain asymmetry MOSFET devices in dynamic and analog circuits |
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| KR102315421B1 (ko) * | 2015-03-30 | 2021-10-22 | 삼성디스플레이 주식회사 | 디멀티플렉서 및 이를 포함한 표시장치 |
| JP6584875B2 (ja) * | 2015-09-02 | 2019-10-02 | 株式会社東芝 | スイッチトキャパシタ電源回路 |
| JP6332484B1 (ja) * | 2017-01-24 | 2018-05-30 | オムロン株式会社 | タグ回路 |
| US20180315458A1 (en) * | 2017-04-28 | 2018-11-01 | Nanya Technology Corporation | Voltage system and method for operating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2557271B2 (ja) * | 1990-04-06 | 1996-11-27 | 三菱電機株式会社 | 内部降圧電源電圧を有する半導体装置における基板電圧発生回路 |
| JPH06195971A (ja) * | 1992-10-29 | 1994-07-15 | Mitsubishi Electric Corp | 基板電位発生回路 |
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-
1997
- 1997-06-24 JP JP16719897A patent/JP3403006B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-23 US US09/103,134 patent/US5943271A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3403006B2 (ja) | 2003-05-06 |
| US5943271A (en) | 1999-08-24 |
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