JPH0887881A - 半導体記憶装置 - Google Patents
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- JPH0887881A JPH0887881A JP6223040A JP22304094A JPH0887881A JP H0887881 A JPH0887881 A JP H0887881A JP 6223040 A JP6223040 A JP 6223040A JP 22304094 A JP22304094 A JP 22304094A JP H0887881 A JPH0887881 A JP H0887881A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Abstract
(57)【要約】
【目的】 ＤＲＡＭの消費電力を低減し、データ保持性
能を向上させ、かつアクセス時間を短縮する。 【構成】 メモリセルアレイＭＡ１〜ＭＡ１６のうち選
択されたメモリセルアレイだけにディスターブ用の深い
基板電位Ｖｂｂａを与え、非選択のメモリセルアレイに
はポーズ用の浅い基板電位Ｖｂｂｓを与えるようにし
た。
能を向上させ、かつアクセス時間を短縮する。 【構成】 メモリセルアレイＭＡ１〜ＭＡ１６のうち選
択されたメモリセルアレイだけにディスターブ用の深い
基板電位Ｖｂｂａを与え、非選択のメモリセルアレイに
はポーズ用の浅い基板電位Ｖｂｂｓを与えるようにし
た。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、さらに詳しくは、基板電位、セルプレート電位、ビ
ット線用のプリチャージ電位、昇圧接地電位、昇圧電源
電位などの内部電位に基づいて動作するダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）に関する。
し、さらに詳しくは、基板電位、セルプレート電位、ビ
ット線用のプリチャージ電位、昇圧接地電位、昇圧電源
電位などの内部電位に基づいて動作するダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】一般に、半導体記憶装置は、ＲＡＭに代
表される揮発性メモリと、ＲＯＭに代表される不揮発性
メモリとに大別される。揮発性メモリはさらに、ＤＲＡ
Ｍと、スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）とに大別される。また不揮発性メモリには、マスク
ＲＯＭ、ＥＰＲＯＭ、フラッシュメモリ、ＥＥＰＲＯ
Ｍ、ヒューズＲＯＭなどがある。
表される揮発性メモリと、ＲＯＭに代表される不揮発性
メモリとに大別される。揮発性メモリはさらに、ＤＲＡ
Ｍと、スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）とに大別される。また不揮発性メモリには、マスク
ＲＯＭ、ＥＰＲＯＭ、フラッシュメモリ、ＥＥＰＲＯ
Ｍ、ヒューズＲＯＭなどがある。
【０００３】ＤＲＡＭにおいてはメモリセルのキャパシ
タに電荷が蓄積されることによってデータがストアされ
るため、リフレッシュ動作が必要になるが、メモリセル
の構成が単純であるため、大規模な記憶容量を有するＤ
ＲＡＭを低コストで製造することができる。
タに電荷が蓄積されることによってデータがストアされ
るため、リフレッシュ動作が必要になるが、メモリセル
の構成が単純であるため、大規模な記憶容量を有するＤ
ＲＡＭを低コストで製造することができる。
【０００４】ＤＲＡＭは１枚の半導体基板上に形成され
るが、この半導体基板には負の基板電位Ｖｂｂが与えら
れる。また、セルキャパシタのセルプレートには所定の
セルプレート電位Ｖｃｐが与えられる。このセルプレー
ト電位Ｖｃｐとしては、たとえば電源電位の半分の電位
Ｖｃｃ／２または接地電位Ｖｓｓが与えられる。また、
ビット線対はセンスアンプが活性化される前に所定のプ
リチャージ電位Ｖｂｌにプリチャージされる。このプリ
チャージ電位Ｖｂｌとしては、たとえば電源電位Ｖｃｃ
または電源電位の半分の電位Ｖｃｃ／２が採用されてい
る。
るが、この半導体基板には負の基板電位Ｖｂｂが与えら
れる。また、セルキャパシタのセルプレートには所定の
セルプレート電位Ｖｃｐが与えられる。このセルプレー
ト電位Ｖｃｐとしては、たとえば電源電位の半分の電位
Ｖｃｃ／２または接地電位Ｖｓｓが与えられる。また、
ビット線対はセンスアンプが活性化される前に所定のプ
リチャージ電位Ｖｂｌにプリチャージされる。このプリ
チャージ電位Ｖｂｌとしては、たとえば電源電位Ｖｃｃ
または電源電位の半分の電位Ｖｃｃ／２が採用されてい
る。
【０００５】また、本出願人は特願平６−１４８００７
号において、消費電力の削減およびアクセス時間の短縮
を目的として、いわゆる昇圧センスグランド方式を提案
している。この昇圧センスグランド方式では、センスア
ンプのＮチャネル側に正規の接地電位Ｖｓｓよりもわず
かに高い昇圧接地電位Ｖｓｓ′が与えられる。
号において、消費電力の削減およびアクセス時間の短縮
を目的として、いわゆる昇圧センスグランド方式を提案
している。この昇圧センスグランド方式では、センスア
ンプのＮチャネル側に正規の接地電位Ｖｓｓよりもわず
かに高い昇圧接地電位Ｖｓｓ′が与えられる。
【０００６】また、ＤＲＡＭでは書込時にワード線に電
源電位Ｖｃｃよりも高い昇圧電源電位Ｖｐｐが与えられ
る。この昇圧電源電位Ｖｐｐは、少なくともメモリセル
におけるトランスファーゲートのしきい電圧だけ電源電
位Ｖｃｃよりも高くなければならない。ワード線の電位
が昇圧されると、セルキャパシタに十分な電荷が蓄積さ
れ得る。本出願人は特願平５−３３７１０６号におい
て、このような昇圧電源電位が供給される線を階層化す
る技術を提案している。また、このような技術は、“Su
bthreshold-current reduction circuits for multi-gi
gabit Dram´s”、1993年 Symposium on VLSI circuits
digest of technical papers pp.45-46にも開示されて
いる。
源電位Ｖｃｃよりも高い昇圧電源電位Ｖｐｐが与えられ
る。この昇圧電源電位Ｖｐｐは、少なくともメモリセル
におけるトランスファーゲートのしきい電圧だけ電源電
位Ｖｃｃよりも高くなければならない。ワード線の電位
が昇圧されると、セルキャパシタに十分な電荷が蓄積さ
れ得る。本出願人は特願平５−３３７１０６号におい
て、このような昇圧電源電位が供給される線を階層化す
る技術を提案している。また、このような技術は、“Su
bthreshold-current reduction circuits for multi-gi
gabit Dram´s”、1993年 Symposium on VLSI circuits
digest of technical papers pp.45-46にも開示されて
いる。
【０００７】
（１） 基板電位Ｖｂｂ関係 上述したようにＤＲＡＭは、セルキャパシタに蓄積され
た電荷がリークするため、そのセルキャパシタを周期的
にリフレッシュする必要がある。このリークには、セル
キャパシタからトランスファーゲートを介して流出する
ものと、セルキャパシタから基板または隣接するメモリ
セルに流出するものとがある。前者はディスターブリフ
レッシュと呼ばれ、後者はポーズリフレッシュと呼ばれ
る。
た電荷がリークするため、そのセルキャパシタを周期的
にリフレッシュする必要がある。このリークには、セル
キャパシタからトランスファーゲートを介して流出する
ものと、セルキャパシタから基板または隣接するメモリ
セルに流出するものとがある。前者はディスターブリフ
レッシュと呼ばれ、後者はポーズリフレッシュと呼ばれ
る。
【０００８】図２７は、ＤＲＡＭのメモリセルの構成を
示す断面図である。図２７を参照して、メモリセル１は
半導体基板４上に形成されている。１つのメモリセル１
は、１つのトランスファーゲート２と、１つのセルキャ
パシタ３とから構成される。このトランスファーゲート
２は、２つのＮ型ソース／ドレイン領域５と、ワード線
ＷＬを構成するゲート電極とから構成される。セルキャ
パシタ３は、一方ソース／ドレイン領域５とコンタクト
されたストレージノード６と、セルプレート７とから構
成される。他方ソース／ドレイン領域５にはビット線Ｂ
Ｌが接続されている。ワード線ＷＬの電位がＨ（論理ハ
イ）レベルになると、このトランスファーゲート２が導
通状態となり、ビット線ＢＬの電位がストレージノード
６に与えられる。これによりセルキャパシタ６にデータ
が蓄積される。
示す断面図である。図２７を参照して、メモリセル１は
半導体基板４上に形成されている。１つのメモリセル１
は、１つのトランスファーゲート２と、１つのセルキャ
パシタ３とから構成される。このトランスファーゲート
２は、２つのＮ型ソース／ドレイン領域５と、ワード線
ＷＬを構成するゲート電極とから構成される。セルキャ
パシタ３は、一方ソース／ドレイン領域５とコンタクト
されたストレージノード６と、セルプレート７とから構
成される。他方ソース／ドレイン領域５にはビット線Ｂ
Ｌが接続されている。ワード線ＷＬの電位がＨ（論理ハ
イ）レベルになると、このトランスファーゲート２が導
通状態となり、ビット線ＢＬの電位がストレージノード
６に与えられる。これによりセルキャパシタ６にデータ
が蓄積される。
【０００９】ここで、まず上述したディスターブリフレ
ッシュの問題について説明する。メモリセル１にはＨレ
ベルのデータが蓄積されているものとする。このとき、
このメモリセル１では、ワード線ＷＬの電位がＬ（論理
ロー）レベルであるため、このトランスファーゲート２
は非導通状態である。この状態で隣接するメモリセルの
ワード線ＷＬの電位がＨレベルになると、このメモリセ
ル１のワード線ＷＬの電位がわずかに上昇する。これら
は、互いに隣接するワード線ＷＬが寄生容量８によって
結合されているためである。そのため、このトランスフ
ァーゲート２はわずかに導通状態となり、これによりそ
のワード線ＷＬ下のチャネル領域にサブスレッショルド
電流Ｉｓｔｈが流れる。トランスファーゲート２の微細
化に伴って、そのしきい電圧は小さくなる。したがっ
て、このサブスレッショルド電流Ｉｓｔｈは、トランス
ファーゲート２の微細化に伴って増加する。このような
問題を解決するため、ＤＲＡＭではＰ型半導体基板４に
できる限り低いレベルの負の基板電位Ｖｂｂが与えられ
る。基板電位Ｖｂｂを深くすると、基板効果によりしき
い電圧が大きくなり、それによりサブスレッショルド電
流Ｉｓｔｈが減少するためである。
ッシュの問題について説明する。メモリセル１にはＨレ
ベルのデータが蓄積されているものとする。このとき、
このメモリセル１では、ワード線ＷＬの電位がＬ（論理
ロー）レベルであるため、このトランスファーゲート２
は非導通状態である。この状態で隣接するメモリセルの
ワード線ＷＬの電位がＨレベルになると、このメモリセ
ル１のワード線ＷＬの電位がわずかに上昇する。これら
は、互いに隣接するワード線ＷＬが寄生容量８によって
結合されているためである。そのため、このトランスフ
ァーゲート２はわずかに導通状態となり、これによりそ
のワード線ＷＬ下のチャネル領域にサブスレッショルド
電流Ｉｓｔｈが流れる。トランスファーゲート２の微細
化に伴って、そのしきい電圧は小さくなる。したがっ
て、このサブスレッショルド電流Ｉｓｔｈは、トランス
ファーゲート２の微細化に伴って増加する。このような
問題を解決するため、ＤＲＡＭではＰ型半導体基板４に
できる限り低いレベルの負の基板電位Ｖｂｂが与えられ
る。基板電位Ｖｂｂを深くすると、基板効果によりしき
い電圧が大きくなり、それによりサブスレッショルド電
流Ｉｓｔｈが減少するためである。
【００１０】次に、ポーズリフレッシュの問題について
説明する。ストレージノード６に蓄積された電荷は、サ
ブスレッショルド電流Ｉｓｔｈとしてリークするだけで
なく、ストレージノード６下に形成されたソース／ドレ
イン領域５のＰＮ接合を介して半導体基板４にもリーク
する。また、ストレージノード６に蓄積された電荷は、
ＬＯＣＯＳなどの素子分離膜９下の半導体基板４を介し
て隣接するメモリセルへもリークする。
説明する。ストレージノード６に蓄積された電荷は、サ
ブスレッショルド電流Ｉｓｔｈとしてリークするだけで
なく、ストレージノード６下に形成されたソース／ドレ
イン領域５のＰＮ接合を介して半導体基板４にもリーク
する。また、ストレージノード６に蓄積された電荷は、
ＬＯＣＯＳなどの素子分離膜９下の半導体基板４を介し
て隣接するメモリセルへもリークする。
【００１１】図２８は、リフレッシュにおけるポーズ時
間と不良メモリセルの数との関係を表わすグラフであ
る。このグラフから明らかなように、基板電位Ｖｂｂが
深い場合は、ポーズ時間の短いところで不良のメモリセ
ルが現われる。基板電位Ｖｂｂが浅い場合は、ポーズ時
間の長いところで不良のメモリセルが現われる。したが
って、基板電位Ｖｂｂが浅いほどポーズ時間を長くする
ことができる。これは、基板電位Ｖｂｂが浅くなると、
ソース／ドレイン領域５周辺の空乏層にかかる電圧が小
さくなり、これにより空乏層内の電界が小さくなるため
である。したがって、少数キャリアの発生が抑えられ、
これによりソース／ドレイン領域５から半導体基板４へ
のリーク電流が低減される。
間と不良メモリセルの数との関係を表わすグラフであ
る。このグラフから明らかなように、基板電位Ｖｂｂが
深い場合は、ポーズ時間の短いところで不良のメモリセ
ルが現われる。基板電位Ｖｂｂが浅い場合は、ポーズ時
間の長いところで不良のメモリセルが現われる。したが
って、基板電位Ｖｂｂが浅いほどポーズ時間を長くする
ことができる。これは、基板電位Ｖｂｂが浅くなると、
ソース／ドレイン領域５周辺の空乏層にかかる電圧が小
さくなり、これにより空乏層内の電界が小さくなるため
である。したがって、少数キャリアの発生が抑えられ、
これによりソース／ドレイン領域５から半導体基板４へ
のリーク電流が低減される。
【００１２】このように、基板電位Ｖｂｂは浅すぎても
深すぎてもメモリセルからのリーク電流は増加する。そ
のため、従来のＤＲＡＭではディスターブリフレッシュ
およびポーズリフレッシュのいずれの問題も顕著に現わ
れないように、浅くも深くもない基板電位Ｖｂｂが半導
体基板４全体に与えられている。したがって、メモリセ
ル１からのリーク電流をほとんどゼロにすることは不可
能であった。
深すぎてもメモリセルからのリーク電流は増加する。そ
のため、従来のＤＲＡＭではディスターブリフレッシュ
およびポーズリフレッシュのいずれの問題も顕著に現わ
れないように、浅くも深くもない基板電位Ｖｂｂが半導
体基板４全体に与えられている。したがって、メモリセ
ル１からのリーク電流をほとんどゼロにすることは不可
能であった。
【００１３】（２） セルプレート電位Ｖｃｐ，ビット
線プリチャージ電位Ｖｂｌ関係 上述したように、セルプレート７にはたとえば電源電位
の半分の電位Ｖｃｃ／２が供給される。また、スタンバ
イ時のビット線ＢＬにもたとえば電源電位の半分の電位
Ｖｃｃ／２が供給される。このような中間電位Ｖｃｃ／
２を発生するための中間電位発生回路に対しては、その
出力電位がプロセス条件の変動に影響されにくく、かつ
出力インピーダンスが低いことが要求される。中間電位
発生回路においては、ダイオードとして機能するトラン
ジスタおよび出力段におけるトランジスタのサイズを大
きくしなければならないので、大量の電流が常に流れ
る。そのため、中間電位発生回路では大量の電流が消費
されるという問題があった。
線プリチャージ電位Ｖｂｌ関係 上述したように、セルプレート７にはたとえば電源電位
の半分の電位Ｖｃｃ／２が供給される。また、スタンバ
イ時のビット線ＢＬにもたとえば電源電位の半分の電位
Ｖｃｃ／２が供給される。このような中間電位Ｖｃｃ／
２を発生するための中間電位発生回路に対しては、その
出力電位がプロセス条件の変動に影響されにくく、かつ
出力インピーダンスが低いことが要求される。中間電位
発生回路においては、ダイオードとして機能するトラン
ジスタおよび出力段におけるトランジスタのサイズを大
きくしなければならないので、大量の電流が常に流れ
る。そのため、中間電位発生回路では大量の電流が消費
されるという問題があった。
【００１４】（３） 昇圧接地電位Ｖｓｓ′関係 上述した昇圧センスグランド方式によりＤＲＡＭの消費
電力は大幅に低減されるが、さらなる消費電力の低減も
必要である。また、昇圧センスグランド方式を採用した
ＤＲＡＭにおいて、メモリセルの良否を判別するための
テスト時間を短縮する必要もある。
電力は大幅に低減されるが、さらなる消費電力の低減も
必要である。また、昇圧センスグランド方式を採用した
ＤＲＡＭにおいて、メモリセルの良否を判別するための
テスト時間を短縮する必要もある。
【００１５】（４） 昇圧電源電位Ｖｐｐ関係 上述したように昇圧電源線が階層化されることによりＤ
ＲＡＭの消費電力が大幅に低減されるが、さらなる消費
電力の低減も必要である。また、階層化されたセグメン
ト昇圧電源線からのリーク電流をチェックする必要もあ
る。
ＲＡＭの消費電力が大幅に低減されるが、さらなる消費
電力の低減も必要である。また、階層化されたセグメン
ト昇圧電源線からのリーク電流をチェックする必要もあ
る。
【００１６】この発明の目的は、消費電力の小さい半導
体記憶装置を提供することである。この発明の他の目的
は、アクセス時間の短い半導体記憶装置を提供するとで
ある。
体記憶装置を提供することである。この発明の他の目的
は、アクセス時間の短い半導体記憶装置を提供するとで
ある。
【００１７】この発明のさらに他の目的は、データ保持
時間の長い半導体記憶装置を提供することである。
時間の長い半導体記憶装置を提供することである。
【００１８】この発明のさらに他の目的は、単位時間当
りのリフレッシュ回数の少ない半導体記憶装置を提供す
ることである。
りのリフレッシュ回数の少ない半導体記憶装置を提供す
ることである。
【００１９】この発明のさらに他の目的は、昇圧接地線
を容易にテストできる半導体記憶装置を提供することで
ある。
を容易にテストできる半導体記憶装置を提供することで
ある。
【００２０】この発明のさらに他の目的は、昇圧電源線
を容易にテストできる半導体記憶装置を提供することで
ある。
を容易にテストできる半導体記憶装置を提供することで
ある。
【００２１】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のメモリブロック、第１の内部電位発生
手段、および選択手段を備える。複数のメモリブロック
の各々は、複数のデータを記憶し、対応するブロック選
択信号に応答して活性化される。第１の内部電位発生手
段は、メモリブロックのための第１の内部電位を発生す
る。選択手段は、メモリブロックのうち活性化されたメ
モリブロックを選択し、その選択されたメモリブロック
に第１の内部電位発生手段によって発生された第１の内
部電位を供給する。
憶装置は、複数のメモリブロック、第１の内部電位発生
手段、および選択手段を備える。複数のメモリブロック
の各々は、複数のデータを記憶し、対応するブロック選
択信号に応答して活性化される。第１の内部電位発生手
段は、メモリブロックのための第１の内部電位を発生す
る。選択手段は、メモリブロックのうち活性化されたメ
モリブロックを選択し、その選択されたメモリブロック
に第１の内部電位発生手段によって発生された第１の内
部電位を供給する。
【００２２】請求項２に係る半導体記憶装置において
は、請求項１の構成に加えてさらに、第２の内部電位発
生手段を備える。第２の内部電位発生手段は、メモリブ
ロックのための第２の内部電位を発生する。選択手段は
さらに、その非選択のメモリブロックに第２の内部電位
発生手段によって発生された第２の内部電位を供給す
る。
は、請求項１の構成に加えてさらに、第２の内部電位発
生手段を備える。第２の内部電位発生手段は、メモリブ
ロックのための第２の内部電位を発生する。選択手段は
さらに、その非選択のメモリブロックに第２の内部電位
発生手段によって発生された第２の内部電位を供給す
る。
【００２３】請求項３に係る半導体記憶装置において
は、請求項１における選択手段が複数のトランジスタを
含む。複数のトランジスタはメモリブロックに対応して
設けられる。複数のトランジスタの各々は、第１の内部
電位が発生される第１の内部電位発生手段の出力ノード
と、第１の内部電位が供給される対応するメモリブロッ
クの入力ノードとの間に接続され、対応するメモリブロ
ックに供給されるブロック選択信号に応答して導通状態
となる。
は、請求項１における選択手段が複数のトランジスタを
含む。複数のトランジスタはメモリブロックに対応して
設けられる。複数のトランジスタの各々は、第１の内部
電位が発生される第１の内部電位発生手段の出力ノード
と、第１の内部電位が供給される対応するメモリブロッ
クの入力ノードとの間に接続され、対応するメモリブロ
ックに供給されるブロック選択信号に応答して導通状態
となる。
【００２４】請求項４に係る半導体記憶装置において
は、請求項３における選択手段がさらに、複数の抵抗要
素を含む。複数の抵抗要素はメモリブロックに対応して
設けられる。複数の抵抗要素の各々は、対応するトラン
ジスタと並列に接続される。
は、請求項３における選択手段がさらに、複数の抵抗要
素を含む。複数の抵抗要素はメモリブロックに対応して
設けられる。複数の抵抗要素の各々は、対応するトラン
ジスタと並列に接続される。
【００２５】請求項５に係る半導体記憶装置において
は、請求項１におけるメモリブロックの各々が、複数の
ワード線、複数のビット線対、および複数のメモリセル
を含む。複数のワード線は列方向に配置される。複数の
ビット線対は行方向に配置される。複数のメモリセル
は、ワード線およびビット線対のいずれかの交点に対応
して配置される。複数のメモリセルの各々は、トランジ
スタおよびキャパシタを含む。トランジスタは、対応す
るワード線に接続されたゲート電極、および対応するビ
ット線対の一方に接続された一方導通端子を有する。キ
ャパシタは、トランジスタの他方導通端子に接続された
一方電極を有する。第１の内部電位は複数のメモリセル
におけるトランジスタの基板に基板電位として供給され
る。
は、請求項１におけるメモリブロックの各々が、複数の
ワード線、複数のビット線対、および複数のメモリセル
を含む。複数のワード線は列方向に配置される。複数の
ビット線対は行方向に配置される。複数のメモリセル
は、ワード線およびビット線対のいずれかの交点に対応
して配置される。複数のメモリセルの各々は、トランジ
スタおよびキャパシタを含む。トランジスタは、対応す
るワード線に接続されたゲート電極、および対応するビ
ット線対の一方に接続された一方導通端子を有する。キ
ャパシタは、トランジスタの他方導通端子に接続された
一方電極を有する。第１の内部電位は複数のメモリセル
におけるトランジスタの基板に基板電位として供給され
る。
【００２６】請求項６に係る半導体記憶装置において
は、請求項１におけるメモリブロックの各々が、複数の
ワード線、複数のビット線対および複数のメモリセルを
含む。複数のワード線は列方向に配置される。複数のビ
ット線対は行方向に配置される。複数のメモリセルは、
ワード線およびビット線対のいずれかの交点に対応して
配置される。複数のメモリセルの各々は、トランジスタ
およびキャパシタを含む。トランジスタは、対応するワ
ード線に接続されたゲート電極、および対応するビット
線対の一方に接続された一方導通端子を有する。キャパ
シタは、トランジスタの他方導通端子に接続された一方
電極を有する。複数のメモリセルにおけるトランジスタ
はＳＯＩ基板上に形成され、かつソース領域とドレイン
領域とそれらソース領域およびドレイン領域の間に位置
するボディ領域とをそれぞれ有する。第１の内部電位が
複数のメモリセルにおけるトランジスタのボディ領域に
基板電位として供給される。
は、請求項１におけるメモリブロックの各々が、複数の
ワード線、複数のビット線対および複数のメモリセルを
含む。複数のワード線は列方向に配置される。複数のビ
ット線対は行方向に配置される。複数のメモリセルは、
ワード線およびビット線対のいずれかの交点に対応して
配置される。複数のメモリセルの各々は、トランジスタ
およびキャパシタを含む。トランジスタは、対応するワ
ード線に接続されたゲート電極、および対応するビット
線対の一方に接続された一方導通端子を有する。キャパ
シタは、トランジスタの他方導通端子に接続された一方
電極を有する。複数のメモリセルにおけるトランジスタ
はＳＯＩ基板上に形成され、かつソース領域とドレイン
領域とそれらソース領域およびドレイン領域の間に位置
するボディ領域とをそれぞれ有する。第１の内部電位が
複数のメモリセルにおけるトランジスタのボディ領域に
基板電位として供給される。
【００２７】請求項７に係る半導体記憶装置において
は、請求項１におけるメモリブロックの各々が、複数の
ワード線、複数のビット線対および複数のメモリセルを
含む。複数のワード線は列方向に配置される。複数のビ
ット線対は行方向に配置される。複数のメモリセルは、
ワード線およびビット線対のいずれかの交点に対応して
配置される。複数のメモリセルの各々は、トランジスタ
およびキャパシタを含む。トランジスタは、対応するワ
ード線に接続されたゲート電極、および対応するビット
線対の一方に接続された一方導通端子を有する。キャパ
シタは、トランジスタの他方導通端子に接続された一方
電極を有する。第１の内部電位が複数のメモリセルにお
けるキャパシタの他方電極にセルプレート電位として供
給される。
は、請求項１におけるメモリブロックの各々が、複数の
ワード線、複数のビット線対および複数のメモリセルを
含む。複数のワード線は列方向に配置される。複数のビ
ット線対は行方向に配置される。複数のメモリセルは、
ワード線およびビット線対のいずれかの交点に対応して
配置される。複数のメモリセルの各々は、トランジスタ
およびキャパシタを含む。トランジスタは、対応するワ
ード線に接続されたゲート電極、および対応するビット
線対の一方に接続された一方導通端子を有する。キャパ
シタは、トランジスタの他方導通端子に接続された一方
電極を有する。第１の内部電位が複数のメモリセルにお
けるキャパシタの他方電極にセルプレート電位として供
給される。
【００２８】請求項８に係る半導体記憶装置において
は、請求項１におけるメモリブロックの各々が、複数の
ワード線、複数のビット線対、複数のメモリセル、複数
のセンスアンプ手段、および複数のプリチャージ手段を
含む。複数のワード線は列方向に配置される。複数のビ
ット線対は行方向に配置される。複数のメモリセルは、
ワード線およびビット線対のいずれかの交点に対応して
配置される。各メモリセルは、対応するワード線および
ビット線対に接続される。複数のセンスアンプ手段は、
ビット線対に対応して設けられる。複数のセンスアンプ
手段の各々は、対応するビット線対間の電位差を増幅す
る。複数のプリチャージ手段は、ビット線対に対応して
設けられる。複数のプリチャージ手段の各々は、対応す
るセンスアンプ手段が活性化される前に対応するビット
線対に所定のプリチャージ電位を供給する。第１の内部
電位が複数のプリチャージ手段にプリチャージ電位とし
て供給される。
は、請求項１におけるメモリブロックの各々が、複数の
ワード線、複数のビット線対、複数のメモリセル、複数
のセンスアンプ手段、および複数のプリチャージ手段を
含む。複数のワード線は列方向に配置される。複数のビ
ット線対は行方向に配置される。複数のメモリセルは、
ワード線およびビット線対のいずれかの交点に対応して
配置される。各メモリセルは、対応するワード線および
ビット線対に接続される。複数のセンスアンプ手段は、
ビット線対に対応して設けられる。複数のセンスアンプ
手段の各々は、対応するビット線対間の電位差を増幅す
る。複数のプリチャージ手段は、ビット線対に対応して
設けられる。複数のプリチャージ手段の各々は、対応す
るセンスアンプ手段が活性化される前に対応するビット
線対に所定のプリチャージ電位を供給する。第１の内部
電位が複数のプリチャージ手段にプリチャージ電位とし
て供給される。
【００２９】請求項９に係る半導体記憶装置において
は、請求項１におけるメモリブロックの各々が、複数の
ワード線、複数のビット線対、複数のメモリセル、複数
のセンスアンプ手段、およびセンスアンプ駆動手段を含
む。複数のワード線は列方向に配置される。複数のビッ
ト線対は行方向に配置される。複数のメモリセルは、ワ
ード線およびビット線対のいずれかの交点に対応して配
置される。各メモリセルは、対応するワード線およびビ
ット線対に接続される。センスアンプ駆動手段は、複数
のセンスアンプ手段に正規の接地電位よりも高い昇圧接
地電位を供給して複数のセンスアンプ手段を駆動する。
第１の内部電位はセンスアンプ駆動手段に昇圧接地電位
として供給される。
は、請求項１におけるメモリブロックの各々が、複数の
ワード線、複数のビット線対、複数のメモリセル、複数
のセンスアンプ手段、およびセンスアンプ駆動手段を含
む。複数のワード線は列方向に配置される。複数のビッ
ト線対は行方向に配置される。複数のメモリセルは、ワ
ード線およびビット線対のいずれかの交点に対応して配
置される。各メモリセルは、対応するワード線およびビ
ット線対に接続される。センスアンプ駆動手段は、複数
のセンスアンプ手段に正規の接地電位よりも高い昇圧接
地電位を供給して複数のセンスアンプ手段を駆動する。
第１の内部電位はセンスアンプ駆動手段に昇圧接地電位
として供給される。
【００３０】請求項１０に係る半導体記憶装置において
は、請求項９の構成に加えてさらに、複数の第１のパッ
ドを備える。複数の第１のパッドは、メモリブロックに
対応して設けられる。複数の第１のパッドの各々は、昇
圧接地電位が供給される対応するメモリブロックの入力
ノードに接続される。
は、請求項９の構成に加えてさらに、複数の第１のパッ
ドを備える。複数の第１のパッドは、メモリブロックに
対応して設けられる。複数の第１のパッドの各々は、昇
圧接地電位が供給される対応するメモリブロックの入力
ノードに接続される。
【００３１】請求項１１に係る半導体記憶装置において
は、請求項１におけるメモリブロックの各々が、複数の
ワード線、複数のビット線対、複数のメモリセル、およ
びワード線駆動手段を含む。複数のワード線は列方向に
配置される。複数のビット線対は行方向に配置される。
複数のメモリセルは、ワード線およびビット線対のいず
れかの交点に対応して配置される。各メモリセルは、対
応するワード線およびビット線対に接続される。ワード
線駆動手段は、ワード線のうち１つを選択し、その選択
されたワード線に正規の電源電位よりも高い昇圧電源電
位を供給する。第１の内部電位はワード線駆動手段に昇
圧電源電位として供給される。さらに請求項１の構成に
加えて、複数の第２のパッドを備える。複数の第２のパ
ッドはメモリブロックに対応して設けられる。複数の第
２のパッドの各々は、昇圧電源電位が供給される対応す
るメモリブロックの入力ノードに接続される。
は、請求項１におけるメモリブロックの各々が、複数の
ワード線、複数のビット線対、複数のメモリセル、およ
びワード線駆動手段を含む。複数のワード線は列方向に
配置される。複数のビット線対は行方向に配置される。
複数のメモリセルは、ワード線およびビット線対のいず
れかの交点に対応して配置される。各メモリセルは、対
応するワード線およびビット線対に接続される。ワード
線駆動手段は、ワード線のうち１つを選択し、その選択
されたワード線に正規の電源電位よりも高い昇圧電源電
位を供給する。第１の内部電位はワード線駆動手段に昇
圧電源電位として供給される。さらに請求項１の構成に
加えて、複数の第２のパッドを備える。複数の第２のパ
ッドはメモリブロックに対応して設けられる。複数の第
２のパッドの各々は、昇圧電源電位が供給される対応す
るメモリブロックの入力ノードに接続される。
【００３２】
【作用】請求項１に係る半導体記憶装置においては、複
数のメモリブロックのうち活性化された１つのメモリブ
ロックだけに第１の内部電位が供給される。したがっ
て、すべてのメモリブロックに第１の内部電位が供給さ
れる場合と比べて、消費電力が低減される。
数のメモリブロックのうち活性化された１つのメモリブ
ロックだけに第１の内部電位が供給される。したがっ
て、すべてのメモリブロックに第１の内部電位が供給さ
れる場合と比べて、消費電力が低減される。
【００３３】請求項２に係る半導体記憶装置において
は、請求項１の作用に加えて、非選択のメモリブロック
に第２の内部電位が供給される。したがって、非選択の
メモリブロックにおける最低限の動作が保証される。
は、請求項１の作用に加えて、非選択のメモリブロック
に第２の内部電位が供給される。したがって、非選択の
メモリブロックにおける最低限の動作が保証される。
【００３４】請求項３に係る半導体記憶装置において
は、請求項１の作用に加えて、ブロック選択信号に応答
して導通状態となったトランジスタを介して第１の内部
電位がメモリブロックに供給される。
は、請求項１の作用に加えて、ブロック選択信号に応答
して導通状態となったトランジスタを介して第１の内部
電位がメモリブロックに供給される。
【００３５】請求項４に係る半導体記憶装置において
は、請求項３の作用に加えて、非選択のメモリブロック
には抵抗要素を介して第１の内部電位が供給されるの
で、非選択のメモリブロックにおける最低限の動作が保
証される。
は、請求項３の作用に加えて、非選択のメモリブロック
には抵抗要素を介して第１の内部電位が供給されるの
で、非選択のメモリブロックにおける最低限の動作が保
証される。
【００３６】請求項５に係る半導体記憶装置において
は、請求項１に作用に加えて、選択された１つのメモリ
ブロックにおけるメモリセルのトランジスタだけに、基
板電位が供給されるので、基板電位発生回路の消費電力
が低減されるとともに、選択されたメモリブロックでは
ディスターブリフレッシュの問題が解消され、非選択の
メモリブロックではポーズリフレッシュの問題が解消さ
れる。
は、請求項１に作用に加えて、選択された１つのメモリ
ブロックにおけるメモリセルのトランジスタだけに、基
板電位が供給されるので、基板電位発生回路の消費電力
が低減されるとともに、選択されたメモリブロックでは
ディスターブリフレッシュの問題が解消され、非選択の
メモリブロックではポーズリフレッシュの問題が解消さ
れる。
【００３７】請求項６に係る半導体記憶装置において
は、請求項１の作用に加えて、選択された１つのメモリ
ブロックにおけるメモリセルのトランジスタだけに基板
電位が供給されるので、基板電位発生回路の消費電力が
低減されるとともに、選択されたメモリブロックではデ
ィスターブリフレッシュ問題が解消され、非選択のメモ
リブロックではポーズリフレッシュの問題が解消され
る。また、メモリセルにおけるトランジスタがＳＯＩ基
板上に形成されているので、ソフトエラーが低減され
る。さらに、トランジスタのソース／ドレイン領域がＳ
ＯＩ基板中の埋込酸化層によって半導体基板と電気的に
分離されているので、非選択のメモリセルにおいてキャ
パシタから半導体基板へのリーク電流が低減される。さ
らに、トランジスタのボディ領域に第１の内部電位が供
給され、これによりボディ領域が電気的に固定されるの
で、選択されたメモリセルにおいてサブスレッショルド
リーク電流が低減されるとともに、ソース・ドレイン間
の耐圧が高くなる。
は、請求項１の作用に加えて、選択された１つのメモリ
ブロックにおけるメモリセルのトランジスタだけに基板
電位が供給されるので、基板電位発生回路の消費電力が
低減されるとともに、選択されたメモリブロックではデ
ィスターブリフレッシュ問題が解消され、非選択のメモ
リブロックではポーズリフレッシュの問題が解消され
る。また、メモリセルにおけるトランジスタがＳＯＩ基
板上に形成されているので、ソフトエラーが低減され
る。さらに、トランジスタのソース／ドレイン領域がＳ
ＯＩ基板中の埋込酸化層によって半導体基板と電気的に
分離されているので、非選択のメモリセルにおいてキャ
パシタから半導体基板へのリーク電流が低減される。さ
らに、トランジスタのボディ領域に第１の内部電位が供
給され、これによりボディ領域が電気的に固定されるの
で、選択されたメモリセルにおいてサブスレッショルド
リーク電流が低減されるとともに、ソース・ドレイン間
の耐圧が高くなる。
【００３８】請求項７に係る半導体記憶装置において
は、請求項１に作用に加えて、選択されたメモリブロッ
クにおけるメモリセルだけにセルプレート電位が供給さ
れるので、セルプレート電位発生回路の消費電力が低減
される。
は、請求項１に作用に加えて、選択されたメモリブロッ
クにおけるメモリセルだけにセルプレート電位が供給さ
れるので、セルプレート電位発生回路の消費電力が低減
される。
【００３９】請求項８に係る半導体記憶装置において
は、請求項１の作用に加えて、選択されたメモリブロッ
クにおけるプリチャージ手段だけにプリチャージ電位が
供給されるので、プリチャージ電位発生回路の消費電力
が低減される。
は、請求項１の作用に加えて、選択されたメモリブロッ
クにおけるプリチャージ手段だけにプリチャージ電位が
供給されるので、プリチャージ電位発生回路の消費電力
が低減される。
【００４０】請求項９に係る半導体記憶装置において
は、請求項１の作用に加えて、選択されたメモリブロッ
クにおけるセンスアンプ手段だけに昇圧接地電位が供給
されるので、昇圧接地電位発生回路の消費電力が低減さ
れる。
は、請求項１の作用に加えて、選択されたメモリブロッ
クにおけるセンスアンプ手段だけに昇圧接地電位が供給
されるので、昇圧接地電位発生回路の消費電力が低減さ
れる。
【００４１】請求項１０に係る半導体記憶装置において
は、請求項９の作用に加えて、第１のパッドの電位がモ
ニタされることによって、昇圧接地電位が供給される入
力ノードの良否が判別される。
は、請求項９の作用に加えて、第１のパッドの電位がモ
ニタされることによって、昇圧接地電位が供給される入
力ノードの良否が判別される。
【００４２】請求項１１に係る半導体記憶装置において
は、請求項１の作用に加えて、選択されたメモリブロッ
クにおけるワード線駆動手段だけに昇圧電源電位が供給
されるので、昇圧電源電位発生回路の消費電力が低減さ
れる。また、第２のパッドの電位がモニタされることに
よって、昇圧電源電位が供給される入力ノードの良否が
判別される。
は、請求項１の作用に加えて、選択されたメモリブロッ
クにおけるワード線駆動手段だけに昇圧電源電位が供給
されるので、昇圧電源電位発生回路の消費電力が低減さ
れる。また、第２のパッドの電位がモニタされることに
よって、昇圧電源電位が供給される入力ノードの良否が
判別される。
【００４３】
【実施例】以下、この発明の実施例を図面を参照して詳
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
【００４４】［実施例１］図２は、この発明の実施例１
によるＤＲＡＭの全体構成を示すレイアウト図である。
図２を参照して、このＤＲＡＭ１０は、１６個のメモリ
セルアレイＭＡ１〜ＭＡ１６と、行デコーダおよび列デ
コーダなどを含む周辺回路１４とを備える。メモリセル
アレイＭＡ１〜ＭＡ１６および周辺回路１４は、１枚の
半導体基板４上に形成される。
によるＤＲＡＭの全体構成を示すレイアウト図である。
図２を参照して、このＤＲＡＭ１０は、１６個のメモリ
セルアレイＭＡ１〜ＭＡ１６と、行デコーダおよび列デ
コーダなどを含む周辺回路１４とを備える。メモリセル
アレイＭＡ１〜ＭＡ１６および周辺回路１４は、１枚の
半導体基板４上に形成される。
【００４５】図３に示されるように、この各メモリセル
アレイＭＡには、行デコーダ１８、ワードドライバ２
０、列デコーダ２２、入出力回路２４、センスアンプ群
２６およびプリチャージ回路群３３が結合される。これ
ら全体は１つのメモリブロックＭＢを構成する。
アレイＭＡには、行デコーダ１８、ワードドライバ２
０、列デコーダ２２、入出力回路２４、センスアンプ群
２６およびプリチャージ回路群３３が結合される。これ
ら全体は１つのメモリブロックＭＢを構成する。
【００４６】図４は、図３に示されたメモリセルアレイ
ＭＡ、入出力回路２４、センスアンプ群２６およびプリ
チャージ回路群３３の一部を詳細に示す回路図である。
図４を参照して、メモリセルアレイＭＡには、列方向に
複数のワード線ＷＬが配置され、行方向に複数のビット
線対ＢＬ，／ＢＬが配置されている。また、ワード線Ｗ
Ｌとビット線ＢＬまたは／ＢＬとのいずれかの交点に
は、複数のメモリセル１が配置されている。
ＭＡ、入出力回路２４、センスアンプ群２６およびプリ
チャージ回路群３３の一部を詳細に示す回路図である。
図４を参照して、メモリセルアレイＭＡには、列方向に
複数のワード線ＷＬが配置され、行方向に複数のビット
線対ＢＬ，／ＢＬが配置されている。また、ワード線Ｗ
Ｌとビット線ＢＬまたは／ＢＬとのいずれかの交点に
は、複数のメモリセル１が配置されている。
【００４７】各メモリセル１は、ＮチャネルＭＯＳトラ
ンジスタからなるトランスファーゲート２と、セルキャ
パシタ３とから構成される。トランスファーゲート２の
一方ソース／ドレイン電極はビット線ＢＬまたは／ＢＬ
に接続される。トランスファーゲート２のゲート電極は
ワード線ＷＬに接続される。トランスファーゲート２の
他方ソース／ドレイン電極にはセルキャパシタ３の一方
電極が接続される。この一方電極はストレージノード６
を構成する。セルキャパシタ３の他方電極はセルプレー
ト７を構成する。トランスファーゲート２には基板電位
Ｖｂｂが与えられる。セルプレート７にはセルプレート
電位Ｖｃｐが与えられる。
ンジスタからなるトランスファーゲート２と、セルキャ
パシタ３とから構成される。トランスファーゲート２の
一方ソース／ドレイン電極はビット線ＢＬまたは／ＢＬ
に接続される。トランスファーゲート２のゲート電極は
ワード線ＷＬに接続される。トランスファーゲート２の
他方ソース／ドレイン電極にはセルキャパシタ３の一方
電極が接続される。この一方電極はストレージノード６
を構成する。セルキャパシタ３の他方電極はセルプレー
ト７を構成する。トランスファーゲート２には基板電位
Ｖｂｂが与えられる。セルプレート７にはセルプレート
電位Ｖｃｐが与えられる。
【００４８】また、各ビット線対ＢＬ，／ＢＬに対応し
て１つのセンスアンプ２８が設けられている。これら複
数のセンスアンプ２８は、図３のセンスアンプ群２６を
構成する。各センスアンプ２８は、ＰチャネルＭＯＳト
ランジスタ２８１および２８２と、ＮチャネルＭＯＳト
ランジスタ２８３および２８４とを備える。Ｐチャネル
ＭＯＳトランジスタ２８１および２８２は、Ｐチャネル
センスアンプを構成する。ＮチャネルＭＯＳトランジス
タ２８３および２８４は、Ｎチャネルセンスアンプを構
成する。Ｐチャネルセンスアンプは、ＮチャネルＭＯＳ
トランジスタからなる駆動トランジスタ３０を介して、
電源電位Ｖｃｃが供給される電源ノード１００に接続さ
れる。この駆動トランジスタ３０は、駆動信号Ｓ０Ｐに
応答して導通状態となる。一方、Ｎチャネルセンスアン
プは、ＮチャネルＭＯＳトランジスタからなる駆動トラ
ンジスタ３２を介して、接地電位Ｖｓｓが供給される接
地ノード２００に接続される。この駆動トランジスタ３
２は、駆動信号Ｓ０Ｎに応答して導通状態となる。
て１つのセンスアンプ２８が設けられている。これら複
数のセンスアンプ２８は、図３のセンスアンプ群２６を
構成する。各センスアンプ２８は、ＰチャネルＭＯＳト
ランジスタ２８１および２８２と、ＮチャネルＭＯＳト
ランジスタ２８３および２８４とを備える。Ｐチャネル
ＭＯＳトランジスタ２８１および２８２は、Ｐチャネル
センスアンプを構成する。ＮチャネルＭＯＳトランジス
タ２８３および２８４は、Ｎチャネルセンスアンプを構
成する。Ｐチャネルセンスアンプは、ＮチャネルＭＯＳ
トランジスタからなる駆動トランジスタ３０を介して、
電源電位Ｖｃｃが供給される電源ノード１００に接続さ
れる。この駆動トランジスタ３０は、駆動信号Ｓ０Ｐに
応答して導通状態となる。一方、Ｎチャネルセンスアン
プは、ＮチャネルＭＯＳトランジスタからなる駆動トラ
ンジスタ３２を介して、接地電位Ｖｓｓが供給される接
地ノード２００に接続される。この駆動トランジスタ３
２は、駆動信号Ｓ０Ｎに応答して導通状態となる。
【００４９】また、各ビット線対ＢＬ，／ＢＬに対応し
て１つのプリチャージ回路３４が設けられている。各プ
リチャージ回路３４は、ＮチャネルＭＯＳトランジスタ
３４１〜３４３を備える。これら複数のプリチャージ回
路３４は、図３のプリチャージ回路群３３を構成する。
て１つのプリチャージ回路３４が設けられている。各プ
リチャージ回路３４は、ＮチャネルＭＯＳトランジスタ
３４１〜３４３を備える。これら複数のプリチャージ回
路３４は、図３のプリチャージ回路群３３を構成する。
【００５０】また、ビット線ＢＬは列選択ゲート３６を
介して入出力線ＩＯに接続され、ビット線／ＢＬは列選
択ゲート３６を介して入出力線／ＩＯに接続される。列
選択ゲート３６は、図３の列デコーダ２２からの列選択
信号ＣＳに応答して導通状態となる。列選択ゲート３
６、入出力線ＩＯおよび／ＩＯは、図３の入出力回路２
４を構成する。
介して入出力線ＩＯに接続され、ビット線／ＢＬは列選
択ゲート３６を介して入出力線／ＩＯに接続される。列
選択ゲート３６は、図３の列デコーダ２２からの列選択
信号ＣＳに応答して導通状態となる。列選択ゲート３
６、入出力線ＩＯおよび／ＩＯは、図３の入出力回路２
４を構成する。
【００５１】図３および図４を参照して、行デコーダ１
８は、与えられた行アドレス信号をデコードして複数の
ワード線ＷＬのうち１つを選択する。ワードドライバ２
０は、その選択されたワード線ＷＬに昇圧電源電位Ｖｐ
ｐを供給する。昇圧電源電位Ｖｐｐは、正規の電源電位
Ｖｃｃよりも高い電位である。ワード線ＷＬの電位が上
昇すると、そのワード線ＷＬに接続されているすべての
トランスファーゲート２が導通状態となる。これにより
対応するビット線対ＢＬ，／ＢＬの間に微小な電位差が
生じる。センスアンプ２８はこの電位差を増幅する。
８は、与えられた行アドレス信号をデコードして複数の
ワード線ＷＬのうち１つを選択する。ワードドライバ２
０は、その選択されたワード線ＷＬに昇圧電源電位Ｖｐ
ｐを供給する。昇圧電源電位Ｖｐｐは、正規の電源電位
Ｖｃｃよりも高い電位である。ワード線ＷＬの電位が上
昇すると、そのワード線ＷＬに接続されているすべての
トランスファーゲート２が導通状態となる。これにより
対応するビット線対ＢＬ，／ＢＬの間に微小な電位差が
生じる。センスアンプ２８はこの電位差を増幅する。
【００５２】プリチャージ回路３４は、センスアンプ２
８が活性化される前にビット線対ＢＬ，／ＢＬにプリチ
ャージ電位Ｖｂｌを供給する。すなわち、ビット線イコ
ライズ信号ＢＬＥＱがＨレベルになると、トランジスタ
３４１〜３４３が導通状態となり、これによりプリチャ
ージ電位Ｖｂｌがトランジスタ３４１および３４２を介
してビット線ＢＬおよび／ＢＬにそれぞれ供給される。
トランジスタ３４３も導通状態となるため、ビット線Ｂ
Ｌおよび／ＢＬの電位は互いに等しくなる。
８が活性化される前にビット線対ＢＬ，／ＢＬにプリチ
ャージ電位Ｖｂｌを供給する。すなわち、ビット線イコ
ライズ信号ＢＬＥＱがＨレベルになると、トランジスタ
３４１〜３４３が導通状態となり、これによりプリチャ
ージ電位Ｖｂｌがトランジスタ３４１および３４２を介
してビット線ＢＬおよび／ＢＬにそれぞれ供給される。
トランジスタ３４３も導通状態となるため、ビット線Ｂ
Ｌおよび／ＢＬの電位は互いに等しくなる。
【００５３】このＤＲＡＭにおいては、図１に示される
ように、Ｐ型半導体基板４上に１６個のＮウェル３８が
形成され、さらにそれらＮウェル３８の中にＰウェル３
９が形成されている。すなわち、この半導体基板４には
トリプルウェルが形成されている。
ように、Ｐ型半導体基板４上に１６個のＮウェル３８が
形成され、さらにそれらＮウェル３８の中にＰウェル３
９が形成されている。すなわち、この半導体基板４には
トリプルウェルが形成されている。
【００５４】これらＰウェル３９上にはメモリセルアレ
イＭＡ１〜ＭＡ１６がそれぞれ形成されている。また、
これらＰウェル３９上にはＰ+ 型コンタクト領域３７が
形成され、これらコンタクト領域３７に基板電位Ｖｂｂ
１〜Ｖｂｂ１６がそれぞれ供給される。
イＭＡ１〜ＭＡ１６がそれぞれ形成されている。また、
これらＰウェル３９上にはＰ+ 型コンタクト領域３７が
形成され、これらコンタクト領域３７に基板電位Ｖｂｂ
１〜Ｖｂｂ１６がそれぞれ供給される。
【００５５】このＤＲＡＭはさらに、基板電位発生回路
４０および４２を備える。基板電位発生回路４０は、デ
ィスターブ用の深い基板電位Ｖｂｂａを生成する。基板
電位発生回路４２は、ポーズ用の浅い基板電位Ｖｂｂｓ
を生成する。基板電位ＶｂｂａおよびＶｂｂｓはとも
に、負の電位である。すなわち、基板電位Ｖｂｂｓは接
地電位Ｖｓｓよりも低く、基板電位Ｖｂｂａはその基板
電位Ｖｂｂｓよりもさらに低い。
４０および４２を備える。基板電位発生回路４０は、デ
ィスターブ用の深い基板電位Ｖｂｂａを生成する。基板
電位発生回路４２は、ポーズ用の浅い基板電位Ｖｂｂｓ
を生成する。基板電位ＶｂｂａおよびＶｂｂｓはとも
に、負の電位である。すなわち、基板電位Ｖｂｂｓは接
地電位Ｖｓｓよりも低く、基板電位Ｖｂｂａはその基板
電位Ｖｂｂｓよりもさらに低い。
【００５６】このＤＲＡＭはさらに、メモリセルアレイ
ＭＡ１〜ＭＡ１６に対応して設けられた１６個のスイッ
チ回路４４を備える。これらスイッチ回路４４はブロッ
ク選択信号ＢＳ１に応答して基板電位ＶｂｂａまたはＶ
ｂｂｓのいずれかをコンタクト領域３７を介してＰウェ
ル３９に供給する。
ＭＡ１〜ＭＡ１６に対応して設けられた１６個のスイッ
チ回路４４を備える。これらスイッチ回路４４はブロッ
ク選択信号ＢＳ１に応答して基板電位ＶｂｂａまたはＶ
ｂｂｓのいずれかをコンタクト領域３７を介してＰウェ
ル３９に供給する。
【００５７】たとえばメモリセルアレイＭＡ１は、ブロ
ック選択信号ＢＳ１に応答して活性化される。メモリセ
ルアレイＭＡ１が活性化されると、深い基板電位Ｖｂｂ
ａがスイッチ回路４４を介して基板電位Ｖｂｂ１として
メモリセルアレイＭＡ１に供給される。メモリセルアレ
イＭＡ１以外のメモリセルアレイＭＡ２〜ＭＡ１６は活
性化されていないので、浅い基板電位Ｖｂｂｓがスイッ
チ回路４４を介して基板電位Ｖｂｂ２〜Ｖｂｂ１６とし
てメモリセルアレイＭＡ２〜ＭＡ１６に供給される。
ック選択信号ＢＳ１に応答して活性化される。メモリセ
ルアレイＭＡ１が活性化されると、深い基板電位Ｖｂｂ
ａがスイッチ回路４４を介して基板電位Ｖｂｂ１として
メモリセルアレイＭＡ１に供給される。メモリセルアレ
イＭＡ１以外のメモリセルアレイＭＡ２〜ＭＡ１６は活
性化されていないので、浅い基板電位Ｖｂｂｓがスイッ
チ回路４４を介して基板電位Ｖｂｂ２〜Ｖｂｂ１６とし
てメモリセルアレイＭＡ２〜ＭＡ１６に供給される。
【００５８】図１においては、メモリセルアレイＭＡ２
だけが活性化され、それ以外のメモリセルアレイＭＡ
１，ＭＡ３〜ＭＡ１６は非活性化されている。したがっ
て、基板電位発生回路４０によって生成されたディスタ
ーブ用の基板電位Ｖｂｂａは、スイッチ回路４４を介し
てメモリセルアレイＭＡ２だけに供給されている。一
方、基板電位発生回路４２によって生成されたポーズ用
の基板電位Ｖｂｂｓは、スイッチ回路４４を介してメモ
リセルアレイＭＡ１，ＭＡ３〜ＭＡ１６にそれぞれ供給
されている。
だけが活性化され、それ以外のメモリセルアレイＭＡ
１，ＭＡ３〜ＭＡ１６は非活性化されている。したがっ
て、基板電位発生回路４０によって生成されたディスタ
ーブ用の基板電位Ｖｂｂａは、スイッチ回路４４を介し
てメモリセルアレイＭＡ２だけに供給されている。一
方、基板電位発生回路４２によって生成されたポーズ用
の基板電位Ｖｂｂｓは、スイッチ回路４４を介してメモ
リセルアレイＭＡ１，ＭＡ３〜ＭＡ１６にそれぞれ供給
されている。
【００５９】そのため、この活性化されたメモリセルア
レイＭＡ２内のすべてのメモリセル１のトランスファー
ゲート２には深い基板電位Ｖｂｂａが与えられる。した
がって、このトランスファーゲート２のしきい電圧は、
基板効果によって他のメモリセルアレイＭＡ１，ＭＡ３
〜ＭＡ１６におけるトランスファーゲート２のしきい電
圧よりも大きくなる。これにより図２７に示されたサブ
スレッショルド電流Ｉｓｔｈによるリーク電流が低減さ
れる。そのため、メモリセル１のデータ保持時間は長く
なる。
レイＭＡ２内のすべてのメモリセル１のトランスファー
ゲート２には深い基板電位Ｖｂｂａが与えられる。した
がって、このトランスファーゲート２のしきい電圧は、
基板効果によって他のメモリセルアレイＭＡ１，ＭＡ３
〜ＭＡ１６におけるトランスファーゲート２のしきい電
圧よりも大きくなる。これにより図２７に示されたサブ
スレッショルド電流Ｉｓｔｈによるリーク電流が低減さ
れる。そのため、メモリセル１のデータ保持時間は長く
なる。
【００６０】一方、メモリセルアレイＭＡ１，ＭＡ３〜
ＭＡ１６内のすべてのメモリセル１のトランスファーゲ
ート２には浅い基板電位Ｖｂｂｓが与えられる。そのた
め、このメモリセル１においては、図２７に示されるよ
うにソース／ドレイン領域５周変に生じる空乏層にかか
る電圧が小さくなる。したがって、ストレージノード６
からその下のソース／ドレイン領域５を介して半導体基
板４へ流出するリーク電流が低減される。また、ストレ
ージノード６からその下のソース／ドレイン領域５およ
び素子分離膜９下の半導体基板４を介して隣接するメモ
リセルへ流出するリーク電流も低減される。
ＭＡ１６内のすべてのメモリセル１のトランスファーゲ
ート２には浅い基板電位Ｖｂｂｓが与えられる。そのた
め、このメモリセル１においては、図２７に示されるよ
うにソース／ドレイン領域５周変に生じる空乏層にかか
る電圧が小さくなる。したがって、ストレージノード６
からその下のソース／ドレイン領域５を介して半導体基
板４へ流出するリーク電流が低減される。また、ストレ
ージノード６からその下のソース／ドレイン領域５およ
び素子分離膜９下の半導体基板４を介して隣接するメモ
リセルへ流出するリーク電流も低減される。
【００６１】図５は、図１のスイッチ回路４４の一例を
示す回路図である。図５を参照して、このスイッチ回路
４４は、ブロック選択信号ＢＳを直接受けるＰチャネル
ＭＯＳトランジスタ４４１と、ブロック選択信号ＢＳを
インバータ４４３を介して受けるＰチャネルＭＯＳトラ
ンジスタ４４２とを備える。このスイッチ回路４４はさ
らに、トランジスタ４４１と直列に接続されたＮチャネ
ルＭＯＳトランジスタ４４５と、トランジスタ４４２と
直列に接続されたＮチャネルＭＯＳトランジスタ４４６
とを備える。トランジスタ４４５のゲート電極はトラン
ジスタ４４６のドレイン電極に接続され、トランジスタ
４４６のゲート電極はトランジスタ４４５のドレイン電
極に接続される。トランジスタ４４５および４４６のソ
ース電極にはともに、深い基板電位Ｖｂｂａが供給され
る。
示す回路図である。図５を参照して、このスイッチ回路
４４は、ブロック選択信号ＢＳを直接受けるＰチャネル
ＭＯＳトランジスタ４４１と、ブロック選択信号ＢＳを
インバータ４４３を介して受けるＰチャネルＭＯＳトラ
ンジスタ４４２とを備える。このスイッチ回路４４はさ
らに、トランジスタ４４１と直列に接続されたＮチャネ
ルＭＯＳトランジスタ４４５と、トランジスタ４４２と
直列に接続されたＮチャネルＭＯＳトランジスタ４４６
とを備える。トランジスタ４４５のゲート電極はトラン
ジスタ４４６のドレイン電極に接続され、トランジスタ
４４６のゲート電極はトランジスタ４４５のドレイン電
極に接続される。トランジスタ４４５および４４６のソ
ース電極にはともに、深い基板電位Ｖｂｂａが供給され
る。
【００６２】このスイッチ回路４４はさらに、インバー
タ４４７と、ＮチャネルＭＯＳトランジスタ４４８およ
び４４９とを備える。トランジスタ４４２のドレイン電
極はトランジスタ４４８のゲート電極に接続されるとと
もに、インバータ４４７を介してトランジスタ４４９の
ゲート電極に接続される。
タ４４７と、ＮチャネルＭＯＳトランジスタ４４８およ
び４４９とを備える。トランジスタ４４２のドレイン電
極はトランジスタ４４８のゲート電極に接続されるとと
もに、インバータ４４７を介してトランジスタ４４９の
ゲート電極に接続される。
【００６３】図６は、図５に示されたスイッチ回路４４
の動作を示すタイミングチャートである。図６（ａ）に
示されるように、ブロック選択信号ＢＳがＬレベル（接
地電位Ｖｓｓに対応する）であるとき、トランジスタ４
４１は導通状態となり、トランジスタ４４２は非導通状
態となる。また、トランジスタ４４５は非導通状態とな
り、トランジスタ４４６は導通状態となる。したがっ
て、ノードＮＴの電位は、図６（ｂ）に示されるように
深い基板電位Ｖｂｂａになる。これにより、トランジス
タ４４８は非導通状態となり、トランジスタ４４９は導
通状態となる。したがって、浅い基板電位Ｖｂｂｓがト
ランジスタ４４９を介して図６（ｃ）に示されるように
基板電位Ｖｂｂとして対応するメモリセルアレイへ供給
される。
の動作を示すタイミングチャートである。図６（ａ）に
示されるように、ブロック選択信号ＢＳがＬレベル（接
地電位Ｖｓｓに対応する）であるとき、トランジスタ４
４１は導通状態となり、トランジスタ４４２は非導通状
態となる。また、トランジスタ４４５は非導通状態とな
り、トランジスタ４４６は導通状態となる。したがっ
て、ノードＮＴの電位は、図６（ｂ）に示されるように
深い基板電位Ｖｂｂａになる。これにより、トランジス
タ４４８は非導通状態となり、トランジスタ４４９は導
通状態となる。したがって、浅い基板電位Ｖｂｂｓがト
ランジスタ４４９を介して図６（ｃ）に示されるように
基板電位Ｖｂｂとして対応するメモリセルアレイへ供給
される。
【００６４】一方、図６（ａ）に示されるようにブロッ
ク選択信号ＢＳがＨレベル（電源電位Ｖｃｃに対応す
る）であるとき、トランジスタ４４１は非導通状態とな
り、トランジスタ４４２は導通状態となる。また、トラ
ンジスタ４４５は導通状態となり、トランジスタ４４６
は非導通状態となる。したがって、図６（ｂ）に示され
るようにノードＮＴの電位は電源電位Ｖｃｃとなる。こ
れにより、トランジスタ４４８は導通状態となり、トラ
ンジスタ４４９は非導通状態となる。そのため、深い基
板電位Ｖｂｂａがトランジスタ４４８を介して図６
（ｃ）に示されるように基板電位Ｖｂｂとして対応する
メモリセルアレイへ供給される。
ク選択信号ＢＳがＨレベル（電源電位Ｖｃｃに対応す
る）であるとき、トランジスタ４４１は非導通状態とな
り、トランジスタ４４２は導通状態となる。また、トラ
ンジスタ４４５は導通状態となり、トランジスタ４４６
は非導通状態となる。したがって、図６（ｂ）に示され
るようにノードＮＴの電位は電源電位Ｖｃｃとなる。こ
れにより、トランジスタ４４８は導通状態となり、トラ
ンジスタ４４９は非導通状態となる。そのため、深い基
板電位Ｖｂｂａがトランジスタ４４８を介して図６
（ｃ）に示されるように基板電位Ｖｂｂとして対応する
メモリセルアレイへ供給される。
【００６５】このようにスイッチ回路４４はブロック選
択信号ＢＳがＬレベルのときポーズ用の浅い基板電位Ｖ
ｂｂｓを供給し、ブロック選択信号ＢＳがＨレベルのと
きディスターブ用の深い基板電位Ｖｂｂａを供給する。
択信号ＢＳがＬレベルのときポーズ用の浅い基板電位Ｖ
ｂｂｓを供給し、ブロック選択信号ＢＳがＨレベルのと
きディスターブ用の深い基板電位Ｖｂｂａを供給する。
【００６６】図７は、図１に示された基板電位発生回路
４０および４２の具体的構成を示すブロック図である。
図７を参照して、基板電位発生回路４０は、発振器４０
１と、ドライバ４０２と、キャパシタ４０３と、ダイオ
ード接続されたＮチャネルＭＯＳトランジスタ４０４お
よび４０５とを備える。発振器４０１は、リング状に接
続された奇数個のインバータ（図示せず）を備える。ド
ライバ４０２は、発振器４０１の出力に応答してキャパ
シタ４０３を駆動する。キャパシタ４０３と、トランジ
スタ４０４および４０５とは、チャージポンプ回路を構
成する。
４０および４２の具体的構成を示すブロック図である。
図７を参照して、基板電位発生回路４０は、発振器４０
１と、ドライバ４０２と、キャパシタ４０３と、ダイオ
ード接続されたＮチャネルＭＯＳトランジスタ４０４お
よび４０５とを備える。発振器４０１は、リング状に接
続された奇数個のインバータ（図示せず）を備える。ド
ライバ４０２は、発振器４０１の出力に応答してキャパ
シタ４０３を駆動する。キャパシタ４０３と、トランジ
スタ４０４および４０５とは、チャージポンプ回路を構
成する。
【００６７】基板電位発生回路４２は、発振器４０１
と、ドライバ４０２と、キャパシタ４０６と、トランジ
スタ４０４および４０５とを備える。この基板電位発生
回路４２が基板電位発生回路４０と異なるところは、キ
ャパシタ４０６の容量がキャパシタ４０３の容量よりも
小さいことである。
と、ドライバ４０２と、キャパシタ４０６と、トランジ
スタ４０４および４０５とを備える。この基板電位発生
回路４２が基板電位発生回路４０と異なるところは、キ
ャパシタ４０６の容量がキャパシタ４０３の容量よりも
小さいことである。
【００６８】したがって、基板電位発生回路４０の方が
基板電位発生回路４２よりも大量の電荷をポンピングす
ることができるので、この基板電位発生回路４０によっ
て生成される基板電位Ｖｂｂａの方が基板電位発生回路
４２によって生成される基板電位Ｖｂｂｓよりも低くな
る。
基板電位発生回路４２よりも大量の電荷をポンピングす
ることができるので、この基板電位発生回路４０によっ
て生成される基板電位Ｖｂｂａの方が基板電位発生回路
４２によって生成される基板電位Ｖｂｂｓよりも低くな
る。
【００６９】この実施例１によれば、活性化されている
１つのメモリセルアレイだけに深い基板電位Ｖｂｂａが
与えられ、活性化されていないすべてのメモリセルアレ
イに浅い基板電位Ｖｂｂｓが与えられるため、上述した
ディスターブリフレッシュの問題とポーズリフレッシュ
の問題とがともに解消される。また、活性化されていな
いメモリセルアレイには浅い基板電位Ｖｂｂｓが与えら
れるため、すべてのメモリセルアレイに１つの基板電位
が与えられる場合に比べて、消費電力が小さくなる。
１つのメモリセルアレイだけに深い基板電位Ｖｂｂａが
与えられ、活性化されていないすべてのメモリセルアレ
イに浅い基板電位Ｖｂｂｓが与えられるため、上述した
ディスターブリフレッシュの問題とポーズリフレッシュ
の問題とがともに解消される。また、活性化されていな
いメモリセルアレイには浅い基板電位Ｖｂｂｓが与えら
れるため、すべてのメモリセルアレイに１つの基板電位
が与えられる場合に比べて、消費電力が小さくなる。
【００７０】次に、このＤＲＡＭにおけるリフレッシュ
方法について説明する。図８は、このＤＲＡＭにおける
ＣＢＲ（／ＣＡＳｂｅｆｏｒｅ／ＲＡＳ）リフレッシュ
サイクルを示すタイミングチャートである。図８を参照
して、行アドレスストローブ信号／ＲＡＳが立下がる前
に列アドレスストローブ信号ＣＡＳが立下がると、通常
サイクルは終了し、リフレッシュサイクルが開始され
る。
方法について説明する。図８は、このＤＲＡＭにおける
ＣＢＲ（／ＣＡＳｂｅｆｏｒｅ／ＲＡＳ）リフレッシュ
サイクルを示すタイミングチャートである。図８を参照
して、行アドレスストローブ信号／ＲＡＳが立下がる前
に列アドレスストローブ信号ＣＡＳが立下がると、通常
サイクルは終了し、リフレッシュサイクルが開始され
る。
【００７１】図２９に示されるように、従来のＣＢＲリ
フレッシュサイクルにおいては、通常サイクルが終了す
ると、直ちにリフレッシュサイクルが開始されていた
が、図８に示されたＣＢＲリフレッシュサイクルにおい
ては、通常サイクルが終了しても直ちにリフレッシュサ
イクルが開始されない。すなわち、通常サイクルが終了
してからリフレッシュサイクルが開始されるまでの間に
セットサイクルが挿入されている。
フレッシュサイクルにおいては、通常サイクルが終了す
ると、直ちにリフレッシュサイクルが開始されていた
が、図８に示されたＣＢＲリフレッシュサイクルにおい
ては、通常サイクルが終了しても直ちにリフレッシュサ
イクルが開始されない。すなわち、通常サイクルが終了
してからリフレッシュサイクルが開始されるまでの間に
セットサイクルが挿入されている。
【００７２】このセットサイクルにおいては、図８
（ｂ）に示されるように列アドレスストローブ信号／Ｃ
ＡＳが立下がると、図８（ｄ）に示されるようにメモリ
ブロックに供給されるブロック選択信号ＢＳｊがＬレベ
ルからＨレベルに立上がる。ブロック選択信号ＢＳｊが
Ｌレベルの間は図８（ｅ）に示されるようにそのメモリ
ブロックにはポーズ用の浅い基板電位Ｖｂｂｓが供給さ
れていたが、ブロック選択信号ＢＳｊがＨレベルになる
と、そのメモリブロックにはディスターブ用の深い基板
電位Ｖｂｂａが供給される。図８に示されたＣＢＲリフ
レッシュサイクルにおいてはセットサイクルが設けられ
ているため、このセットサイクルの間にＰウェル３９の
電荷がポンピングされ、それにより図８（ｅ）に示され
るようにそのＰウェル３９の電位ＶｂｂｊはＶｂｂｓか
らＶｂｂａまで十分に低下する。そして、Ｐウェル３９
の電位ＶｂｂｊがＶｂｂａまで完全に低下した後、リフ
レッシュが行なわれる。
（ｂ）に示されるように列アドレスストローブ信号／Ｃ
ＡＳが立下がると、図８（ｄ）に示されるようにメモリ
ブロックに供給されるブロック選択信号ＢＳｊがＬレベ
ルからＨレベルに立上がる。ブロック選択信号ＢＳｊが
Ｌレベルの間は図８（ｅ）に示されるようにそのメモリ
ブロックにはポーズ用の浅い基板電位Ｖｂｂｓが供給さ
れていたが、ブロック選択信号ＢＳｊがＨレベルになる
と、そのメモリブロックにはディスターブ用の深い基板
電位Ｖｂｂａが供給される。図８に示されたＣＢＲリフ
レッシュサイクルにおいてはセットサイクルが設けられ
ているため、このセットサイクルの間にＰウェル３９の
電荷がポンピングされ、それにより図８（ｅ）に示され
るようにそのＰウェル３９の電位ＶｂｂｊはＶｂｂｓか
らＶｂｂａまで十分に低下する。そして、Ｐウェル３９
の電位ＶｂｂｊがＶｂｂａまで完全に低下した後、リフ
レッシュが行なわれる。
【００７３】一方、非選択のメモリブロックにおいて
は、図８（ｆ）に示されるようにＬレベルのブロック選
択信号（ＢＳｉ）が供給され続けるため、図８（ｇ）に
示されるようにその非選択のメモリブロックにおけるＰ
ウェル３９の電位ＶｂｂｉはＶｂｂｓのまま維持され
る。
は、図８（ｆ）に示されるようにＬレベルのブロック選
択信号（ＢＳｉ）が供給され続けるため、図８（ｇ）に
示されるようにその非選択のメモリブロックにおけるＰ
ウェル３９の電位ＶｂｂｉはＶｂｂｓのまま維持され
る。
【００７４】さらに、セルフリフレッシュ方法について
説明する。図９は、このＤＲＡＭにおけるＣＢＲセルフ
リフレッシュの動作を示すタイミングチャートである。
図９（ａ）および（ｂ）に示されるように行アドレスス
トローブ信号／ＲＡＳが立下がる前に列アドレスストロ
ーブ信号ＣＡＳが立下がると、通常サイクルは終了し、
セルフリフレッシュサイクルが開始される。セルフリフ
レッシュサイクルにおいては、行アドレスストローブ信
号／ＲＡＳが立下がってから一定時間経過後に、図９
（ｃ）に示されるように内部リフレッシュトリガが順次
生成される。この内部リフレッシュトリガに応答して内
部アドレス信号が順次生成され、その生成された内部ア
ドレス信号に対応するメモリセルが自動的にリフレッシ
ュされる。
説明する。図９は、このＤＲＡＭにおけるＣＢＲセルフ
リフレッシュの動作を示すタイミングチャートである。
図９（ａ）および（ｂ）に示されるように行アドレスス
トローブ信号／ＲＡＳが立下がる前に列アドレスストロ
ーブ信号ＣＡＳが立下がると、通常サイクルは終了し、
セルフリフレッシュサイクルが開始される。セルフリフ
レッシュサイクルにおいては、行アドレスストローブ信
号／ＲＡＳが立下がってから一定時間経過後に、図９
（ｃ）に示されるように内部リフレッシュトリガが順次
生成される。この内部リフレッシュトリガに応答して内
部アドレス信号が順次生成され、その生成された内部ア
ドレス信号に対応するメモリセルが自動的にリフレッシ
ュされる。
【００７５】従来のＣＢＲセルフリフレッシュサイクル
においては、図３０に示されるように行アドレスストロ
ーブ信号／ＲＡＳが立下がってから一定時間経過後直ち
に内部リフレッシュトリガが生成されるが、図９に示さ
れたＣＢＲリフレッシュサイクルにおいては、各メモリ
ブロックのリフレッシュサイクルが開始される前にセッ
トサイクルが設けられている。最初のセットサイクルに
おいては、図９（ｄ）に示されるようにブロック選択信
号ＢＳ１がＬレベルからＨレベルへ立上がり、これによ
り図９（ｅ）に示されるようにその選択されたメモリブ
ロックＭＢ１内のＰウェル３９の基板電位Ｖｂｂ１がＶ
ｂｂｓからＶｂｂａに低下する。このように基板電位Ｖ
ｂｂ１がディスターブ用の深い基板電位Ｖｂｂａまで十
分に低下した後、図９（ｃ）に示されるように内部リフ
レッシュトリガが生成される。この内部リフレッシュト
リガに応答して内部アドレスが順次生成され、これによ
りメモリブロックＭＢ１のリフレッシュが行なわれる。
ブロック選択信号ＢＳ１が立下がると、基板電位Ｖｂｂ
１はポーズ用の浅い基板電位Ｖｂｂｓに戻る。
においては、図３０に示されるように行アドレスストロ
ーブ信号／ＲＡＳが立下がってから一定時間経過後直ち
に内部リフレッシュトリガが生成されるが、図９に示さ
れたＣＢＲリフレッシュサイクルにおいては、各メモリ
ブロックのリフレッシュサイクルが開始される前にセッ
トサイクルが設けられている。最初のセットサイクルに
おいては、図９（ｄ）に示されるようにブロック選択信
号ＢＳ１がＬレベルからＨレベルへ立上がり、これによ
り図９（ｅ）に示されるようにその選択されたメモリブ
ロックＭＢ１内のＰウェル３９の基板電位Ｖｂｂ１がＶ
ｂｂｓからＶｂｂａに低下する。このように基板電位Ｖ
ｂｂ１がディスターブ用の深い基板電位Ｖｂｂａまで十
分に低下した後、図９（ｃ）に示されるように内部リフ
レッシュトリガが生成される。この内部リフレッシュト
リガに応答して内部アドレスが順次生成され、これによ
りメモリブロックＭＢ１のリフレッシュが行なわれる。
ブロック選択信号ＢＳ１が立下がると、基板電位Ｖｂｂ
１はポーズ用の浅い基板電位Ｖｂｂｓに戻る。
【００７６】続いてその次のセットサイクルにおいて、
図９（ｆ）に示されるようにブロック選択信号ＢＳ２が
立上がると、図９（ｇ）に示されるようにその選択され
たメモリブロックにおける基板電位Ｖｂｂ２がＶｂｂｓ
からＶｂｂａまで十分に低下する。このように基板電位
Ｖｂｂ２がディスターブ用の深い基板電位Ｖｂｂａまで
十分に低下した後、図９（ｃ）に示されるように内部リ
フレッシュトリガが生成される。この内部リフレッシュ
トリガに応答して内部アドレスが順次生成され、これに
よりメモリブロックＭＢ２のリフレッシュが行なわれ
る。
図９（ｆ）に示されるようにブロック選択信号ＢＳ２が
立上がると、図９（ｇ）に示されるようにその選択され
たメモリブロックにおける基板電位Ｖｂｂ２がＶｂｂｓ
からＶｂｂａまで十分に低下する。このように基板電位
Ｖｂｂ２がディスターブ用の深い基板電位Ｖｂｂａまで
十分に低下した後、図９（ｃ）に示されるように内部リ
フレッシュトリガが生成される。この内部リフレッシュ
トリガに応答して内部アドレスが順次生成され、これに
よりメモリブロックＭＢ２のリフレッシュが行なわれ
る。
【００７７】このセルフリフレッシュサイクルの間、図
９（ｈ）に示されるように非選択のメモリブロックＭＢ
３に供給されるブロック選択信号ＢＳ３はＬレベルのま
ま維持されるため、図９（ｉ）に示されるようにその非
選択のメモリブロックＭＢ３における基板電位Ｖｂｂ３
はポーズ用の浅い基板電位Ｖｂｂｓのまま維持される。
９（ｈ）に示されるように非選択のメモリブロックＭＢ
３に供給されるブロック選択信号ＢＳ３はＬレベルのま
ま維持されるため、図９（ｉ）に示されるようにその非
選択のメモリブロックＭＢ３における基板電位Ｖｂｂ３
はポーズ用の浅い基板電位Ｖｂｂｓのまま維持される。
【００７８】このように、セルフリフレッシュにおいて
は、各メモリブロックのリフレッシュサイクルの前に必
ずセットサイクルが設けられるため、そのセットサイク
ルの間に基板電位Ｖｂｂはディスターブ用の深い基板電
位Ｖｂｂａまで低下する。
は、各メモリブロックのリフレッシュサイクルの前に必
ずセットサイクルが設けられるため、そのセットサイク
ルの間に基板電位Ｖｂｂはディスターブ用の深い基板電
位Ｖｂｂａまで低下する。
【００７９】なお、この実施例１においては、Ｐ型半導
体基板４にはトリプルウェルが形成されているが、Ｎ型
半導体基板上に所定数のＮウェルが形成され、さらにそ
れらＮウェル上にメモリセルアレイがそれぞれ形成され
ていてもよい。
体基板４にはトリプルウェルが形成されているが、Ｎ型
半導体基板上に所定数のＮウェルが形成され、さらにそ
れらＮウェル上にメモリセルアレイがそれぞれ形成され
ていてもよい。
【００８０】［実施例２］図１０は、この発明の実施例
２によるＤＲＡＭの構成を示す概念図である。図１１
は、図１０に示されたＤＲＡＭのブロック図である。図
１０および図１１を参照して、この実施例２では１つの
基板電位発生回路４０だけが設けられている。すなわ
ち、実施例１における基板電位発生回路４２は設けられ
ていない。この基板電位発生回路４０は１６個の選択ト
ランジスタ４６を介して１６個のメモリブロックＭＢ
１，ＭＢ２…におけるメモリセルアレイＭＡ１，ＭＡ２
…に接続されている。図１０および図１１では、メモリ
ブロックＭＢ３〜ＭＢ１６は省略されている。
２によるＤＲＡＭの構成を示す概念図である。図１１
は、図１０に示されたＤＲＡＭのブロック図である。図
１０および図１１を参照して、この実施例２では１つの
基板電位発生回路４０だけが設けられている。すなわ
ち、実施例１における基板電位発生回路４２は設けられ
ていない。この基板電位発生回路４０は１６個の選択ト
ランジスタ４６を介して１６個のメモリブロックＭＢ
１，ＭＢ２…におけるメモリセルアレイＭＡ１，ＭＡ２
…に接続されている。図１０および図１１では、メモリ
ブロックＭＢ３〜ＭＢ１６は省略されている。
【００８１】このＤＲＡＭにおいては、たとえばブロッ
ク選択信号ＢＳ１がＨレベルになると、メモリセルアレ
イＭＡ１を含むメモリブロックＭＢ１が活性化される。
他のブロック選択信号ＢＳ２〜ＢＳ１６がＬレベルであ
るため、他のメモリブロックＭＢ２〜ＭＢ１６は活性化
されない。ブロック選択信号ＢＳ１がＨレベルになる
と、対応する選択トランジスタ４６が導通状態となり、
これにより基板電位発生回路４０によって生成されたデ
ィスターブ用の深い基板電位Ｖｂｂａはその選択トラン
ジスタ４６を介してメモリセルアレイＭＡ１が形成され
ているＰウェル３９に供給される一方、他のブロック選
択信号ＢＳ２〜ＢＳ１６はＬレベルであるので、それら
に対応する選択トランジスタ４６はすべて非導通状態で
ある。したがって、メモリセルアレイＭＡ２〜ＭＡ１６
が形成されているＰウェル３９は電気的にフローティン
グ状態である。なお、ＣＢＲリフレッシュおよびＣＢＲ
セルフリフレッシュの方法については上記実施例１と同
様である。
ク選択信号ＢＳ１がＨレベルになると、メモリセルアレ
イＭＡ１を含むメモリブロックＭＢ１が活性化される。
他のブロック選択信号ＢＳ２〜ＢＳ１６がＬレベルであ
るため、他のメモリブロックＭＢ２〜ＭＢ１６は活性化
されない。ブロック選択信号ＢＳ１がＨレベルになる
と、対応する選択トランジスタ４６が導通状態となり、
これにより基板電位発生回路４０によって生成されたデ
ィスターブ用の深い基板電位Ｖｂｂａはその選択トラン
ジスタ４６を介してメモリセルアレイＭＡ１が形成され
ているＰウェル３９に供給される一方、他のブロック選
択信号ＢＳ２〜ＢＳ１６はＬレベルであるので、それら
に対応する選択トランジスタ４６はすべて非導通状態で
ある。したがって、メモリセルアレイＭＡ２〜ＭＡ１６
が形成されているＰウェル３９は電気的にフローティン
グ状態である。なお、ＣＢＲリフレッシュおよびＣＢＲ
セルフリフレッシュの方法については上記実施例１と同
様である。
【００８２】この実施例２のように、選択されたメモリ
ブロック内のメモリセルアレイだけにディスターブ用の
深い基板電位Ｖｂｂａが供給されるようにしてもよい。
この実施例２によれば、基板電位発生回路４０が１つだ
け設けられているので、レイアウト面積は上記実施例１
よりも小さい。
ブロック内のメモリセルアレイだけにディスターブ用の
深い基板電位Ｖｂｂａが供給されるようにしてもよい。
この実施例２によれば、基板電位発生回路４０が１つだ
け設けられているので、レイアウト面積は上記実施例１
よりも小さい。
【００８３】［実施例３］図１２は、この発明の実施例
３によるＤＲＡＭの構成を示すブロック図である。図１
２を参照して、この実施例３においては、上記実施例２
の構成に加えて、選択トランジスタ４６の各々に抵抗４
８が並列に接続されている。これらの抵抗４８は高い値
を有する。
３によるＤＲＡＭの構成を示すブロック図である。図１
２を参照して、この実施例３においては、上記実施例２
の構成に加えて、選択トランジスタ４６の各々に抵抗４
８が並列に接続されている。これらの抵抗４８は高い値
を有する。
【００８４】この実施例３において、たとえばメモリブ
ロックＭＢ１が選択されると、そのメモリセルアレイＭ
Ａ１に対応する選択トランジスタ４６を介してディスタ
ーブ用の深い基板電位Ｖｂｂａが供給される。非選択の
メモリブロックＭＢ２〜ＭＢ１６のメモリセルアレイＭ
Ａ２〜ＭＡ１６には抵抗４８を介して基板電位Ｖｂｂａ
がそれぞれ供給される。これら抵抗４８は高い値を有す
るので、非選択のメモリブロックＭＢ２〜ＭＢ３には基
板電位Ｖｂｂａがわずかに供給されるだけであるが、こ
れらメモリセルアレイＭＡ２〜ＭＡ１６が形成されてい
るウェルの電位を保証するために十分な電流が供給され
る。なお、ＣＢＲリフレッシュおよびＣＢＲセルフリフ
レッシュについては上記実施例１と同様である。
ロックＭＢ１が選択されると、そのメモリセルアレイＭ
Ａ１に対応する選択トランジスタ４６を介してディスタ
ーブ用の深い基板電位Ｖｂｂａが供給される。非選択の
メモリブロックＭＢ２〜ＭＢ１６のメモリセルアレイＭ
Ａ２〜ＭＡ１６には抵抗４８を介して基板電位Ｖｂｂａ
がそれぞれ供給される。これら抵抗４８は高い値を有す
るので、非選択のメモリブロックＭＢ２〜ＭＢ３には基
板電位Ｖｂｂａがわずかに供給されるだけであるが、こ
れらメモリセルアレイＭＡ２〜ＭＡ１６が形成されてい
るウェルの電位を保証するために十分な電流が供給され
る。なお、ＣＢＲリフレッシュおよびＣＢＲセルフリフ
レッシュについては上記実施例１と同様である。
【００８５】この実施例３によれば、選択されたメモリ
ブロックだけに深い基板電位Ｖｂｂａが強力に供給され
るので、すべてのメモリブロックに深い基板電位Ｖｂｂ
ａが強力に供給される場合と比べて消費電力が小さくな
る。また、基板電位発生回路４０が１つだけ設けられて
いるため、レイアウト面積は上記実施例１よりも小さ
い。さらに、非選択のメモリブロックには基板電位Ｖｂ
ｂａが抵抗４８を介してわずかに供給されるため、その
メモリセルアレイの最低限の動作は保証される。
ブロックだけに深い基板電位Ｖｂｂａが強力に供給され
るので、すべてのメモリブロックに深い基板電位Ｖｂｂ
ａが強力に供給される場合と比べて消費電力が小さくな
る。また、基板電位発生回路４０が１つだけ設けられて
いるため、レイアウト面積は上記実施例１よりも小さ
い。さらに、非選択のメモリブロックには基板電位Ｖｂ
ｂａが抵抗４８を介してわずかに供給されるため、その
メモリセルアレイの最低限の動作は保証される。
【００８６】［実施例４］図１３は、この発明の実施例
４によるＤＲＡＭの構成を示すブロック図である。この
実施例４においては、選択された１つのメモリブロック
のメモリセルアレイだけにセルプレート電位発生回路５
０によって生成されたセルプレート電位Ｖｃｐが供給さ
れ、他のメモリブロックのメモリセルにはセルプレート
電位Ｖｃｐが供給されない。セルプレート電位Ｖｃｐは
図４に示されるようにメモリセル１におけるセルキャパ
シタ３のセルプレート７に供給される。この実施例４で
は、電源電位の半分の電位Ｖｃｃ／２がセルプレート電
位Ｖｃｐとして供給されている。
４によるＤＲＡＭの構成を示すブロック図である。この
実施例４においては、選択された１つのメモリブロック
のメモリセルアレイだけにセルプレート電位発生回路５
０によって生成されたセルプレート電位Ｖｃｐが供給さ
れ、他のメモリブロックのメモリセルにはセルプレート
電位Ｖｃｐが供給されない。セルプレート電位Ｖｃｐは
図４に示されるようにメモリセル１におけるセルキャパ
シタ３のセルプレート７に供給される。この実施例４で
は、電源電位の半分の電位Ｖｃｃ／２がセルプレート電
位Ｖｃｐとして供給されている。
【００８７】図１４は、このセルプレート電位発生回路
５０を構成する中間電位発生回路の構成を示す回路図で
ある。図１４を参照して、この中間電位発生回路におい
ては、抵抗５０１および５０４とＮチャネルＭＯＳトラ
ンジスタ５０２および５０３とが電源ノード１００およ
び接地ノード２００の間に直列に接続されている。トラ
ンジスタ５０２および５０３はそれぞれダイオード接続
されている。トランジスタ５０２のドレイン電極には、
中間電位Ｖｃｃ／２よりもトランジスタ５０２のしきい
電圧だけ高い電位が生成される。
５０を構成する中間電位発生回路の構成を示す回路図で
ある。図１４を参照して、この中間電位発生回路におい
ては、抵抗５０１および５０４とＮチャネルＭＯＳトラ
ンジスタ５０２および５０３とが電源ノード１００およ
び接地ノード２００の間に直列に接続されている。トラ
ンジスタ５０２および５０３はそれぞれダイオード接続
されている。トランジスタ５０２のドレイン電極には、
中間電位Ｖｃｃ／２よりもトランジスタ５０２のしきい
電圧だけ高い電位が生成される。
【００８８】また、抵抗５０５および５０８とＰチャネ
ルＭＯＳトランジスタ５０６および５０７とが電源ノー
ド１００および接地ノード２００の間に直列に接続され
ている。トランジスタ５０６および５０７はそれぞれダ
イオード接続されている。トランジスタ５０７のドレイ
ン電極には、中間電位Ｖｃｃ／２よりもトランジスタ５
０７のしきい電圧だけ低い電位が生成される。
ルＭＯＳトランジスタ５０６および５０７とが電源ノー
ド１００および接地ノード２００の間に直列に接続され
ている。トランジスタ５０６および５０７はそれぞれダ
イオード接続されている。トランジスタ５０７のドレイ
ン電極には、中間電位Ｖｃｃ／２よりもトランジスタ５
０７のしきい電圧だけ低い電位が生成される。
【００８９】さらに、ＮチャネルＭＯＳトランジスタ５
０９およびＰチャネルＭＯＳトランジスタ５１０が電源
ノード１００および接地ノード２００の間に直列に接続
される。トランジスタ５０９のゲート電極には上述した
トランジスタ５０２のソース電位が供給され、トランジ
スタ５１０のゲート電極には上述したトランジスタ５０
７のソース電位が供給される。したがって、トランジス
タ５０９および５１０の共通するドレイン電極には中間
電位Ｖｃｃ／２が生成される。この中間電位Ｖｃｃ／２
はセルプレート電位Ｖｃｐとして選択されたメモリセル
アレイだけに供給される。
０９およびＰチャネルＭＯＳトランジスタ５１０が電源
ノード１００および接地ノード２００の間に直列に接続
される。トランジスタ５０９のゲート電極には上述した
トランジスタ５０２のソース電位が供給され、トランジ
スタ５１０のゲート電極には上述したトランジスタ５０
７のソース電位が供給される。したがって、トランジス
タ５０９および５１０の共通するドレイン電極には中間
電位Ｖｃｃ／２が生成される。この中間電位Ｖｃｃ／２
はセルプレート電位Ｖｃｐとして選択されたメモリセル
アレイだけに供給される。
【００９０】この実施例４によれば、選択されたメモリ
セルアレイだけにセルプレート電位Ｖｃｐが供給される
ため、セルプレート電位発生回路５０を構成する中間電
位発生回路の出力段のトランジスタ５０９および５１０
のサイズを小さくすることができる。したがって、この
中間電位発生回路の消費電力は低減される。また、メモ
リセル１に欠陥があるためにセルプレート７でリーク電
流が生じる場合であっても、その欠陥メモリセルを含む
メモリセルアレイが予備のメモリセルアレイを置換えら
れれば、その中間電位発生回路はそのリーク電流の影響
を受けない。
セルアレイだけにセルプレート電位Ｖｃｐが供給される
ため、セルプレート電位発生回路５０を構成する中間電
位発生回路の出力段のトランジスタ５０９および５１０
のサイズを小さくすることができる。したがって、この
中間電位発生回路の消費電力は低減される。また、メモ
リセル１に欠陥があるためにセルプレート７でリーク電
流が生じる場合であっても、その欠陥メモリセルを含む
メモリセルアレイが予備のメモリセルアレイを置換えら
れれば、その中間電位発生回路はそのリーク電流の影響
を受けない。
【００９１】［実施例５］図１５は、この発明の実施例
５によるＤＲＡＭの構成を示すブロック図である。図１
５を参照して、この実施例５においては、上記実施例５
の構成に加えて、選択トランジスタ４６の各々に高い値
を有する抵抗４８が接続されている。
５によるＤＲＡＭの構成を示すブロック図である。図１
５を参照して、この実施例５においては、上記実施例５
の構成に加えて、選択トランジスタ４６の各々に高い値
を有する抵抗４８が接続されている。
【００９２】この実施例５においては、選択されたメモ
リブロックのメモリセルアレイだけにセルプレート電位
Ｖｃｐが強力に供給され、非選択のメモリブロックのメ
モリセルアレイにはセルプレート電位Ｖｃｐが抵抗４８
を介してわずかに供給される。
リブロックのメモリセルアレイだけにセルプレート電位
Ｖｃｐが強力に供給され、非選択のメモリブロックのメ
モリセルアレイにはセルプレート電位Ｖｃｐが抵抗４８
を介してわずかに供給される。
【００９３】この実施例５によれば、上記実施例４と同
様にセルプレート電位発生回路５０の出力段のトランジ
スタ５０９および５１０のサイズを小さくできるため、
消費電力が低減される。また、非選択のメモリセルアレ
イにも抵抗４８を介してセルプレート電位Ｖｃｐがわず
かに供給されるため、非選択のメモリセルアレイにおけ
るセルプレート電位がある程度保証されている。
様にセルプレート電位発生回路５０の出力段のトランジ
スタ５０９および５１０のサイズを小さくできるため、
消費電力が低減される。また、非選択のメモリセルアレ
イにも抵抗４８を介してセルプレート電位Ｖｃｐがわず
かに供給されるため、非選択のメモリセルアレイにおけ
るセルプレート電位がある程度保証されている。
【００９４】［実施例６］図１６は、この発明の実施例
６によるＤＲＡＭの構成を示すブロック図である。図１
６を参照して、この実施例６においては、選択された１
つのメモリブロックだけに選択トランジスタ４６を介し
てプリチャージ電位発生回路５２によって生成されたプ
リチャージ電位Ｖｂｌが供給される。このプリチャージ
電位Ｖｂｌは、図４のプリチャージ回路３４に供給され
る。一方、非選択のメモリブロックにはプリチャージ電
位Ｖｂｌが供給されないため、その非選択のメモリブロ
ックは電気的にフローティング状態にされる。
６によるＤＲＡＭの構成を示すブロック図である。図１
６を参照して、この実施例６においては、選択された１
つのメモリブロックだけに選択トランジスタ４６を介し
てプリチャージ電位発生回路５２によって生成されたプ
リチャージ電位Ｖｂｌが供給される。このプリチャージ
電位Ｖｂｌは、図４のプリチャージ回路３４に供給され
る。一方、非選択のメモリブロックにはプリチャージ電
位Ｖｂｌが供給されないため、その非選択のメモリブロ
ックは電気的にフローティング状態にされる。
【００９５】この実施例６では、電源電位の半分の電位
Ｖｃｃ／２がプリチャージ電位Ｖｂｌとして供給されて
いる。したがって、このプリチャージ電位発生回路５２
の具体的構成は、図１４に示された中間電位発生回路と
同一である。
Ｖｃｃ／２がプリチャージ電位Ｖｂｌとして供給されて
いる。したがって、このプリチャージ電位発生回路５２
の具体的構成は、図１４に示された中間電位発生回路と
同一である。
【００９６】この実施例６によれば、非選択のメモリブ
ロックにはプリチャージ電位Ｖｂｌが供給されないた
め、このＤＲＡＭ全体の消費電力が低減される。また、
プリチャージ電位発生回路５２を構成する中間電位発生
回路の出力段のトランジスタ５０９および５１０のサイ
ズを小さくできるため、その中間電位発生回路の消費電
力も低減される。
ロックにはプリチャージ電位Ｖｂｌが供給されないた
め、このＤＲＡＭ全体の消費電力が低減される。また、
プリチャージ電位発生回路５２を構成する中間電位発生
回路の出力段のトランジスタ５０９および５１０のサイ
ズを小さくできるため、その中間電位発生回路の消費電
力も低減される。
【００９７】［実施例７］図１７は、この発明の実施例
７によるＤＲＡＭの構成を示すブロック図である。図１
７を参照して、この実施例７においは、上記実施例６の
構成に加えて、選択トランジスタ４６の各々に高い値を
有する抵抗４８が並列に接続されている。したがって、
非選択のメモリブロックには抵抗４８を介してプリチャ
ージ電位Ｖｂｌがわずかに供給される。これにより、非
選択のメモリブロックはフローティング状態にされず、
ある程度のプリチャージ電位Ｖｂｌが保証されている。
７によるＤＲＡＭの構成を示すブロック図である。図１
７を参照して、この実施例７においは、上記実施例６の
構成に加えて、選択トランジスタ４６の各々に高い値を
有する抵抗４８が並列に接続されている。したがって、
非選択のメモリブロックには抵抗４８を介してプリチャ
ージ電位Ｖｂｌがわずかに供給される。これにより、非
選択のメモリブロックはフローティング状態にされず、
ある程度のプリチャージ電位Ｖｂｌが保証されている。
【００９８】［実施例８］図１８は、この発明の実施例
８によるＤＲＡＭの構成を示すブロック図である。図１
８を参照して、この実施例８の各メモリブロックにおい
ては、複数のセンスアンプ２８が複数の駆動トランジス
タ５８を介して１本のセグメント昇圧接地線５７に接続
されている。これら複数のセグメント昇圧接地線５７は
選択トランジスタ４６を介して１本のグローバル昇圧接
地線５５に接続されている。このグローバル昇圧接地線
５５には、昇圧接地電位発生回路５４によって生成され
た昇圧接地電位Ｖｓｓ′が供給される。なお、各センス
アンプ２８は駆動トランジスタ（図示せず）を介して電
源ノードにも接続されている。
８によるＤＲＡＭの構成を示すブロック図である。図１
８を参照して、この実施例８の各メモリブロックにおい
ては、複数のセンスアンプ２８が複数の駆動トランジス
タ５８を介して１本のセグメント昇圧接地線５７に接続
されている。これら複数のセグメント昇圧接地線５７は
選択トランジスタ４６を介して１本のグローバル昇圧接
地線５５に接続されている。このグローバル昇圧接地線
５５には、昇圧接地電位発生回路５４によって生成され
た昇圧接地電位Ｖｓｓ′が供給される。なお、各センス
アンプ２８は駆動トランジスタ（図示せず）を介して電
源ノードにも接続されている。
【００９９】１つのメモリブロックにおける複数の駆動
トランジスタ５８は１つのセンスアンプ駆動回路５６を
構成する。この駆動回路５６は、昇圧接地電位Ｖｓｓ′
を複数のセンスアンプ２８に供給する。すなわち、駆動
トランジスタ５８は駆動信号Ｓ０Ｎに応答して導通状態
となり、これによりセグメント昇圧接地線５７の電位が
センスアンプ２８へ供給される。
トランジスタ５８は１つのセンスアンプ駆動回路５６を
構成する。この駆動回路５６は、昇圧接地電位Ｖｓｓ′
を複数のセンスアンプ２８に供給する。すなわち、駆動
トランジスタ５８は駆動信号Ｓ０Ｎに応答して導通状態
となり、これによりセグメント昇圧接地線５７の電位が
センスアンプ２８へ供給される。
【０１００】このように、実施例８では上述した昇圧セ
ンスグランド方式が採用され、かつ昇圧接地線がグロー
バル昇圧接地線５５およびセグメント昇圧接地線５７に
階層化されている。
ンスグランド方式が採用され、かつ昇圧接地線がグロー
バル昇圧接地線５５およびセグメント昇圧接地線５７に
階層化されている。
【０１０１】図１９は、図１８に示された昇圧接地電位
発生回路５４の一例を示す回路図である。図１９を参照
して、この昇圧接地電位発生回路５４は、ダイオード接
続されたＮチャネルＭＯＳトランジスタ５４１から構成
される。トランジスタ５４１はグローバル昇圧接地線５
５と接地ノード２００との間に接続される。グローバル
昇圧接地線５５には、内部的に生成された参照電位Ｖｒ
ｅｆが供給される。この昇圧接地電位発生回路５４によ
れば、接地電位Ｖｓｓよりもトランジスタ５４１のしき
い電圧だけ高い電位が昇圧接地電位Ｖｓｓ′としてグロ
ーバル昇圧接地線５５に生成される。
発生回路５４の一例を示す回路図である。図１９を参照
して、この昇圧接地電位発生回路５４は、ダイオード接
続されたＮチャネルＭＯＳトランジスタ５４１から構成
される。トランジスタ５４１はグローバル昇圧接地線５
５と接地ノード２００との間に接続される。グローバル
昇圧接地線５５には、内部的に生成された参照電位Ｖｒ
ｅｆが供給される。この昇圧接地電位発生回路５４によ
れば、接地電位Ｖｓｓよりもトランジスタ５４１のしき
い電圧だけ高い電位が昇圧接地電位Ｖｓｓ′としてグロ
ーバル昇圧接地線５５に生成される。
【０１０２】この実施例８においては、昇圧接地電位発
生回路５４によって正規の接地電位Ｖｓｓよりも高い昇
圧接地電位Ｖｓｓ′が生成され、グローバル昇圧接地線
５５に供給される。１つのブロック選択信号がＨレベル
になると、対応するメモリブロックが活性化されるとと
もに、対応する選択トランジスタ４６が導通状態とな
る。これにより、グローバル昇圧接地線５５の電位Ｖｓ
ｓ′が１つのセグメント昇圧接地線５７に供給される。
非選択のメモリブロック内のセグメント昇圧接地線５７
には昇圧接地電位Ｖｓｓ′は供給されない。したがっ
て、非選択のメモリブロック内におけるセグメント昇圧
接地線５７は電気的にフローティング状態となる。
生回路５４によって正規の接地電位Ｖｓｓよりも高い昇
圧接地電位Ｖｓｓ′が生成され、グローバル昇圧接地線
５５に供給される。１つのブロック選択信号がＨレベル
になると、対応するメモリブロックが活性化されるとと
もに、対応する選択トランジスタ４６が導通状態とな
る。これにより、グローバル昇圧接地線５５の電位Ｖｓ
ｓ′が１つのセグメント昇圧接地線５７に供給される。
非選択のメモリブロック内のセグメント昇圧接地線５７
には昇圧接地電位Ｖｓｓ′は供給されない。したがっ
て、非選択のメモリブロック内におけるセグメント昇圧
接地線５７は電気的にフローティング状態となる。
【０１０３】図１８および図２０を参照して、選択され
たメモリブロックにおいては、まずすべてのビット線対
ＢＬ，／ＢＬが所定のプリチャージ電位Ｖｃｐ（ここで
はＶｃｃ／２）にプリチャージされる。続いて１本のワ
ード線ＷＬが立上がると、そのワード線に接続されたす
べてのメモリセル１からデータがビット線対ＢＬ，／Ｂ
Ｌに読出される。これによりビット線対ＢＬ，／ＢＬの
間に電位差が生じる。続いて駆動信号ＳＬ０がＨレベル
となり、これにより駆動トランジスタ５８が導通状態と
なる。そのため、セグメント昇圧接地線５６の昇圧接地
電位Ｖｓｓ′がセンスアンプ２８に供給され、一方のビ
ット線ＢＬまたは／ＢＬの電位が昇圧接地電位Ｖｓｓ′
まで低下する。また、これらのセンスアンプ２８には電
源電位Ｖｃｃが駆動トランジスタ（図示せず）を介して
供給されるので、他方のビット線ＢＬまたは／ＢＬの電
位は電源電位Ｖｃｃまで上昇する。
たメモリブロックにおいては、まずすべてのビット線対
ＢＬ，／ＢＬが所定のプリチャージ電位Ｖｃｐ（ここで
はＶｃｃ／２）にプリチャージされる。続いて１本のワ
ード線ＷＬが立上がると、そのワード線に接続されたす
べてのメモリセル１からデータがビット線対ＢＬ，／Ｂ
Ｌに読出される。これによりビット線対ＢＬ，／ＢＬの
間に電位差が生じる。続いて駆動信号ＳＬ０がＨレベル
となり、これにより駆動トランジスタ５８が導通状態と
なる。そのため、セグメント昇圧接地線５６の昇圧接地
電位Ｖｓｓ′がセンスアンプ２８に供給され、一方のビ
ット線ＢＬまたは／ＢＬの電位が昇圧接地電位Ｖｓｓ′
まで低下する。また、これらのセンスアンプ２８には電
源電位Ｖｃｃが駆動トランジスタ（図示せず）を介して
供給されるので、他方のビット線ＢＬまたは／ＢＬの電
位は電源電位Ｖｃｃまで上昇する。
【０１０４】このように、通常の読出動作では一方のビ
ット線ＢＬまたは／ＢＬの電位が接地電位Ｖｓｓまで低
下するのに対し、昇圧センスグランド方式では一方のビ
ット線ＢＬまたは／ＢＬの電位は昇圧接地電位Ｖｓｓ′
まで低下する。再び図２７を参照して、メモリセル１に
おけるワード線ＷＬがＬレベルであり、これによりセル
キャパシタ３にデータが蓄積されているとき、ビット線
ＢＬの電位は昇圧接地電位Ｖｓｓ′までしか低下しな
い。したがって、ワード線ＷＬの電位はビット線ＢＬの
電位よりもわずかに低くなる。そのため、トランスファ
ーゲート２は実質的に強く非導通状態となるので、トラ
ンスファーゲート２内に流れるサブスレッショルド電流
Ｉｓｔｈが低減される。
ット線ＢＬまたは／ＢＬの電位が接地電位Ｖｓｓまで低
下するのに対し、昇圧センスグランド方式では一方のビ
ット線ＢＬまたは／ＢＬの電位は昇圧接地電位Ｖｓｓ′
まで低下する。再び図２７を参照して、メモリセル１に
おけるワード線ＷＬがＬレベルであり、これによりセル
キャパシタ３にデータが蓄積されているとき、ビット線
ＢＬの電位は昇圧接地電位Ｖｓｓ′までしか低下しな
い。したがって、ワード線ＷＬの電位はビット線ＢＬの
電位よりもわずかに低くなる。そのため、トランスファ
ーゲート２は実質的に強く非導通状態となるので、トラ
ンスファーゲート２内に流れるサブスレッショルド電流
Ｉｓｔｈが低減される。
【０１０５】この実施例８によれば、いわゆる昇圧セン
スグランド方式が採用されているため、メモリセルのデ
ータ保持性能が向上するとともに、データの高速読出が
可能となる。また、昇圧接地線が階層化され、非選択の
メモリブロックにおけるセグメント昇圧接地線５７には
昇圧接地電位Ｖｓｓ′が供給されないため、昇圧接地電
位発生回路５４の消費電力が低減される。したがって、
昇圧接地電位発生回路５４のトランジスタ５４１のサイ
ズを小さくすることができるので、レイアウト面積が低
減される。
スグランド方式が採用されているため、メモリセルのデ
ータ保持性能が向上するとともに、データの高速読出が
可能となる。また、昇圧接地線が階層化され、非選択の
メモリブロックにおけるセグメント昇圧接地線５７には
昇圧接地電位Ｖｓｓ′が供給されないため、昇圧接地電
位発生回路５４の消費電力が低減される。したがって、
昇圧接地電位発生回路５４のトランジスタ５４１のサイ
ズを小さくすることができるので、レイアウト面積が低
減される。
【０１０６】［実施例９］図２１は、この発明の実施例
９によるＤＲＡＭの構成を示すブロック図である。図２
１を参照して、この実施例９では選択トランジスタ４６
の各々に高い値を有する抵抗４８が並列に接続されてい
る。したがって、非選択のメモリブロックにおけるセグ
メント昇圧接地線５７にも抵抗４８を介してわずかに昇
圧接地電位Ｖｓｓ′が供給される。したがって、非選択
のメモリブロックにおけるセグメント昇圧接地線５７の
電位がある程度保証される。
９によるＤＲＡＭの構成を示すブロック図である。図２
１を参照して、この実施例９では選択トランジスタ４６
の各々に高い値を有する抵抗４８が並列に接続されてい
る。したがって、非選択のメモリブロックにおけるセグ
メント昇圧接地線５７にも抵抗４８を介してわずかに昇
圧接地電位Ｖｓｓ′が供給される。したがって、非選択
のメモリブロックにおけるセグメント昇圧接地線５７の
電位がある程度保証される。
【０１０７】［実施例１０］図２２は、この発明の実施
例１０によるＤＲＡＭの構成を示すブロック図である。
図２２を参照して、この実施例１０ではメモリブロック
ＭＢ１，ＭＢ２…に対応してモニタパッド６０が配置さ
れている。このモニタパッド６０はチップの外部に設け
られ、対応するセグメント昇圧接地線５７に接続されて
いる。
例１０によるＤＲＡＭの構成を示すブロック図である。
図２２を参照して、この実施例１０ではメモリブロック
ＭＢ１，ＭＢ２…に対応してモニタパッド６０が配置さ
れている。このモニタパッド６０はチップの外部に設け
られ、対応するセグメント昇圧接地線５７に接続されて
いる。
【０１０８】この実施例１０によれば、ＤＲＡＭの加速
試験を行なうことができる。すなわち、まずモニタパッ
ド６０に接地電位Ｖｓｓが与えられ、これにより選択メ
モリブロックにおけるセンスアンプには、昇圧接地電位
Ｖｓｓ′ではなく、接地電位Ｖｓｓが供給される。これ
によりメモリセルのサブスレッショルド電流Ｉｓｔｈが
増加するので、ディスターブリフレッシュの加速試験を
行なうことができる。また、ビット線ＢＬ，／ＢＬの電
位の振幅が変化させられるので、メモリセルにリストア
される電荷量が変化させられる。したがって、センスア
ンプ２８の動作マージンをテストすることができる。こ
のように、モニタパッド６０に与える電位を変化させる
と、能率的に加速試験を行なうことができる。
試験を行なうことができる。すなわち、まずモニタパッ
ド６０に接地電位Ｖｓｓが与えられ、これにより選択メ
モリブロックにおけるセンスアンプには、昇圧接地電位
Ｖｓｓ′ではなく、接地電位Ｖｓｓが供給される。これ
によりメモリセルのサブスレッショルド電流Ｉｓｔｈが
増加するので、ディスターブリフレッシュの加速試験を
行なうことができる。また、ビット線ＢＬ，／ＢＬの電
位の振幅が変化させられるので、メモリセルにリストア
される電荷量が変化させられる。したがって、センスア
ンプ２８の動作マージンをテストすることができる。こ
のように、モニタパッド６０に与える電位を変化させる
と、能率的に加速試験を行なうことができる。
【０１０９】［実施例１１］図２３は、この発明の実施
例１１によるＤＲＡＭの構成を示すブロック図である。
図２３を参照して、この実施例１１では昇圧電源電位発
生回路６２によって生成された昇圧電源電位Ｖｐｐは、
選択トランジスタ４６を介してメモリブロックＭＢ１，
ＭＢ２…のワードドライバ２０に供給される。各ワード
ドライバ２０は、複数のＣＭＯＳインバータを備える。
各インバータは、ＰチャネルＭＯＳトランジスタ６４お
よびＮチャネルＭＯＳトランジスタ６６から構成され
る。１つのワードドライバ２０におけるすべてのＰチャ
ネルＭＯＳトランジスタ６４のソース電極は１本のセグ
メント昇圧電源線６５に接続される。すべてのメモリブ
ロックにおけるセグメント昇圧電源線６５は選択トラン
ジスタ４６を介してグローバル昇圧電源線６３に接続さ
れる。また、セグメント昇圧電源線６５にはモニタパッ
ド６８が接続されている。
例１１によるＤＲＡＭの構成を示すブロック図である。
図２３を参照して、この実施例１１では昇圧電源電位発
生回路６２によって生成された昇圧電源電位Ｖｐｐは、
選択トランジスタ４６を介してメモリブロックＭＢ１，
ＭＢ２…のワードドライバ２０に供給される。各ワード
ドライバ２０は、複数のＣＭＯＳインバータを備える。
各インバータは、ＰチャネルＭＯＳトランジスタ６４お
よびＮチャネルＭＯＳトランジスタ６６から構成され
る。１つのワードドライバ２０におけるすべてのＰチャ
ネルＭＯＳトランジスタ６４のソース電極は１本のセグ
メント昇圧電源線６５に接続される。すべてのメモリブ
ロックにおけるセグメント昇圧電源線６５は選択トラン
ジスタ４６を介してグローバル昇圧電源線６３に接続さ
れる。また、セグメント昇圧電源線６５にはモニタパッ
ド６８が接続されている。
【０１１０】いずれか１つのブロック選択信号がＨレベ
ルになると、対応するメモリブロックが活性化されると
ともに、そのメモリブロックにおけるワードドライバ２
０に昇圧電源電位Ｖｐｐが供給される。これによりその
ワードドライバ２０におけるセグメント昇圧電源線６５
の電位が昇圧電源電位Ｖｐｐまで上昇する。
ルになると、対応するメモリブロックが活性化されると
ともに、そのメモリブロックにおけるワードドライバ２
０に昇圧電源電位Ｖｐｐが供給される。これによりその
ワードドライバ２０におけるセグメント昇圧電源線６５
の電位が昇圧電源電位Ｖｐｐまで上昇する。
【０１１１】一方、非選択のメモリブロックにおけるワ
ードドライバ２０には昇圧電源電位Ｖｐｐは供給されな
い。したがって、それらワードドライバ２０におけるセ
グメント昇圧電源線６５は電気的にフローティング状態
となる。
ードドライバ２０には昇圧電源電位Ｖｐｐは供給されな
い。したがって、それらワードドライバ２０におけるセ
グメント昇圧電源線６５は電気的にフローティング状態
となる。
【０１１２】たとえばメモリブロックＭＢ１が選択され
た場合は、そのメモリブロックＭＢ１のワードトランジ
スタ２０におけるセグメント昇圧電源線６５の電位が昇
圧電源電位Ｖｐｐまで上昇する。ワードドライバ２０の
各インバータは、行デコーダ１８から供給されるデコー
ド信号ＷＤ１Ａ，ＷＤ１Ｂ…に応答してワード線駆動信
号ＷＬ１Ａ，ＷＬ１Ｂ…を生成する。たとえばデコード
信号ＷＤ１ＡがＬレベルになると、対応するＰチャネル
ＭＯＳトランジスタ６４が導通状態となり、昇圧電源電
位Ｖｂｂがそのトランジスタ６４を介して駆動信号ＷＬ
１Ａとしてワード線ＷＬに供給される。これにより、そ
のワード線ＷＬの電位は接地電位Ｖｓｓから昇圧電源電
位Ｖｐｐまで上昇する。したがって、そのワード線ＷＬ
に接続されたすべてのメモリセル１には十分な電荷が蓄
積され得る。
た場合は、そのメモリブロックＭＢ１のワードトランジ
スタ２０におけるセグメント昇圧電源線６５の電位が昇
圧電源電位Ｖｐｐまで上昇する。ワードドライバ２０の
各インバータは、行デコーダ１８から供給されるデコー
ド信号ＷＤ１Ａ，ＷＤ１Ｂ…に応答してワード線駆動信
号ＷＬ１Ａ，ＷＬ１Ｂ…を生成する。たとえばデコード
信号ＷＤ１ＡがＬレベルになると、対応するＰチャネル
ＭＯＳトランジスタ６４が導通状態となり、昇圧電源電
位Ｖｂｂがそのトランジスタ６４を介して駆動信号ＷＬ
１Ａとしてワード線ＷＬに供給される。これにより、そ
のワード線ＷＬの電位は接地電位Ｖｓｓから昇圧電源電
位Ｖｐｐまで上昇する。したがって、そのワード線ＷＬ
に接続されたすべてのメモリセル１には十分な電荷が蓄
積され得る。
【０１１３】図２４は、このＤＲＡＭのテストモードに
おける動作を示すタイミングチャートである。このＤＲ
ＡＭにおいては、上述したアクティブ時だけでなく、図
２４（ａ）に示されるように行アドレスストローブ信号
／ＲＡＳがＨレベルにあるスタンバイ時においても、図
２４（ｂ）に示されるようにチップ内部で発生されたテ
スト信号ＴＥがＨレベルになると、図２４（ｃ）に示さ
れるアドレス信号が取込まれる。ここで、テスト信号Ｔ
Ｅは、たとえばＷＣＢＲサイクルにおいて特定ピンの電
位が昇圧電源電位Ｖｐｐ以上になったとき生成される。
おける動作を示すタイミングチャートである。このＤＲ
ＡＭにおいては、上述したアクティブ時だけでなく、図
２４（ａ）に示されるように行アドレスストローブ信号
／ＲＡＳがＨレベルにあるスタンバイ時においても、図
２４（ｂ）に示されるようにチップ内部で発生されたテ
スト信号ＴＥがＨレベルになると、図２４（ｃ）に示さ
れるアドレス信号が取込まれる。ここで、テスト信号Ｔ
Ｅは、たとえばＷＣＢＲサイクルにおいて特定ピンの電
位が昇圧電源電位Ｖｐｐ以上になったとき生成される。
【０１１４】このように、テストモードではスタンバイ
時にもアドレス信号が取込まれ、そのアドレス信号は行
デコーダによってデコードされてワードドライバ２０に
供給される。図３１は従来のテストモードにおける動作
を示すタイミングチャートである。図２４のタイミング
チャートをこの図３１のタイミングチャートと比較すれ
ば明らかなように、テスト信号ＴＥがＨレベルになると
アドレス信号が取込まれ、さらに図２４（ｄ）に示され
るように、たとえばブロック選択信号ＢＳ１がＨレベル
になると、その選択されたメモリブロックＭＢ１内のセ
グメント昇圧電源線６５の電位が上昇する。もしもその
セグメント昇圧電源線６５からリーク電流が流れると、
このセグメント昇圧電源線６５の電位は昇圧電源電位Ｖ
ｐｐまで上昇しない。このセグメント昇圧電源線６５の
電位はモニタパッド６８を介してモニタされる。したが
って、このモニタパッド６８の電位が昇圧電源電位Ｖｐ
ｐまで上昇しない場合は、そのメモリブロックは不良で
あるため、予備のメモリブロックと置換さる。一方、図
２４（ｆ）および（ｇ）に示されるように、非選択のメ
モリブロックＭＢ２においては、ブロック選択信号ＢＳ
２がＬレベルのまま維持されるため、そのメモリブロッ
クＭＢ２内のセグメント昇圧電源線６５の電位は上昇し
ない。
時にもアドレス信号が取込まれ、そのアドレス信号は行
デコーダによってデコードされてワードドライバ２０に
供給される。図３１は従来のテストモードにおける動作
を示すタイミングチャートである。図２４のタイミング
チャートをこの図３１のタイミングチャートと比較すれ
ば明らかなように、テスト信号ＴＥがＨレベルになると
アドレス信号が取込まれ、さらに図２４（ｄ）に示され
るように、たとえばブロック選択信号ＢＳ１がＨレベル
になると、その選択されたメモリブロックＭＢ１内のセ
グメント昇圧電源線６５の電位が上昇する。もしもその
セグメント昇圧電源線６５からリーク電流が流れると、
このセグメント昇圧電源線６５の電位は昇圧電源電位Ｖ
ｐｐまで上昇しない。このセグメント昇圧電源線６５の
電位はモニタパッド６８を介してモニタされる。したが
って、このモニタパッド６８の電位が昇圧電源電位Ｖｐ
ｐまで上昇しない場合は、そのメモリブロックは不良で
あるため、予備のメモリブロックと置換さる。一方、図
２４（ｆ）および（ｇ）に示されるように、非選択のメ
モリブロックＭＢ２においては、ブロック選択信号ＢＳ
２がＬレベルのまま維持されるため、そのメモリブロッ
クＭＢ２内のセグメント昇圧電源線６５の電位は上昇し
ない。
【０１１５】この実施例１１によれば、選択されたメモ
リブロックにおけるセグメント昇圧電源線６５だけに昇
圧電源電位Ｖｐｐが供給され、非選択のメモリブロック
におけるセグメント昇圧電源線には昇圧電源電位Ｖｐｐ
が供給されないため、昇圧電源電位発生回路６２の消費
電力が低減される。また、すべてのセグメント昇圧電源
線６５にはモニタパッド６８が接続されているため、各
メモリブロックが不良か否かが容易に判別される。した
がって、不良のメモリブロックを効率的に予備のメモリ
ブロックと置換することができる。
リブロックにおけるセグメント昇圧電源線６５だけに昇
圧電源電位Ｖｐｐが供給され、非選択のメモリブロック
におけるセグメント昇圧電源線には昇圧電源電位Ｖｐｐ
が供給されないため、昇圧電源電位発生回路６２の消費
電力が低減される。また、すべてのセグメント昇圧電源
線６５にはモニタパッド６８が接続されているため、各
メモリブロックが不良か否かが容易に判別される。した
がって、不良のメモリブロックを効率的に予備のメモリ
ブロックと置換することができる。
【０１１６】［実施例１２］図２５は、この発明の実施
例１２によるＤＲＡＭの構成を示す概念図である。図２
５を参照して、この実施例１２では図１の実施例１と異
なり、メモリセルアレイＭＡ１〜ＭＡ１６がＳＯＩ（Si
licon On Insulator）基板７０上に形成されている。Ｓ
ＯＩ基板７０は、シリコンなどからなるＰ型半導体基板
７１と、その上に形成されたＳｉＯ2 などからなる埋込
酸化層７２と、その上に形成されたシリコンなどからな
るＳＯＩ活性層７３とから構成される。ＳＯＩ基板７０
は、たとえばシリコン基板に酸素ガスを打ち込み、これ
により埋込酸化層を形成することによって製造すること
ができる。
例１２によるＤＲＡＭの構成を示す概念図である。図２
５を参照して、この実施例１２では図１の実施例１と異
なり、メモリセルアレイＭＡ１〜ＭＡ１６がＳＯＩ（Si
licon On Insulator）基板７０上に形成されている。Ｓ
ＯＩ基板７０は、シリコンなどからなるＰ型半導体基板
７１と、その上に形成されたＳｉＯ2 などからなる埋込
酸化層７２と、その上に形成されたシリコンなどからな
るＳＯＩ活性層７３とから構成される。ＳＯＩ基板７０
は、たとえばシリコン基板に酸素ガスを打ち込み、これ
により埋込酸化層を形成することによって製造すること
ができる。
【０１１７】また、メモリセルアレイＭＡ１〜ＭＡ１６
を含むメモリブロックはＬＯＣＯＳなどの素子分離膜９
によってそれぞれ分離されている。メモリセルアレイＭ
Ａ１〜ＭＡ１６が形成されているＳＯＩ活性層７３には
それぞれＰ+ 型コンタクト領域７５が形成されている。
したがって、選択されたメモリブロック内のコンタクト
領域７５に深い基板電位Ｖｂｂａが供給され、非選択の
メモリブロック内のコンタクト領域７５にそれぞれ浅い
基板電位Ｖｂｂｓが供給される。
を含むメモリブロックはＬＯＣＯＳなどの素子分離膜９
によってそれぞれ分離されている。メモリセルアレイＭ
Ａ１〜ＭＡ１６が形成されているＳＯＩ活性層７３には
それぞれＰ+ 型コンタクト領域７５が形成されている。
したがって、選択されたメモリブロック内のコンタクト
領域７５に深い基板電位Ｖｂｂａが供給され、非選択の
メモリブロック内のコンタクト領域７５にそれぞれ浅い
基板電位Ｖｂｂｓが供給される。
【０１１８】図２６は、図２５に示されたメモリセルア
レイの一部を示す断面図である。図２６を参照して、メ
モリセル１はトランスファーゲート２とセルキャパシタ
３とから構成される。トランスファーゲート２は、ワー
ド線ＷＬを構成するゲート電極と、２つのＮ型ソース／
ドレイン領域５と、それらソース／ドレイン領域５間に
形成されたＮ型ボディ領域７４とを有する。一方ソース
／ドレイン領域５は中間層７６を介してビット線ＢＬに
接続されている。他方ソース／ドレイン領域５はストレ
ージノード６に接続されている。ストレージノード６上
には絶縁膜を介してセルプレート７が形成されている。
ストレージノード６、絶縁膜およびセルプレート７によ
りセルキャパシタ３が構成されている。したがって、こ
のメモリセル２はいわゆるスタック構造を有する。
レイの一部を示す断面図である。図２６を参照して、メ
モリセル１はトランスファーゲート２とセルキャパシタ
３とから構成される。トランスファーゲート２は、ワー
ド線ＷＬを構成するゲート電極と、２つのＮ型ソース／
ドレイン領域５と、それらソース／ドレイン領域５間に
形成されたＮ型ボディ領域７４とを有する。一方ソース
／ドレイン領域５は中間層７６を介してビット線ＢＬに
接続されている。他方ソース／ドレイン領域５はストレ
ージノード６に接続されている。ストレージノード６上
には絶縁膜を介してセルプレート７が形成されている。
ストレージノード６、絶縁膜およびセルプレート７によ
りセルキャパシタ３が構成されている。したがって、こ
のメモリセル２はいわゆるスタック構造を有する。
【０１１９】また、メモリセルアレイＭＡ１〜ＭＡ１６
内のメモリセル１はいわゆるフィールドシールドによっ
てそれぞれ分離されている。すなわち、メモリセル１の
間にはフィールドシールド電極７７が形成されている。
したがって、コンタクト領域７５に供給された基板電位
はフィールドシールド電極７７下のＳＯＩ活性層７３に
供給され、さらにボディ領域７４にも供給される。
内のメモリセル１はいわゆるフィールドシールドによっ
てそれぞれ分離されている。すなわち、メモリセル１の
間にはフィールドシールド電極７７が形成されている。
したがって、コンタクト領域７５に供給された基板電位
はフィールドシールド電極７７下のＳＯＩ活性層７３に
供給され、さらにボディ領域７４にも供給される。
【０１２０】このように実施例１２によれば、メモリセ
ル１がＳＯＩ基板７０上に形成されているので、いわゆ
るソフトエラーはほとんど発生しない。また、メモリセ
ル１はフィールドシールドによって分離され、かつメモ
リセルアレイはＬＯＣＯＳによって分離されているの
で、コンタクト領域７５に供給された基板電位はすべて
のメモリセル１におけるトランスファーゲート２のボデ
ィ領域７４に供給される。したがって、ボディ領域７４
が電気的に固定されるため、ソース・ドレイン間の耐圧
が高くなるとともに、選択されたメモリセル１における
サブスレッショルドリーク電流が低減される。しかも、
非選択のメモリセル１においてストレージノード６から
半導体基板７１にはリーク電流はほとんど流れない。
ル１がＳＯＩ基板７０上に形成されているので、いわゆ
るソフトエラーはほとんど発生しない。また、メモリセ
ル１はフィールドシールドによって分離され、かつメモ
リセルアレイはＬＯＣＯＳによって分離されているの
で、コンタクト領域７５に供給された基板電位はすべて
のメモリセル１におけるトランスファーゲート２のボデ
ィ領域７４に供給される。したがって、ボディ領域７４
が電気的に固定されるため、ソース・ドレイン間の耐圧
が高くなるとともに、選択されたメモリセル１における
サブスレッショルドリーク電流が低減される。しかも、
非選択のメモリセル１においてストレージノード６から
半導体基板７１にはリーク電流はほとんど流れない。
【０１２１】以上、この発明の実施例を詳述したが、こ
の発明の範囲は上述した実施例によって限定されるもの
ではない。たとえば互いに異なる電位を生成する２つの
セルプレート電位発生回路、プリチャージ電位発生回
路、昇圧接地電位発生回路または昇圧電源電位発生回路
が設けられてもよいなど、この発明はその趣旨を逸脱し
ない範囲内で当業者の知識に基づき種々の改良、修正、
変形などを加えた態様で実施し得るものである。
の発明の範囲は上述した実施例によって限定されるもの
ではない。たとえば互いに異なる電位を生成する２つの
セルプレート電位発生回路、プリチャージ電位発生回
路、昇圧接地電位発生回路または昇圧電源電位発生回路
が設けられてもよいなど、この発明はその趣旨を逸脱し
ない範囲内で当業者の知識に基づき種々の改良、修正、
変形などを加えた態様で実施し得るものである。
【０１２２】
【発明の効果】請求項１に係る半導体記憶装置によれ
ば、選択されたメモリブロックだけに第１の内部電位が
供給され、非選択のメモリブロックには供給されないた
め、消費電力を低減することができる。
ば、選択されたメモリブロックだけに第１の内部電位が
供給され、非選択のメモリブロックには供給されないた
め、消費電力を低減することができる。
【０１２３】請求項２に係る半導体記憶装置によれば、
請求項１の効果に加えて、非選択のメモリブロックにも
第２の内部電位が供給されるため、その非選択のメモリ
ブロックにおける最低限の動作を保証することができ
る。
請求項１の効果に加えて、非選択のメモリブロックにも
第２の内部電位が供給されるため、その非選択のメモリ
ブロックにおける最低限の動作を保証することができ
る。
【０１２４】請求項３に係る半導体記憶装置によれば、
請求項１の効果に加えて、選択されたメモリブロックに
はトランジスタを介して第１の内部電位が供給されるた
め、メモリブロックに第２の電位を強力に供給すること
ができる。
請求項１の効果に加えて、選択されたメモリブロックに
はトランジスタを介して第１の内部電位が供給されるた
め、メモリブロックに第２の電位を強力に供給すること
ができる。
【０１２５】請求項４に係る半導体記憶装置によれば、
請求項３の効果に加えて、非選択のメモリブロックには
抵抗要素を介して第１の内部電位が供給されるため、非
選択のメモリブロックにおける最低限の動作を保証する
ことができる。
請求項３の効果に加えて、非選択のメモリブロックには
抵抗要素を介して第１の内部電位が供給されるため、非
選択のメモリブロックにおける最低限の動作を保証する
ことができる。
【０１２６】請求項５に係る半導体記憶装置によれば、
請求項１の効果に加えて、選択されたメモリブロックだ
けに基板電位が供給されるため、基板電位発生回路の消
費電力を低減することができるとともに、ディスターブ
リフレッシュの問題とポーズリフレッシュの問題とを同
時に解決することができる。
請求項１の効果に加えて、選択されたメモリブロックだ
けに基板電位が供給されるため、基板電位発生回路の消
費電力を低減することができるとともに、ディスターブ
リフレッシュの問題とポーズリフレッシュの問題とを同
時に解決することができる。
【０１２７】請求項６に係る半導体記憶装置によれば、
請求項１の効果に加えて、選択されたメモリブロックだ
けに基板電位が供給されるため、基板電位発生回路の消
費電力を低減することができるとともに、ディスターブ
リフレッシュの問題とポーズリフレッシュの問題とを同
時に解決することができる。また、メモリセルにおける
トランジスタがＳＯＩ基板上に形成されているため、い
わゆるソフトエラーが低減されるとともに、非選択のメ
モリセルにおいてセルキャパシタからＳＯＩ基板へのリ
ーク電流が低減される。しかも、選択されたメモリセル
においてはトランジスタのボディ領域が電気的に固定さ
れるため、サブスレッショルドによるリーク電流が低減
されるとともに、ソース・ドレイン間の耐圧が高くな
る。
請求項１の効果に加えて、選択されたメモリブロックだ
けに基板電位が供給されるため、基板電位発生回路の消
費電力を低減することができるとともに、ディスターブ
リフレッシュの問題とポーズリフレッシュの問題とを同
時に解決することができる。また、メモリセルにおける
トランジスタがＳＯＩ基板上に形成されているため、い
わゆるソフトエラーが低減されるとともに、非選択のメ
モリセルにおいてセルキャパシタからＳＯＩ基板へのリ
ーク電流が低減される。しかも、選択されたメモリセル
においてはトランジスタのボディ領域が電気的に固定さ
れるため、サブスレッショルドによるリーク電流が低減
されるとともに、ソース・ドレイン間の耐圧が高くな
る。
【０１２８】請求項７に係る半導体記憶装置によれば、
請求項１の効果に加えて、選択されたメモリブロックだ
けにセルプレート電位が供給されるため、セルプレート
電位発生回路の消費電力を低減することができる。
請求項１の効果に加えて、選択されたメモリブロックだ
けにセルプレート電位が供給されるため、セルプレート
電位発生回路の消費電力を低減することができる。
【０１２９】請求項８に係る半導体記憶装置によれば、
請求項１の効果に加えて、選択されたメモリブロックだ
けにビット線用のプリチャージ電位が供給されるため、
プリチャージ電位発生回路の消費電力を低減することが
できる。
請求項１の効果に加えて、選択されたメモリブロックだ
けにビット線用のプリチャージ電位が供給されるため、
プリチャージ電位発生回路の消費電力を低減することが
できる。
【０１３０】請求項９に係る半導体記憶装置によれば、
請求項１の効果に加えて、選択されたメモリブロックだ
けに昇圧接地電位が供給されるため、昇圧接地電位発生
回路の消費電力を低減することができる。
請求項１の効果に加えて、選択されたメモリブロックだ
けに昇圧接地電位が供給されるため、昇圧接地電位発生
回路の消費電力を低減することができる。
【０１３１】請求項１０に係る半導体記憶装置によれ
ば、請求項９の効果に加えて、第１のパッドに正規の接
地電位を供給することによって、ディスターブリフレッ
シュの加速試験を行なうことができる。
ば、請求項９の効果に加えて、第１のパッドに正規の接
地電位を供給することによって、ディスターブリフレッ
シュの加速試験を行なうことができる。
【０１３２】請求項１１に係る半導体記憶装置によれ
ば、請求項１の効果に加えて、選択されたメモリブロッ
クだけに昇圧電源電位が供給されるため、昇圧電源電位
発生回路の消費電力を低減することができる。しかも、
第２のパッドの電位をモニタすることによって、メモリ
ブロックが不良であるか否かを判別することができる。
ば、請求項１の効果に加えて、選択されたメモリブロッ
クだけに昇圧電源電位が供給されるため、昇圧電源電位
発生回路の消費電力を低減することができる。しかも、
第２のパッドの電位をモニタすることによって、メモリ
ブロックが不良であるか否かを判別することができる。
【図１】 この発明の実施例１によるＤＲＡＭの構成を
示す概念図である。
示す概念図である。
【図２】 この発明によるＤＲＡＭの全体構成を示すレ
イアウト図である。
イアウト図である。
【図３】 この発明によるＤＲＡＭにおける各メモリブ
ロックの構成を示すブロック図である。
ロックの構成を示すブロック図である。
【図４】 図３に示されたメモリセルアレイ、センスア
ンプ群、入出力回路およびプリチャージ回路群の具体的
構成を示す回路図である。
ンプ群、入出力回路およびプリチャージ回路群の具体的
構成を示す回路図である。
【図５】 図１に示された各スイッチ回路の具体的構成
を示す回路図である。
を示す回路図である。
【図６】 図５に示されたスイッチ回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図７】 図１に示された２つの基板電位発生回路の具
体的構成を示すブロック図である。
体的構成を示すブロック図である。
【図８】 図１に示されたＤＲＡＭにおけるＣＢＲリフ
レッシュサイクルを示すタイミングチャートである。
レッシュサイクルを示すタイミングチャートである。
【図９】 図１に示されたＤＲＡＭにおけるＣＢＲセル
フリフレッシュサイクルを示すタイミングチャートであ
る。
フリフレッシュサイクルを示すタイミングチャートであ
る。
【図１０】 この発明の実施例２によるＤＲＡＭの構成
を示す概念図である。
を示す概念図である。
【図１１】 図１０に示されたＤＲＡＭの構成を示すブ
ロック図である。
ロック図である。
【図１２】 この発明の実施例３によるＤＲＡＭの構成
を示すブロック図である。
を示すブロック図である。
【図１３】 この発明の実施例４によるＤＲＡＭの構成
を示すブロック図である。
を示すブロック図である。
【図１４】 セルプレート電位またはプリチャージ電位
を発生するための中間電位発生回路の構成を示す回路図
である。
を発生するための中間電位発生回路の構成を示す回路図
である。
【図１５】 この発明の実施例５によるＤＲＡＭの構成
を示すブロック図である。
を示すブロック図である。
【図１６】 この発明の実施例６によるＤＲＡＭの構成
を示すブロック図である。
を示すブロック図である。
【図１７】 この発明の実施例７によるＤＲＡＭの構成
を示すブロック図である。
を示すブロック図である。
【図１８】 この発明の実施例８によるＤＲＡＭの構成
を示すブロック図である。
を示すブロック図である。
【図１９】 図１８に示された昇圧接地電位発生回路の
具体的構成を示す回路図である。
具体的構成を示す回路図である。
【図２０】 図１８に示されたＤＲＡＭにおけるビット
線の電位変化を示すグラフである。
線の電位変化を示すグラフである。
【図２１】 この発明の実施例９によるＤＲＡＭの構成
を示すブロック図である。
を示すブロック図である。
【図２２】 この発明の実施例１０によるＤＲＡＭの構
成を示すブロック図である。
成を示すブロック図である。
【図２３】 この発明の実施例１１によるＤＲＡＭの構
成を示すブロック図である。
成を示すブロック図である。
【図２４】 図２３に示されたＤＲＡＭのテストモード
における動作を示すタイミングチャートである。
における動作を示すタイミングチャートである。
【図２５】 この発明の実施例１２によるＤＲＡＭの構
成を示す概念図である。
成を示す概念図である。
【図２６】 図２５に示されたメモリセルアレイの一部
を示す断面図である。
を示す断面図である。
【図２７】 ＤＲＡＭにおけるメモリセルの構成を示す
断面図である。
断面図である。
【図２８】 ポーズ時間と不良ビット数との関係を示す
グラフである。
グラフである。
【図２９】 従来のＣＢＲリフレッシュサイクルを示す
タイミングチャートである。
タイミングチャートである。
【図３０】 従来のＣＢＲセルフリフレッシュサイクル
を示すタイミングチャートである。
を示すタイミングチャートである。
【図３１】 従来のテストモードにおける動作を示すタ
イミングチャートである。
イミングチャートである。
１ メモリセル、２ トランスファーゲート、３ セル
キャパシタ、１０ ＤＲＡＭ、２０ ワードドライバ、
２８ センスアンプ、３０，３２，５８ 駆動トランジ
スタ、３４ プリチャージ回路、４０，４２ 基板電位
発生回路、４４スイッチ回路、４６ 選択トランジス
タ、４８ 抵抗、５０ セルプレート電位発生回路、５
２ プリチャージ電位発生回路、５４ 昇圧接地電位発
生回路、５５ グローバル昇圧接地線、５６ センスア
ンプ駆動回路、５７ セグメント昇圧接地線、６０，６
８ モニタパッド、６２ 昇圧電源電位発生回路、６３
グローバル昇圧電源線、６５ セグメント昇圧電源線、
ＢＬ，／ＢＬビット線、ＷＬ ワード線、ＭＡ，ＭＡ１
〜ＭＡ１６ メモリセルアレイ、ＭＢ，ＭＢ１〜ＭＢ１
６ メモリブロック、ＢＳ，ＢＳ１〜ＢＳ１６ ブロッ
ク選択信号、Ｖｂｂ，Ｖｂｂａ，Ｖｂｂｓ 基板電位、
Ｖｃｐ セルプレート電位、Ｖｂｌ プリチャージ電
位、Ｖｓｓ′ 昇圧接地電位、Ｖｐｐ 昇圧電源電位、
７０ ＳＯＩ基板、７４ ボディ領域。
キャパシタ、１０ ＤＲＡＭ、２０ ワードドライバ、
２８ センスアンプ、３０，３２，５８ 駆動トランジ
スタ、３４ プリチャージ回路、４０，４２ 基板電位
発生回路、４４スイッチ回路、４６ 選択トランジス
タ、４８ 抵抗、５０ セルプレート電位発生回路、５
２ プリチャージ電位発生回路、５４ 昇圧接地電位発
生回路、５５ グローバル昇圧接地線、５６ センスア
ンプ駆動回路、５７ セグメント昇圧接地線、６０，６
８ モニタパッド、６２ 昇圧電源電位発生回路、６３
グローバル昇圧電源線、６５ セグメント昇圧電源線、
ＢＬ，／ＢＬビット線、ＷＬ ワード線、ＭＡ，ＭＡ１
〜ＭＡ１６ メモリセルアレイ、ＭＢ，ＭＢ１〜ＭＢ１
６ メモリブロック、ＢＳ，ＢＳ１〜ＢＳ１６ ブロッ
ク選択信号、Ｖｂｂ，Ｖｂｂａ，Ｖｂｂｓ 基板電位、
Ｖｃｐ セルプレート電位、Ｖｂｌ プリチャージ電
位、Ｖｓｓ′ 昇圧接地電位、Ｖｐｐ 昇圧電源電位、
７０ ＳＯＩ基板、７４ ボディ領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有本 和民 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 日高 秀人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 鶴田 孝弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (11)
- 【請求項１】 各々が、複数のデータを記憶し、対応す
るブロック選択信号に応答して活性化される複数のメモ
リブロックと、 前記メモリブロックのための第１の内部電位を発生する
第１の内部電位発生手段と、 前記メモリブロックのうち活性化されたメモリブロック
を選択し、その選択されたメモリブロックに前記第１の
内部電位発生手段によって発生された第１の内部電位を
供給する選択手段とを備えた半導体記憶装置。 - 【請求項２】 前記メモリブロックのための第２の内部
電位を発生する第２の内部電位発生手段をさらに備え、 前記選択手段はさらに、その非選択のメモリブロックに
前記第２の内部電位発生手段によって発生された第２の
内部電位を供給することを特徴とする請求項１に記載の
半導体記憶装置。 - 【請求項３】 前記選択手段は、 前記メモリブロックに対応して設けられ、各々が前記第
１の内部電位が発生される前記第１の内部電位発生手段
の出力ノードと前記第１の内部電位が供給される対応す
るメモリブロックの入力ノードとの間に接続され、対応
するメモリブロックに供給されるブロック選択信号に応
答して導通状態となる複数のトランジスタを含むことを
特徴とする請求項１に記載の半導体記憶装置。 - 【請求項４】 前記選択手段はさらに、 前記メモリブロックに対応して設けられ、各々が対応す
るトランジスタと並列に接続された複数の抵抗要素を含
むことを特徴とする請求項３に記載の半導体記憶装置。 - 【請求項５】 前記メモリブロックの各々が、 列方向に配置された複数のワード線と、 行方向に配置された複数のビット線対と、 前記ワード線および前記ビット線対のいずれかの交点に
対応して配置され、各々が、対応するワード線に接続さ
れたゲート電極および対応するビット線対の一方に接続
された一方導通端子を有するトランジスタと、前記トラ
ンジスタの他方導通端子に接続された一方電極を有する
キャパシタとを含む複数のメモリセルとを含み、 前記第１の内部電位が前記複数のメモリセルにおけるト
ランジスタの基板に基板電位として供給されることを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項６】 前記メモリブロックの各々が、 列方向に配置された複数のワード線と、 行方向に配置された複数のビット線対と、 前記ワード線および前記ビット線対のいずれかの交点に
対応して配置され、各々が、対応するワード線に接続さ
れたゲート電極および対応するビット線対の一方に接続
された一方導通端子を有するトランジスタと、前記トラ
ンジスタの他方導通端子に接続された一方電極を有する
キャパシタとを含む複数のメモリセルとを含み、 前記複数のメモリセルにおけるトランジスタはＳＯＩ基
板上に形成され、かつソース領域とドレイン領域とそれ
らソース領域およびドレイン領域の間に位置するボディ
領域とをそれぞれ有し、 前記第１の内部電位が前記複数のメモリセルにおけるト
ランジスタのボディ領域に基板電位として供給されるこ
とを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項７】 前記メモリブロックの各々が、 列方向に配置された複数のワード線と、 行方向に配置された複数のビット線対と、 前記ワード線および前記ビット線対のいずれかの交点に
対応して配置され、各々が、対応するワード線に接続さ
れたゲート電極および対応するビット線対の一方に接続
された一方導通端子を有するトランジスタと、前記トラ
ンジスタの他方導通端子に接続された一方電極を有する
キャパシタとを含む複数のメモリセルとを含み、 前記第１の内部電位が前記複数のメモリセルにおけるキ
ャパシタの他方電極にセルプレート電位として供給され
ることを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項８】 前記メモリブロックの各々が、 列方向に配置された複数のワード線と、 行方向に配置された複数のビット線対と、 前記ワード線および前記ビット線対のいずれかの交点に
対応して配置され、各々が対応するワード線およびビッ
ト線対に接続された複数のメモリセルと、 前記ビット線対に対応して設けられ、各々が対応するビ
ット線対間の電位差を増幅する複数のセンスアンプ手段
と、 前記ビット線対に対応して設けられ、各々が対応するセ
ンスアンプ手段が活性化される前に対応するビット線対
に所定のプリチャージ電位を供給する複数のプリチャー
ジ手段とを含み、 前記第１の内部電位が前記複数のプリチャージ手段に前
記プリチャージ電位として供給されることを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項９】 前記メモリブロックの各々が、 列方向に配置された複数のワード線と、 行方向に配置された複数のビット線対と、 前記ワード線および前記ビット線対のいずれかの交点に
対応して配置され、各々が対応するワード線およびビッ
ト線対に接続された複数のメモリセルと、 前記ビット線対に対応して設けられ、各々が対応するビ
ット線対間の電位差を増幅する複数のセンスアンプ手段
と、 前記複数のセンスアンプ手段に正規の接地電位よりも高
い昇圧接地電位を供給して前記複数のセンスアンプ手段
を駆動するセンスアンプ駆動手段とを含み、 前記第１の内部電位が前記センスアンプ駆動手段に前記
昇圧接地電位として供給されることを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項１０】 前記メモリブロックに対応して設けら
れ、各々が前記昇圧接地電位が供給される対応するメモ
リブロックの入力ノードに接続された複数の第１のパッ
ドをさらに備えたことを特徴とする請求項９に記載の半
導体記憶装置。 - 【請求項１１】 前記メモリブロックの各々が、 列方向に配置された複数のワード線と、 行方向に配置された複数のビット線対と、 前記ワード線および前記ビット線対のいずれかの交点に
対応して配置され、各々が対応するワード線およびビッ
ト線対に接続された複数のメモリセルと、 前記ワード線のうち１つを選択し、その選択されたワー
ド線に正規の電源電位よりも高い昇圧電源電位を供給す
るワード線駆動手段とを含み、 前記第１の内部電位が前記ワード線駆動手段に前記昇圧
電源電位として供給され、 前記メモリブロックに対応して設けられ、各々が前記昇
圧電源電位が供給される対応するメモリブロックの入力
ノードに接続された複数の第２のパッドをさらに備えた
ことを特徴とする請求項１に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223040A JPH0887881A (ja) | 1994-09-19 | 1994-09-19 | 半導体記憶装置 |
| US08/466,049 US5604707A (en) | 1994-09-19 | 1995-06-06 | Semiconductor memory device responsive to hierarchical internal potentials |
| KR1019950030098A KR100202059B1 (ko) | 1994-09-19 | 1995-09-14 | 계층화된 내부전위에 응답하여 동작하는 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223040A JPH0887881A (ja) | 1994-09-19 | 1994-09-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0887881A true JPH0887881A (ja) | 1996-04-02 |
Family
ID=16791906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223040A Pending JPH0887881A (ja) | 1994-09-19 | 1994-09-19 | 半導体記憶装置 |
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|---|---|
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| JP (1) | JPH0887881A (ja) |
| KR (1) | KR100202059B1 (ja) |
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| US8174866B2 (en) | 2009-09-08 | 2012-05-08 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
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- 1995-09-14 KR KR1019950030098A patent/KR100202059B1/ko not_active IP Right Cessation
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Also Published As
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| KR960012006A (ko) | 1996-04-20 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030513 |