JPH08149801A

JPH08149801A - 昇圧回路装置

Info

Publication number: JPH08149801A
Application number: JP6285214A
Authority: JP
Inventors: Shigeo Kuboki; 茂雄久保木; Mitsuhiko Okutsu; 光彦奥津; Masahiro Shiina; 雅裕椎名; Takehiro Ota; 武廣太田
Original assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Priority date: 1994-11-18
Filing date: 1994-11-18
Publication date: 1996-06-07
Anticipated expiration: 2017-08-05
Also published as: JP3310796B2

Abstract

(57)【要約】【目的】昇圧効率や昇圧電圧レベルが大きく、しか
も、全体を小型に構成できるとともに、１．８Ｖ以下の
低電圧を高効率で昇圧できる昇圧回路装置を昇圧回路装
置を提供する。【構成】昇圧クロック信号（ＣＬＫ）入力端子１３と
電圧出力端子９間に接続された昇圧用キャパシタ１と、
電源電圧供給端子１１と電圧出力端子９間に接続された
電源電圧供給用ＭＯＳトランジスタ２と、昇圧クロック
信号（ＣＬＫ）入力端子１３と電源電圧供給用ＭＯＳト
ランジスタ２のゲ−ト電極間に接続され、昇圧クロック
信号（ＣＬＫ）に対応して電源電圧供給用ＭＯＳトラン
ジスタ２をオン／オフするゲート駆動回路６とを備え、
ゲート駆動回路６の電源電圧は電圧出力端子９から供給
するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、昇圧回路装置に係わ
り、特に、低電圧の昇圧を高効率、かつ、優れた昇圧特
性をもって達成させることが可能であり、半導体集積回
路（ＩＣ）等の電源にに用いて好適な昇圧回路装置に関
する。

【０００２】

【従来の技術】近年、駆動源に電池を用いている機器、
いわゆる、電池駆動機器の需要が拡大されるに伴い、半
導体集積回路においても、電源電圧を０．９乃至１．８
Ｖ程度の低電圧に設定する動きが強まっている。そし
て、電源にこのような低電圧を用いたときには、所要の
回路部分、例えば、ＭＯＳトランジスタのオン抵抗を低
減させる回路やレベル伝達特性を改善する回路部分等
に、比較的高い動作電圧を供給する必要があるため、電
源の低電圧を所要の電圧まで昇圧させる昇圧回路装置が
用いられている。

【０００３】ところで、図１０は、かかる既知の昇圧回
路装置の構成の一例を示す回路構成図であって、例え
ば、「１９９３ＩＥＥＥＣｕｓｔｏｍＩｎｔｅｇ
ｒａｔｅｄＣｉｒｃｕｉｔＣｏｎｆ」ｐｐ．２５．
４．１−ｐｐ．２５．４．４に示されているものであ
る。また、図１１は、この既知の昇圧回路装置の各部の
動作状態を示す電圧波形図である。

【０００４】図１０において、８１は第１の昇圧用キャ
パシタ、８２は第２の昇圧用キャパシタ、８３は第１の
電源供給用ＮチャネルＭＯＳトランジスタ、８４は第２
の電源供給用ＮチャネルＭＯＳトランジスタ、８５はダ
イオード接続された第１の電荷転送用ＮチャネルＭＯＳ
トランジスタ、８６は同じくダイオード接続された第２
の電荷転送用ＮチャネルＭＯＳトランジスタ、８７は電
圧クランプ用ＮチャネルＭＯＳトランジスタ、８８は電
圧発生回路、８９は等価負荷容量を表す負荷用キャパシ
タ、９０は昇圧クロック信号入力端子、９１は反転昇圧
クロック信号入力端子、９２は第１の電圧出力端子、９
３は第２の電圧出力端子、９４は電源電圧供給端子、９
５は共通の電圧出力端子、９６は負荷側出力端子であ
る。

【０００５】そして、第１の昇圧用キャパシタ８１は、
昇圧クロック信号入力端子９０と第１の電圧出力端子９
２の間に、第２の昇圧用キャパシタ８２は、反転昇圧ク
ロック信号入力端子９１と第２の電圧出力端子９３の間
にそれぞれ接続されている。第１の電源供給用Ｎチャネ
ルＭＯＳトランジスタ８３は、電源電圧供給端子９４と
第１の電圧出力端子９２の間に、第２の電源供給用Ｎチ
ャネルＭＯＳトランジスタ８４は、電源電圧供給端子９
４と第２の電圧出力端子９３の間にそれぞれ接続されて
いる。第１の電荷転送用ＮチャネルＭＯＳトランジスタ
８５は、第１の電圧出力端子９２と共通の電圧出力端子
９５の間に、第２の電荷転送用ＮチャネルＭＯＳトラン
ジスタ８６は、第２の電圧出力端子９３と共通の電圧出
力端子９５の間にそれぞれ接続されている。電圧クラン
プ用ＮチャネルＭＯＳトランジスタ８７は、共通の電圧
出力端子９５と負荷側出力端子９６に接続され、電圧ク
ランプ用ＮチャネルＭＯＳトランジスタ８７のゲートに
電圧発生回路８８が接続されている。また、負荷用キャ
パシタ８９は負荷側出力端子９６と接地間に接続されて
いる。

【０００６】前記構成による昇圧回路装置の動作を、図
１０を用いて説明する。

【０００７】まず、第１の昇圧用キャパシタ８１側にお
いては、時間ｔ０に、昇圧クロック信号（ＣＫ）が低レ
ベル、即ち、接地レベル（Ｌ）に、反転昇圧クロック信
号（ＣＫＮ）が高レベル、即ち、電源電圧レベル（Ｈ）
になると、第１の昇圧用キャパシタ８１は第１の電源供
給用ＮチャネルＭＯＳトランジスタ８３を通して供給さ
れる電源電圧供給端子９４の供給電圧（Ｖｃｃ）によっ
てプリチャ−ジされる。このプリチャ−ジは、時間ｔ１
になるまで続けられ、第１の昇圧用キャパシタ８１の第
１の電圧出力端子９２側は、（Ｖｃｃ−Ｖｔｈｎ）に等
しい電圧（この場合、ＶｔｈｎはＮチャネルＭＯＳトラ
ンジスタのしきい値電圧）になる。続く、時間ｔ１に、
昇圧クロック信号（ＣＫ）が高レベル（Ｈ）に、反転昇
圧クロック信号（ＣＫＮ）が低レベル（Ｌ）になると、
第１の昇圧用キャパシタ８１の昇圧クロック信号入力端
子９０側の電圧が接地電圧から電源電圧（Ｖｃｃ）まで
上昇したことにより、第１の昇圧用キャパシタ８１の第
１の電圧出力端子９２側も同じく電源電圧（Ｖｃｃ）に
等しいだけ上昇し、その電圧値は理想上（Ｖｃｃ−Ｖｔ
ｈｎ＋Ｖｃｃ）＝（２Ｖｃｃ−Ｖｔｈｎ）に昇圧される
筈であるが、現実には、各種の配線容量、第１の電源供
給用ＮチャネルＭＯＳトランジスタ８３の電極間容量等
の寄生容量が存在するため、昇圧レベルはその電圧値
（２Ｖｃｃ−Ｖｔｈｎ）よりもやや低い電圧値で安定化
される。

【０００８】一方、第２の昇圧用キャパシタ８２側にお
いては、時間ｔ０に、昇圧クロック信号（ＣＫ）が低レ
ベル（Ｌ）に、反転昇圧クロック信号（ＣＫＮ）が高レ
ベル（Ｈ）になると、第１の昇圧用キャパシタ８１側の
ところで述べた理由と同じ理由により、第２の昇圧用キ
ャパシタ８２の第２の電圧出力端子９３側の電圧値は、
（２Ｖｃｃ−Ｖｔｈｎ）よりもやや低い値になる。続
く、時間ｔ１に、昇圧クロック信号（ＣＫ）が高レベル
（Ｈ）に、反転昇圧クロック信号（ＣＫＮ）が低レベル
（Ｌ）になると、第２の昇圧用キャパシタ８２の反転昇
圧クロック信号入力端子９１側の電圧が電源電圧（Ｖｃ
ｃ）から接地電圧まで下降したことにより、第２の昇圧
用キャパシタ８２の第２の電圧出力端子９３側も同じよ
うに電源電圧（Ｖｃｃ）に等しいだけ下降し、それによ
りその電圧値は（２Ｖｃｃ−Ｖｔｈｎ−Ｖｃｃ）＝（Ｖ
ｃｃ−Ｖｔｈｎ）にまで低下する。

【０００９】以上の説明は、昇圧クロック信号（ＣＫ）
及び反転昇圧クロック信号（ＣＫＮ）における変化の最
初の１サイクル時の動作に係わるものであるが、それに
続く昇圧クロック信号（ＣＫ）及び反転昇圧クロック信
号（ＣＫＮ）における変化の次の１サイクル時において
も、第１の昇圧用キャパシタ８１側及び第２の昇圧用キ
ャパシタ８２側では、既に述べた最初の１サイクル時の
動作と同じ動作が行われ、さらに、前記次の１サイクル
以降の各サイクルにおいても、第１の昇圧用キャパシタ
８１側及び第２の昇圧用キャパシタ８２側では、既に述
べた最初の１サイクル時の動作と同じ動作が行われる。

【００１０】そして、第１の電圧出力端子９２に得られ
た電圧及び第２の電圧出力端子９３に得られた電圧は、
それぞれ、第１の電荷転送用ＮチャネルＭＯＳトランジ
スタ８５及び第２の電荷転送用ＮチャネルＭＯＳトラン
ジスタ８６を介して共通の電圧出力端子９５に伝送さ
れ、この共通の電圧出力端子９５に生じる電圧は、第１
及び第２の電荷転送用ＮチャネルＭＯＳトランジスタ８
５、８６のチャ−ジポンプ作用によって漸増するように
なるが、最終的に昇圧される電圧値Ｖｏは、負荷用キャ
パシタ８９の容量（ＣＬ）と第１の昇圧用キャパシタ８
１（または第２の昇圧用キャパシタ８２）の容量Ｃ１
（Ｃ２）との比率で決定され、以下の式で表わされる。

【００１１】Ｖｏ＝Ｖｃｃ−２Ｖｔｈｎ＋｛Ｃ１／(Ｃ
１＋ＣＬ）｝Ｖｃｃまた、負荷側出力端子９６の電圧値は、共通の電圧出力
端子９５と負荷側出力端子９６との間に設けられた電圧
クランプ用ＮチャネルＭＯＳトランジスタ８７及びその
ゲートに接続された電圧発生回路８８によって、電圧発
生回路８８の出力電圧をＶＢとすれば、（ＶＢ−Ｖｔｈ
ｎ）を上限値とする値に抑えられる。

【００１２】

【発明が解決しようとする課題】前記既知の昇圧回路装
置は、第１及び第２の昇圧用キャパシタ８１、８２で得
られるプリチャ−ジ電圧が、電源電圧（Ｖｃｃ）よりも
ＮチャネルＭＯＳトランジスタのしきい値電圧（Ｖｔｈ
ｎ）分だけ低い電圧（Ｖｃｃ−Ｖｔｈｎ）になり、しか
も、チャ−ジポンプの動作時に、共通の電圧出力端子９
５に生じる電圧もＮチャネルＭＯＳトランジスタのしき
い値電圧（Ｖｔｈｎ）分だけ低い電圧になるため、チャ
−ジポンプの動作時における共通の電圧出力端子９５へ
の電荷移動量（チャ−ジパケット）が低下し、昇圧回路
装置の昇圧効率や昇圧電圧レベルを落さざるを得ないと
いう問題がある。

【００１３】一般に、昇圧回路装置の昇圧効率を上昇さ
せるためには、第１及び第２の昇圧用キャパシタ８１、
８２の容量（Ｃ１、Ｃ２）を負荷用キャパシタ８９の容
量（ＣＬ）よりも充分大きくなるように設計すればよい
ことが知られているが、このような設計を行った昇圧回
路装置は、第１及び第２の昇圧用キャパシタ８１、８２
の容積が大きくなり、第１及び第２の昇圧用キャパシタ
８１、８２の占有面積が増大し、全体に大型化してしま
うという問題がある。

【００１４】さらに、前記既知の昇圧回路装置は、負荷
側出力端子９６に生じる電圧値がある値以上に上昇する
のを制限するため、出力電圧ＶＢを発生する電圧発生回
路８８を用いているが、この電圧発生回路８８は低電圧
の電源で動作させることができないため、別途、比較的
高い電圧を発生する電源を必要とするという問題もあ
る。

【００１５】本発明は、かかる問題点を全て解決しよう
とするもので、その目的は、昇圧効率や昇圧電圧レベル
が大きく、しかも、全体を小型に構成できるとともに、
１．８Ｖ以下の低電圧を高効率で昇圧できる昇圧回路装
置を提供することにある。

【００１６】

【課題を解決するための手段】前記目的の達成のため
に、本発明は、昇圧クロック信号入力端子と電圧出力端
子間に接続された昇圧用容量素子と、電源電圧供給端子
と前記電圧出力端子間に接続されたスイッチング用ＭＯ
Ｓトランジスタと、前記昇圧クロック信号入力端子と前
記スイッチング用ＭＯＳトランジスタのゲ−ト電極間に
接続され、前記昇圧クロック信号に対応して前記スイッ
チング用ＭＯＳトランジスタスイッチをオン／オフする
ゲート駆動回路とを備え、前記ゲート駆動回路の電源電
圧は前記電圧出力端子から供給される第１の手段を備え
る。

【００１７】また、前記目的の達成のために、本発明
は、昇圧クロック信号入力端子と第１の電圧出力端子間
に接続された第１の昇圧用容量素子と、反転昇圧クロッ
ク信号入力端子と第２の電圧出力端子間に接続された第
２の昇圧用容量素子と、電源電圧端子と前記第１の電圧
出力端子間に接続された第１のスイッチング用ＭＯＳト
ランジスタと、前記電源電圧端子と前記第２の電圧出力
端子間に接続された第２のスイッチング用ＭＯＳトラン
ジスタと、前記昇圧クロック信号入力端子と前記第１の
スイッチング用ＭＯＳトランジスタのゲ−ト電極間に接
続され、前記昇圧クロック信号に応じて前記第１のスイ
ッチング用ＭＯＳトランジスタをオン／オフする第１の
ゲート駆動回路と、前記昇圧クロック信号入力端子と前
記第２のスイッチング用ＭＯＳトランジスタのゲ−ト電
極間に接続され、前記昇圧クロック信号に応じて前記第
２のスイッチング用ＭＯＳトランジスタをオン／オフす
る第２のゲート駆動回路とを備え、前記第１のゲート駆
動回路の電源電圧を前記第１の電圧出力端子から供給
し、前記第２のゲート駆動回路の電源電圧を前記第２の
電圧出力端子から供給する第２の手段を備える。

【００１８】さらに、前記目的を達成するために、本発
明は、昇圧クロック信号が入力される制御論理回路の第
１の出力と電圧出力端子間に接続された昇圧用容量素子
と、前記電圧出力端子と電源電圧供給端子間に接続さ
れ、ゲートが前記制御論理回路の第２の出力に接続され
た第１のスイッチング用デプレション型ＭＯＳトランジ
スタと、前記電圧出力端子と負荷側出力端子間に接続さ
れた第２のスイッチング用デプレション型ＭＯＳトラン
ジスタと、前記電圧出力端子と接地間に配置され、入力
が前記制御論理回路の第２の出力に接続された相補ＭＯ
Ｓトランジスタインバータ段とを備えており、前記相補
ＭＯＳトランジスタインバータ段の出力が前記第２のス
イッチング用デプレション型ＭＯＳトランジスタのゲ−
トに接続されている第３の手段を備える。

【００１９】

【作用】前記第１の手段においては、昇圧クロック信号
入力端子と電圧出力端子間に昇圧用容量素子を、電源電
圧供給端子と電圧出力端子間に電源電圧供給用（スイッ
チング用）ＭＯＳトランジスタを、昇圧クロック信号入
力端子と電源電圧供給用ＭＯＳトランジスタのゲ−ト間
に、昇圧クロック信号を電源電圧供給用ＭＯＳトランジ
スタのゲ−トに供給するゲート駆動回路をそれぞれ接続
し、かつ、このゲート駆動回路の電源電圧を電圧出力端
子から得るようにしているので、昇圧用容量素子に供給
される昇圧クロック信号の立上りのタイミング、即ち、
電圧出力端子が昇圧されるタイミングに合わせて、電源
電圧供給用ＭＯＳトランジスタが非導通になり、電圧出
力端子が電源電圧供給端子から隔離される。

【００２０】このように、前記第１の手段によれば、電
圧出力端子は、電源電圧供給端子からの隔離により、電
源電圧によってクランプされることがなくなるので、電
圧出力端子の電圧を電源電圧以上に上昇させることが可
能になる。

【００２１】また、この第１の手段において、既知の昇
圧回路装置のように、電圧出力端子と負荷側出力端子と
の間にダイオ−ド接続された電荷転送用ＭＯＳトランジ
スタを接続すれば、電圧出力端子の電圧が負荷側出力端
子側にチャ−ジポンプ動作によって伝送され、負荷側出
力端子に大きな昇圧電圧を供給することができる。

【００２２】一方、前記第１の手段において、電圧出力
端子と負荷側出力端子との間に電圧伝達回路を接続すれ
ば、ダイオ−ド接続された電荷転送用ＭＯＳトランジス
タを接続した場合に比べて、負荷側出力端子にＭＯＳト
ランジスタのしきい値分だけ高い昇圧電圧を供給するこ
とができる。

【００２３】さらに、前記第１の手段において、電源電
圧供給端子と電圧出力端子との間に複数のＭＯＳトラン
ジスタからなる電圧クランプ手段を接続すれば、電圧出
力端子に生じる昇圧電圧がＭＯＳトランジスタや層間絶
縁膜の耐圧以上に上昇するの防ぐことができる。また、
第１の手段において、昇圧回路装置と電源電圧供給端子
間に電圧クランプ手段を接続しても同様の効果を得るこ
とができる。

【００２４】次に、前記第２の手段においては、昇圧ク
ロック信号入力端子と第１の電圧出力端子間に第１の昇
圧用容量素子を、反転昇圧クロック信号入力端子と第２
の電圧出力端子間に第２の昇圧用容量素子を、電源電圧
供給端子と第１の電圧出力端子間に第１の電源電圧供給
用（スイッチング用）ＭＯＳトランジスタを、電源電圧
供給端子と第２の電圧出力端子間に第２の電源電圧供給
用（スイッチング用）ＭＯＳトランジスタを、昇圧クロ
ック信号入力端子と第１の電源電圧供給用ＭＯＳトラン
ジスタのゲ−ト間に、昇圧クロック信号を第１の電源電
圧供給用ＭＯＳトランジスタのゲ−トに供給する第１の
ゲート駆動回路と、昇圧クロック信号入力端子と第２の
電源電圧供給用ＭＯＳトランジスタのゲ−ト間に、昇圧
クロック信号を第２の電源電圧供給用ＭＯＳトランジス
タのゲ−トに供給する第２のゲート駆動回路をそれぞれ
接続し、かつ、これら第１及び第２のゲート駆動回路の
電源電圧をそれぞれ第１及び第２の電圧出力端子から得
るようにし、第１の昇圧用容量素子に供給される昇圧ク
ロック信号の立上りのタイミング（第１の電圧出力端子
が昇圧されるタイミング）に合わせて、第１の電源電圧
供給用ＭＯＳトランジスタが非導通になって、第１の電
圧出力端子が電源電圧供給端子から隔離され、また、第
２の昇圧用容量素子に供給される昇圧クロック信号の立
上りのタイミング（第２の電圧出力端子が昇圧されるタ
イミング）に合わせて、第２の電源電圧供給用ＭＯＳト
ランジスタが非導通になり、第２の電圧出力端子が電源
電圧供給端子から隔離される。また、第１及び第２の電
圧出力端子と負荷側出力端子間に第１及び第２のｐチャ
ネルＭＯＳトランジスタを接続し、第１及び第２のｐチ
ャネルＭＯＳトランジスタのゲートをそれぞれ第２及び
第１の電圧出力端子の電圧で駆動するようにしている。
このため、ダイオードのように電圧降下を生じない優れ
た電圧スイッチ動作が得られ、昇圧速度、昇圧レベルを
向上させることができる。

【００２５】即ち、前記第２の手段は、第１の手段によ
る昇圧回路部分を２系列並列的に配置させたもので、こ
れら２系列の昇圧回路部分でそれぞれ得られた昇圧電圧
のチャ−ジポンプ動作をパイプライン方式にしたがって
行っているものである。

【００２６】このように、前記第２の手段によれば、前
記第１の手段で得られる作用を享受できる他に、昇圧ク
ロック信号（ＣＫ）または反転昇圧クロック信号（ＣＫ
Ｎ）のいずれの部分においても、昇圧動作が実行される
という作用を呈し、さらに、いずれのｐチャネルＭＯＳ
トランジスタによっても電圧降下がないため、前記第１
の手段に比べて、出力電圧の昇圧効率が高く、昇圧速度
が上昇するという利点がある。

【００２７】次いで、前記第３の手段においては、昇圧
クロック信号が入力される制御論理回路の第１の出力と
電圧出力端子間に昇圧用容量素子を、電圧出力端子と電
源電圧供給端子間に、ゲートが前記制御論理回路の第２
の出力に接続された第１の電源電圧供給用（スイッチン
グ用）デプレション型ＭＯＳトランジスタを、電圧出力
端子と負荷側出力端子間に第２の電荷転送用デプレショ
ン型ＭＯＳトランジスタスイッチを、電圧出力端子と接
地間に、入力が前記制御論理回路の第２の出力に接続さ
れた相補ＭＯＳトランジスタインバータ段をそれぞれ接
続し、相補ＭＯＳトランジスタインバータ段の出力を第
２の電荷転送用デプレション型ＭＯＳトランジスタのゲ
−トに接続しているので、プリチャージの際には、第１
の電源電圧供給用デプレション型ＭＯＳトランジスタが
オン、第２の電荷転送用デプレション型ＭＯＳトランジ
スタがオフになって、電圧出力端子は電源電圧に上昇す
るようになり、一方、昇圧の際には、第１の電源電圧供
給用デプレション型ＭＯＳトランジスタがオフ、第２の
電荷転送用デプレション型ＭＯＳトランジスタがオンに
なり、電圧出力端子の電圧がチャ−ジポンプ動作により
負荷側出力端子に昇圧伝送される。

【００２８】このように、前記第３の手段によれば、前
記第１の手段で得られる作用を享受できる他に、相補Ｍ
ＯＳトランジスタインバータ段の採用によって、昇圧回
路装置を小型に構成できるという利点がある。

【００２９】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。

【００３０】図１は、本発明に係わる昇圧回路装置の第
１の実施例の構成を示す回路図であり、図２は、図１に
図示の第１の実施例における各部の動作状態を示す電圧
波形図である。

【００３１】図１において、１は昇圧用キャパシタ、２
は電源電圧供給用（スイッチング用）ＰチャネルＭＯＳ
トランジスタ、３は電荷転送用ＰチャネルＭＯＳトラン
ジスタ、４は等価負荷容量を表す負荷キャパシタ、５は
２入力ナンドゲート、６はＣＭＯＳインバ−タ回路、７
はＣＭＯＳインバ−タ回路、８は昇圧クロック信号（Ｃ
Ｌ）入力端子、９は電圧出力端子、１０は負荷側出力端
子、１１は電源電圧供給端子、１２は３個のＮチャネル
ＭＯＳトランジスタからなる電源電圧クランプ回路、１
３は昇圧クロック信号（ＣＬ）供給線、１４はイネーブ
ル信号（ＥＮＢ）供給線である。

【００３２】そして、昇圧用キャパシタ１は、一端が電
圧出力端子９に、他端がインバータ回路７の出力にそれ
ぞれ接続され、インバータ回路７の入力は昇圧クロック
信号入力端子８に接続される。電源電圧供給用Ｐチャネ
ルＭＯＳトランジスタ２は、ソースが電源電圧供給端子
１１に、ドレイン及び基体が電圧出力端子９に、ゲート
がＣＭＯＳインバータ回路６の出力にそれぞれ接続さ
れ、ＣＭＯＳインバータ回路６の入力は昇圧クロック信
号入力端子８に接続される。このＣＭＯＳインバータ回
路６は、電源として電圧出力端子９に発生する電圧が使
用される。電荷転送用ＰチャネルＭＯＳトランジスタ３
は、ソースが電圧出力端子９に、ドレイン、ゲート、基
体が負荷側出力端子１０にそれぞれ接続されたダイオー
ド接続のものである。負荷用キャパシタ４は、一端が負
荷側出力端子１０に、他端が接地点にそれぞれ接続され
る。２入力ナンドゲート５は、一方の入力が昇圧クロッ
ク信号供給線１３に、他方の入力がイネーブル信号供給
線１４に、出力が昇圧クロック信号入力端子８にそれぞ
れ接続される。電源電圧クランプ回路１２は、電源電圧
供給端子１１と電圧出力端子９との間に接続される。

【００３３】前記構成による第１の実施例の昇圧回路装
置の動作を、図２を併用して説明する。

【００３４】いま、時間ｔ０以前において、イネーブル
信号（ＥＮＢ）が低レベル（Ｌ）のときは、昇圧クロッ
ク信号（ＣＬ）の論理状態に係わりなく、２入力ナンド
ゲート５の出力、即ち、昇圧クロック信号供給端子８は
高レベル（Ｈ）に固定され、ＣＭＯＳインバータ回路６
及びインバータ回路７の出力はいずれも低レベル（Ｌ）
に固定されたプリチャージ状態になっている。このプリ
チャージ状態のとき、電源電圧供給用ＰチャネルＭＯＳ
トランジスタ２及び電荷転送用ＰチャネルＭＯＳトラン
ジスタ３はともにオン状態にあるので、電圧出力端子９
は電源電圧供給用ＰチャネルＭＯＳトランジスタ２を介
して電源電圧（Ｖｃｃ）が供給され、また、負荷側出力
端子１０は電荷転送用ＰチャネルＭＯＳトランジスタ３
を介して電圧（ＶｃｃーＶｔｈｐ）が供給されている。
ここで、ＶｔｈｐはＰチャネルＭＯＳトランジスタのし
きい値電圧である。

【００３５】次に、時間ｔ０になって、イネーブル信号
（ＥＮＢ）が高レベル（Ｈ）に転換されると、２入力ナ
ンドゲート５を介して昇圧クロック信号（ＣＬ）が昇圧
クロック信号入力端子８に伝送されるようになる。しか
しながら、時間ｔ０乃至ｔ１の期間においては、昇圧ク
ロック信号（ＣＬ）が低レベル（Ｌ）状態にある（区間
Ａ）ので、それまでのプリチャージ状態が継続され、電
圧出力端子９の電圧は電源電圧（Ｖｃｃ）に等しく、負
荷側出力端子１０の電圧は前記電圧（ＶｃｃーＶｔｈ
ｐ）に設定されている。

【００３６】続いて、時間ｔ１から時間ｔ２の期間にお
いては、昇圧クロック信号（ＣＬ）が高レベル（Ｈ）状
態になり（区間Ｂ）、昇圧状態に入る。この昇圧状態の
とき、ＣＭＯＳインバータ回路６の出力は高レベル
（Ｈ；電圧出力端子９の昇圧レベル）になって、電源電
圧供給用ＰチャネルＭＯＳトランジスタ２がオフにな
り、同時に、インバータ回路７の出力は高レベル（Ｈ；
電源電圧Ｖｃｃレベル）となって、この高レベル（Ｈ）
が昇圧用キャパシタ１を通して電圧出力端子９に伝達さ
れるので、電圧出力端子９は、電源電圧（Ｖｃｃ）から
電気的に隔離され、かつ、電源電圧（Ｖｃｃ）よりも高
い電圧値（Ｖ０）まで昇圧される。そして、電圧出力端
子９に得られたこの昇圧電圧は、オン状態にある電荷転
送用ＰチャネルＭＯＳトランジスタ３を介して負荷側出
力端子１０に転送され、負荷側出力端子１０の電圧値を
（Ｖ０ーＶｔｈｐ）まで昇圧させる。

【００３７】ところで、時間ｔ０から時間ｔ２までの期
間、即ち、前記区間Ａ及び区間Ｂからなる期間に実行さ
れる前記一連の動作は、昇圧回路装置における昇圧動作
の１サイクルを表すもので、この最初の昇圧動作の１サ
イクルが終了すると、次の昇圧動作の１サイクルに移行
する。

【００３８】即ち、時間ｔ２になると、次の昇圧動作の
１サイクルに入るもので、まず、時間ｔ２乃至ｔ３の期
間においては、昇圧クロック信号（ＣＬ）が低レベル
（Ｌ）になって、前述のようなプリチャージ状態になる
が、このとき、電源電圧供給用ＰチャネルＭＯＳトラン
ジスタ２がオンするので、電圧出力端子９の電圧は電源
電圧（Ｖｃｃ）に等しくなる。

【００３９】その後、時間ｔ３乃至ｔ４の期間において
は、昇圧クロック信号（ＣＬ）が高レベル（Ｈ）になっ
て、再び昇圧状態に入るが、このとき、電源電圧供給用
ＰチャネルＭＯＳトランジスタ２がオフし、かつ、昇圧
用キャパシタ１による電荷の転送によって、電圧出力端
子９は前記電圧値（Ｖ０）よりも僅かに高い電圧値（Ｖ
１）まで昇圧され、この電圧出力端子９の電圧値（Ｖ
１）が電荷転送用ＰチャネルＭＯＳトランジスタ３を介
して負荷側出力端子１０に転送され、負荷側出力端子１
０の電圧値を（Ｖ１ーＶｔｈｐ）まで昇圧させ、時間ｔ
４になると、次の昇圧動作の１サイクルが終了する。

【００４０】以下、同様にして、昇圧動作のサイクルが
順次繰り返して行われ、これら昇圧動作のサイクル毎
に、負荷側出力端子１０の電圧は、チャージポンプ動作
によって順次昇圧されるようになる。この場合、昇圧動
作のサイクルがｎ回行われた後の負荷側出力端子１０に
生じる電圧をＶｏ（ｎ）とすれば、Ｖｏ（ｎ）は、

【００４１】

【数１】

【００４２】のようになる。ここで、｜Ｖｔｈｐ｜は、
ダイオード接続された電荷転送用ＰチャネルＭＯＳトラ
ンジスタ３の順方向電圧降下（しきい値電圧）であっ
て、ＰチャネルＭＯＳトランジスタの順方向電圧降下
は、通常０．６Ｖ程度である。

【００４３】なお、第１の実施例においては、電荷転送
用ＰチャネルＭＯＳトランジスタ３の基板がゲート及び
ソースに共通に負荷側出力端子１０に接続されている
が、基板に電源電圧（Ｖｃｃ）を供給し、基板電圧を固
定してしまうと、プリチャージ状態のときに、負荷側出
力端子１０の昇圧電圧が電荷転送用ＰチャネルＭＯＳト
ランジスタ３のＰＮ接合部を通して基板の電源電圧（Ｖ
ｃｃ）または電圧出力端子９の電圧と短絡するのを避け
るためで、例えば、基板を前述のような接続にすれば、
負荷側出力端子１０が電圧出力端子９よりも高電圧にな
っても、電荷転送用ＰチャネルＭＯＳトランジスタ３の
ＰＮ接合部を通して負荷側出力端子１０の電圧と基板電
圧（Ｎウエル電位）とが短絡されたりすることがない。

【００４４】また、第１の実施例においては、電圧出力
端子９と電源供給端子１１間に、３つの直列接続された
ＰチャネルＭＯＳトランジスタからなる電圧クランプ回
路１２を配置している。この電圧クランプ回路１２は、
電圧出力端子９の電圧が（３｜Ｖｔｈｐ｜＋Ｖｃｃ）以
上に上昇したとき、これら３つのＰチャネルＭＯＳトラ
ンジスタのゲート、ソース間電圧がともに（｜Ｖｔｈｐ
｜）以上になってオン状態になり、それにより電圧出力
端子９の電圧が必要以上に過大になるのを防止するもの
である。この場合、直列接続されたＰチャネルＭＯＳト
ランジスタをｎ個とすれば、電圧出力端子９の電圧は、
大略、（Ｖｃｃ＋ｎ｜Ｖｔｈｐ｜）にクランプされる。
なお、電圧クランプ回路１２の他端は、電圧出力端子９
の代わりに負荷側出力端子１０に接続してもよいことは
明らかである。また、電源供給端子１１と昇圧回路装置
間に電圧クランプ回路を挿入しても同様の目的を達成さ
せることができる。この例については、以下の実施例に
おいて説明する。

【００４５】続く、図３は、本発明に係わる昇圧回路装
置の第２の実施例の構成を示す回路図であり、図４は、
図３に図示の第２の実施例における各部の動作状態を示
す電圧波形図である。

【００４６】図３において、１５は制御論理回路、１６
は電圧伝達回路、１７は電荷転送用ＰチャネルＭＯＳト
ランジスタ、１８はレベルシフト回路、１９はリセット
用ＮチャネルＭＯＳトランジスタ、２０は電源電圧クラ
ンプ用Ｎチャネルデプレッション型ＭＯＳトランジス
タ、２１、２２は２入力ナンドゲート、２３、２４はイ
ンバータ回路、２５はノアゲート、２６、２７、２８、
２９はＰチャネルＭＯＳトランジスタ、３０、３１はＮ
チャネルＭＯＳトランジスタ、３２はインバータ回路、
３３、３４は２相非重畳昇圧クロック信号（ＶＦＡ、Ｖ
ＣＫ２）供給線、３５はイネーブル信号（ＶＳ３）供給
線であり、その他、図１に示された構成要素と同じ構成
要素については同じ符号を付けている。

【００４７】そして、制御論理回路１５は、２つの２入
力ナンドゲート２１、２２と、２つのインバータ回路２
３、２４と、１つのノアゲート２５とからなり、第１乃
至第３の入力１５_N1乃至１５_N3及び第１乃至第４の出力
１５_O1乃至１５_O4を備えている。第１及び第２の入力１
５_N1、１５_N2は２相非重畳昇圧クロック信号供給線３
３、３４に、第３の入力１５_N3はイネーブル信号供給線
３５にそれぞれ接続される。第１の出力１５_O1は昇圧用
キャパシタ１の一端に、第２の出力１５_O2はＣＭＯＳイ
ンバータ回路６の入力に、第３の出力１５_O3はレベルシ
フト回路１８の入力に、第４の出力１５_O4はリセット用
ＮチャネルＭＯＳトランジスタ１９のゲートにそれぞれ
接続される。電圧伝達回路１６は、ＰチャネルＭＯＳト
ランジスタ１７とレベルシフト回路１８とで構成され、
レベルシフト回路１８は、４個のＰチャネルＭＯＳトラ
ンジスタ２６乃至２９と、２個のＮチャネルＭＯＳトラ
ンジスタ３０乃至３１と、１個のインバータ回路３２と
からなっている。電荷転送用ＰチャネルＭＯＳトランジ
スタ１７は、ドレインが電圧出力端子９に、ゲートがレ
ベルシフト回路１８の一方の出力に、ソース及び基体が
レベルシフト回路１８の電源と負荷側出力端子１０にそ
れぞれ接続される。リセット用ＮチャネルＭＯＳトラン
ジスタ１９は、負荷側出力端子１０と接地間に接続さ
れ、電源電圧クランプ用Ｎチャネルデプレッション型Ｍ
ＯＳトランジスタ２０は、ドレインが電源供給端子１１
に、ゲートが接地点に、ソースが電源電圧供給用Ｐチャ
ネルＭＯＳトランジスタ２のソースにそれぞれ接続され
る。

【００４８】前記構成による第２の実施例の昇圧回路装
置の動作を、図４を併用して説明する。

【００４９】いま、時間ｔ０以前において、２相非重畳
昇圧クロック信号（ＶＳＫ２、ＶＦＡ）及びイネーブル
信号（ＶＳ３）がいずれも低レベル（Ｌ）のとき、制御
論理回路１５においては、第１及び第２の出力１５_O1、
１５_O2が低レベル（Ｌ）に、第３及び第４の出力１
５_O3、１５_O4が高レベル（Ｈ）になっており、昇圧停止
期間になっている。

【００５０】この昇圧停止期間のときは、制御論理回路
１５の第２の出力１５_O2の低レベル（Ｌ）がＣＭＯＳイ
ンバータ回路６で反転されて高レベル（Ｈ）になり、こ
の高レベル（Ｈ）が電源電圧供給用ＰチャネルＭＯＳト
ランジスタ２のゲートに加わり、電源電圧供給用Ｐチャ
ネルＭＯＳトランジスタ２はオフになる。また、制御論
理回路１５の第３の出力１５_O3の高レベル（Ｈ）がレベ
ルシフト回路１８の入力に供給されると、ＰチャネルＭ
ＯＳトランジスタ２８はオフ、ＮチャネルＭＯＳトラン
ジスタ３０はオンになり、インバータ３２の出力が低レ
ベル（Ｌ）になり、ＰチャネルＭＯＳトランジスタ２９
はオン、ＮチャネルＭＯＳトランジスタ３１はオフにな
る。さらに、ＰチャネルＭＯＳトランジスタ２８とＮチ
ャネルＭＯＳトランジスタ３０の接続点に生じる低レベ
ル（Ｌ）によって、ＰチャネルＭＯＳトランジスタ１７
及びＰチャネルＭＯＳトランジスタ２７はオンになり、
ＰチャネルＭＯＳトランジスタ２９とＮチャネルＭＯＳ
トランジスタ３１の接続点に生じる高レベル（Ｈ）によ
って、ＰチャネルＭＯＳトランジスタ２６はオフにな
る。同時に、制御論理回路１５の第４の出力１５_O4の高
レベル（Ｈ）がリセット用ＮチャネルＭＯＳトランジス
タ１９のゲートに加わり、リセット用ＮチャネルＭＯＳ
トランジスタ１９がオンになって、負荷側出力端子１０
を接地電圧にする。このとき、前述のように、電源電圧
供給用ＰチャネルＭＯＳトランジスタ２のオフと電荷転
送用ＰチャネルＭＯＳトランジスタ１７のオンにより、
電圧出力端子９も接地電圧になる。

【００５１】次に、時間ｔ０に近くなり、イネーブル信
号（ＶＳ３）が高レベル（Ｈ）になると、制御論理回路
１５の２入力ナンドゲート２１及び２入力ノアゲート２
５はともに昇圧クロック信号（ＶＦＡ）を通過させるス
ルー状態になり、昇圧動作期間に入る。

【００５２】この昇圧動作期間のときには、まず、時間
ｔ０乃至ｔ１の期間において、２相非重畳昇圧クロック
信号（ＶＳＫ２、ＶＦＡ）が多少の位相ずれをもって高
レベル（Ｈ）状態になる（区間Ａ）。このとき、制御論
理回路１５の第２の出力１５_O2の高レベル（Ｈ）がＣＭ
ＯＳインバータ回路６で反転されて低レベル（Ｌ）にな
り、この低レベル（Ｌ）が電源電圧供給用ＰチャネルＭ
ＯＳトランジスタ２のゲートに加わり、電源電圧供給用
ＰチャネルＭＯＳトランジスタ２はオンになる。これと
同時に、制御論理回路１５の第１の出力１５_O1の低レベ
ル（Ｌ）が昇圧用キャパシタ１に加わり、この低レベル
（Ｌ）が電圧出力端子９側に転送されるので、電圧出力
端子９は電源電圧クランプ用Ｎチャネルデプレッション
型ＭＯＳトランジスタ２０で設定されるクランプ電圧｜
ＶｔｈＤ｜に設定される。

【００５３】ところで、電源電圧クランプ用Ｎチャネル
デプレッション型ＭＯＳトランジスタ２０は、ゲート電
極が接地されているため、Ｎチャネルデプレッション型
ＭＯＳトランジスタ２０の出力側に得られる出力電圧
は、Ｎチャネルデプレッション型ＭＯＳトランジスタ２
０のしきい値電圧をＶｔｈＤ（＜０）としたとき、｜Ｖ
ｔｈＤ｜に近いクランプ電圧を発生させる。即ち、Ｎチ
ャネルデプレッション型ＭＯＳトランジスタ２０のゲー
ト、ソース電極間電圧をＶｇｓ、Ｎチャネルデプレッシ
ョン型ＭＯＳトランジスタ２０のクランプ電圧をＶ_CLP
とすれば、前記出力電圧が｜ＶｔｈＤ｜以上に上昇した
ときには、Ｖｇｓ−ＶｔｈＤ＝−Ｖ_CLP−ＶｔｈＤ（＜
０）の条件が成立し、Ｎチャネルデプレッション型ＭＯ
Ｓトランジスタ２０はオフ状態となり、電圧源Ｖｃｃか
らの給電がＮチャネルデプレッション型ＭＯＳトランジ
スタ２０で阻止される。

【００５４】次に、同じく昇圧動作期間である時間ｔ１
乃至ｔ２の期間においては、２相非重畳昇圧クロック信
号（ＶＳＫ２、ＶＦＡ）が多少の位相ずれをもって低レ
ベル（Ｌ）状態になる（区間Ｂ）。このとき、制御論理
回路１５の第２の出力１５_O2の低レベル（Ｌ）がＣＭＯ
Ｓインバータ回路６で反転されて高レベル（Ｈ）にな
り、この高レベル（Ｈ）が電源電圧供給用ＰチャネルＭ
ＯＳトランジスタ２のゲートに加わり、電源電圧供給用
ＰチャネルＭＯＳトランジスタ２がオフになる。同時
に、制御論理回路１５の第１の出力１５_O1の高レベル
（Ｈ）が昇圧用キャパシタ１に加わり、この高レベル
（Ｈ）が電圧出力端子９側に転送されて、電圧出力端子
９は高レベル（Ｈ）、即ち、電源電圧（Ｖｃｃ）レベル
まで上昇させ、電源電圧供給用ＰチャネルＭＯＳトラン
ジスタ２のオフにより、電圧出力端子９は電圧供給端子
１１から隔離された状態で、電源電圧（Ｖｃｃ）レベル
に維持される。

【００５５】この第２の実施例においても、時間ｔ０か
ら時間ｔ２までの期間、即ち、前記区間Ａ及び区間Ｂか
らなる期間に実行される前記一連の動作は、昇圧回路装
置における昇圧動作の１サイクルを表すもので、この最
初の昇圧動作の１サイクルが終了すると、次の昇圧動作
の１サイクルに移行し、次の昇圧動作の１サイクル及び
それ以降の昇圧動作の１サイクルにおいても、前述のよ
うな最初の昇圧動作の１サイクルと同様な動作が行われ
ることは、第１の実施例の場合と同じである。

【００５６】次に、電圧伝達回路１６で実行されるチャ
ージポンプ動作について述べる。

【００５７】昇圧動作期間に入ると、イネーブル信号
（ＶＳ３）が高レベル（Ｈ）になっており、制御論理回
路１５の第４の出力１５_O4の低レベル（Ｌ）がリセット
用ＮチャネルＭＯＳトランジスタ１９のゲートに加わる
ので、リセット用ＮチャネルＭＯＳトランジスタ１９は
オフになっており、負荷側出力端子１０に昇圧電圧が得
られるようになる。

【００５８】始めに、ある昇圧動作の１サイクル時にお
いて、２相非重畳昇圧クロック信号（ＶＳＫ２、ＶＦ
Ａ）が高レベル（Ｈ）である（区間Ａ）ときは、前述の
ように、電圧出力端子９がクランプ電圧｜ＶｔｈＤ｜に
プリチャージされる。この状態のとき、制御論理回路１
５の第３の出力１５_O3の低レベル（Ｌ）がレベルシフト
回路１８の入力に供給されると、レベルシフト回路１８
は、既に述べた昇圧停止期間における動作状態と全く逆
の動作状態になる。即ち、入力される低レベル（Ｌ）に
対応して、レベルシフト回路１８においては、Ｐチャネ
ルＭＯＳトランジスタ２８はオン、ＮチャネルＭＯＳト
ランジスタ３０はオフになるとともに、インバータ３２
の出力が高レベル（Ｈ）になって、ＰチャネルＭＯＳト
ランジスタ２９はオフ、ＮチャネルＭＯＳトランジスタ
３１はオンになる。また、ＰチャネルＭＯＳトランジス
タ２９とＮチャネルＭＯＳトランジスタ３１の接続点に
生じる低レベル（Ｌ）によって、ＰチャネルＭＯＳトラ
ンジスタ２６はオンになる。そして、ＰチャネルＭＯＳ
トランジスタ２６及びＰチャネルＭＯＳトランジスタ２
８のオンによって、負荷側出力端子１０の昇圧電圧がＰ
チャネルＭＯＳトランジスタ２８とＮチャネルＭＯＳト
ランジスタ３０の接続点を介してＰチャネルＭＯＳトラ
ンジスタ１７のゲートに供給され、電荷転送用Ｐチャネ
ルＭＯＳトランジスタ１７をオフにする。

【００５９】次いで、この昇圧動作の１サイクル時に、
２相非重畳昇圧クロック信号（ＶＳＫ２、ＶＦＡ）が低
レベル（Ｌ）である（区間Ｂ）ときは、前述のように、
電圧出力端子９が電源電圧（Ｖｃｃ）レベルに設定され
る。この状態のとき、制御論理回路１５の第３の出力１
５_O3の高レベル（Ｈ）がレベルシフト回路１８の入力に
供給されると、レベルシフト回路１８は、既に述べた昇
圧停止期間における動作状態と同じ状態になるもので、
電荷転送用ＰチャネルＭＯＳトランジスタ１７はオンに
なり、電圧出力端子９の電圧レベル（電荷）は電圧降下
を伴うことなく、負荷側出力端子１０に伝達供給され
る。

【００６０】このように、電圧伝達回路１６において
は、前記区間Ａ及び前記区間Ｂの動作サイクルの繰り返
しにより、チャージポンプ動作が実行され、負荷側出力
端子１０に所要の昇圧電圧が導出される。この場合、昇
圧用キャパシタ１の容量をＣ１、負荷用キャパシタ４の
等価負荷容量をＣＬとすれば、ｎサイクル目における負
荷側出力端子１０の昇圧電圧Ｖｏ（ｎ）は次式で表わさ
れる。

【００６１】

【数２】

【００６２】このように、第２の実施例においては、電
圧伝達回路１６を設けたことにより、プリチャージ及び
昇圧動作時における電圧の伝達及び阻止を円滑に行うこ
とができるようになり、しかも、ＰチャネルＭＯＳトラ
ンジスタ１７のオン時に、そのゲート、ソース間電圧
（Ｖｇｓ）を電源電圧（Ｖｃｃ）レベル以上に確保する
ことが可能になるので、電荷転送用ＰチャネルＭＯＳト
ランジスタ１７における電圧降下が皆無になり、昇圧回
路装置における昇圧効率及び昇圧レベルをともに上昇さ
せることができる。

【００６３】また、さらに、第２の実施例においては、
電源クランプ回路であるＮチャネルデプレッション型Ｍ
ＯＳトランジスタ２０を用いているので、クランプ電圧
を決めるしきい値電圧（ＶｔｈＤ）を比較的簡単に制御
及び管理することができ、同時に、小型に構成できると
いう利点もある。

【００６４】さらに、第２の実施例においては、昇圧回
路装置を電源電圧（Ｖｃｃ）の代わりにクランプ電圧で
動作させているので、自ずと昇圧電圧を制限することが
でき、しかも、消費電力を低減することができる。

【００６５】なお、第２の実施例において、電源クラン
プ回路であるＮチャネルデプレッション型ＭＯＳトラン
ジスタ２０を用いずに、電源供給端子１１と出力電圧端
子９との間に第１の実施例に述べたクランプ回路１２を
設けるようにしてもよい。

【００６６】この他に、第２の実施例において用いられ
る電源クランプ回路やレベルシフト回路１８の構成は、
図示のものに限られるものではなく、機能的に同等の他
の電源クランプ回路やレベルシフト回路を用いることが
できることは勿論である。

【００６７】続く、図５は、本発明による昇圧回路装置
の第３の実施例の構成を示す回路図であり、図６は、図
５に図示の第３の実施例における各部の動作状態を示す
電圧波形図である。

【００６８】図５において、１’は第２の昇圧用キャパ
シタ、２’は第２の電源電圧供給用（スイッチング用）
ＰチャネルＭＯＳトランジスタ、４’は第２の等価負荷
容量、４”は第３の等価負荷容量、６’は第２のＣＭＯ
Ｓインバ−タ回路、９’は第２の電圧出力端子、１０’
は第２の負荷側出力端子、１０”は第３の負荷側出力端
子、１０ｍは出力結合端子、１７’は第２の電荷転送用
ＰチャネルＭＯＳトランジスタ、１８’は第２のレベル
シフト回路、１８”は第３のレベルシフト回路、３６、
３７、３８、３９はインバータ回路であり、その他、図
３に示された構成要素と同じ構成要素については同じ符
号を付けている。

【００６９】そして、第２の昇圧用キャパシタ１’と昇
圧用キャパシタ１とは、同じ種類のキャパシタで、同じ
容量値を有するものであり、第２のＣＭＯＳインバ−タ
回路６’とＣＭＯＳインバ−タ回路６とは、同じ回路構
成のものである。電源電圧供給用ＰチャネルＭＯＳトラ
ンジスタ２’と電源電圧供給用ＰチャネルＭＯＳトラン
ジスタ２、及び、第２の電荷転送用ＰチャネルＭＯＳト
ランジスタ１７’と電荷転送用ＰチャネルＭＯＳトラン
ジスタ１７とは、それぞれ同種の素子であり、第２のレ
ベルシフト回路１８’及び第３のレベルシフト回路１
８”は、それぞれレベルシフト回路１８と同一回路構成
のものである。また、ＣＭＯＳインバータ回路６及び第
２のＣＭＯＳインバ−タ回路６’は、それぞれ、Ｐチャ
ネルＭＯＳトランジスタ６ｐとＮチャネルＭＯＳトラン
ジスタ６ｎ及びＰチャネルＭＯＳトランジスタ６’ｐと
ＮチャネルＭＯＳトランジスタ６’ｎを相補接続した構
成のものである。共通接続されたＰチャネルＭＯＳトラ
ンジスタ６ｐとＮチャネルＭＯＳトランジスタ６ｎのゲ
ートはインバータ回路３６の出力に接続され、同じく共
通接続されたＰチャネルＭＯＳトランジスタ６’ｐとＮ
チャネルＭＯＳトランジスタ６’ｎのゲートはインバー
タ回路３７の出力に接続される。共通接続されたＰチャ
ネルＭＯＳトランジスタ６ｐとＮチャネルＭＯＳトラン
ジスタ６ｎのドレインは電源電圧供給用ＰチャネルＭＯ
Ｓトランジスタ２のゲートに接続され、同じく共通接続
されたＰチャネルＭＯＳトランジスタ６’ｐとＮチャネ
ルＭＯＳトランジスタ６’ｎのドレインは第２の電源電
圧供給用ＰチャネルＭＯＳトランジスタ２’のゲートに
接続される。電荷転送用ＰチャネルＭＯＳトランジスタ
１７と第２の電荷転送用ＰチャネルＭＯＳトランジスタ
１７’は、ゲートとドレインが互いに交差接続されたも
ので、電荷転送用ＰチャネルＭＯＳトランジスタ１７の
ドレインは電圧出力端子９に、第２の電荷転送用Ｐチャ
ネルＭＯＳトランジスタ１７’のドレインは第２の電圧
出力端子９’にそれぞれ接続される。電荷転送用Ｐチャ
ネルＭＯＳトランジスタ１７及び第２の電荷転送用Ｐチ
ャネルＭＯＳトランジスタ１７’の各ソース及び各基体
は出力結合端子１０ｍに接続され、この出力結合端子１
０ｍは各レベルシフト回路１８、１８’、１８”にも接
続される。なお、各レベルシフト回路１８、１８’、１
８”は、入力１８ｉ、１８’ｉ、１８”ｉが低レベル
（Ｌ）のときに、出力結合端子１０ｍの電圧を対応した
負荷側出力端子１０、１０’、１０”に伝達し、一方、
入力１８ｉ、１８’ｉ、１８”ｉが高レベル（Ｌ）のと
きに、負荷側出力端子１０、１０’、１０”にそれぞれ
低レベル（Ｌ）、即ち、接地電圧を伝達する。

【００７０】この場合、第３の実施例は、図４に図示さ
れた第２の実施例の昇圧回路装置の主要な回路部分を２
系列並列的に配置した構成のもので、これら２系列の主
要な回路部分の出力は出力結合端子１０ｍにおいて結合
されている。

【００７１】前記構成による第３の実施例の昇圧回路装
置の動作を、図６を併用して説明する。ただし、第３の
実施例の昇圧回路装置の動作説明において、１系列の回
路部分からなる昇圧回路装置の動作は既に述べたところ
であるので、ここでは、２系列の回路部分からなる昇圧
回路装置に特有の動作についてのみ述べる。

【００７２】昇圧動作期間における昇圧クロック信号
（ＶＣＬＫ）の低レベル（Ｌ）時に、即ち、区間Ａの期
間においては、インバータ回路３６の出力は高レベル
（Ｈ）に、第２のＣＭＯＳインバータ回路６’及びイン
バータ回路３７、３９の各出力は低レベル（Ｌ）に、Ｃ
ＭＯＳインバータ回路６及びインバータ回路３８の各出
力は高レベル（Ｈ）になる。この場合、インバータ回路
３６乃至３９においては高レベル（Ｈ）が電源電圧（Ｖ
ｃｃ）レベルに等しくなるが、ＣＭＯＳインバータ回路
６及び第２のＣＭＯＳインバータ回路６’においては高
レベル（Ｈ）がそれぞれ電圧出力端子９及び第２の電圧
出力端子９’の電圧レベルに等しくなる。かかる状態の
とき、昇圧用キャパシタ１側は昇圧モードであって、昇
圧用キャパシタ１はインバータ回路３８から高レベル
（Ｈ）が供給され、また、電源電圧供給用ＰチャネルＭ
ＯＳトランジスタ２はＣＭＯＳインバータ回路６から出
力される高レベル（Ｈ）によってオフになり、電圧出力
端子９は電源供給端子１１から隔離され、電圧出力端子
９に昇圧電圧が発生する。一方、第２の昇圧用キャパシ
タ１’側はプリチャージモードであって、第２の昇圧用
キャパシタ１’はインバータ回路３９から低レベル
（Ｌ）が供給され、また、第２の電源電圧供給用Ｐチャ
ネルＭＯＳトランジスタ２’は第２のＣＭＯＳインバー
タ回路６’から出力される低レベル（Ｌ）によってオン
になり、第２の昇圧用キャパシタ１’は第２の昇圧用キ
ャパシタ１’はインバータ回路３８から低レベル（Ｌ）
が供給され、また、第２の電源電圧供給用ＰチャネルＭ
ＯＳトランジスタ２’は第２のＣＭＯＳインバータ回路
６’から出力される低レベル（Ｌ）によってオンにな
り、第２の電圧出力端子９’が電源供給端子１１に接続
され、第２の電圧出力端子９’は電源電圧（Ｖｃｃ）で
プリチャージされる。

【００７３】この昇圧動作期間の初期状態においては、
電圧出力端子９及び第２の電圧出力端子９’の電圧がと
もに低レベル（Ｌ）（接地電位）になっており、最初の
昇圧動作の１サイクル時における区間Ａの期間には電圧
出力端子９の電圧は電源電圧（Ｖｃｃ）よりも低い電圧
になり、一方、第２の電圧出力端子９’の電圧は電源電
圧（Ｖｃｃ）に等しくなる。このとき、電荷転送用Ｐチ
ャネルＭＯＳトランジスタ１７はゲート電圧が電源電圧
（Ｖｃｃ）になってオン状態になり、一方、第２の電荷
転送用ＰチャネルＭＯＳトランジスタ１７はゲート電圧
が電源電圧（Ｖｃｃ）より低い電圧になってオフ状態に
なり、出力結合端子１０ｍには電圧出力端子９の電圧が
伝達される。

【００７４】次に、昇圧動作期間における昇圧クロック
信号（ＶＣＬＫ）の高レベル（Ｈ）時に、即ち、区間Ｂ
の期間には、昇圧用キャパシタ１側及び第２の昇圧用キ
ャパシタ１’側の状態が反転し、昇圧用キャパシタ１側
がプリチャージ状態に、第２の昇圧用キャパシタ１’側
が昇圧モード状態になる。即ち、昇圧用キャパシタ１側
においては、昇圧クロック信号（ＶＣＬＫ）の高レベル
（Ｈ）に対応して、インバータ回路３８から低レベル
（Ｌ）が昇圧用キャパシタ１に供給され、また、ＣＭＯ
Ｓインバータ回路６から低レベル（Ｌ）が電源電圧供給
用ＰチャネルＭＯＳトランジスタ２に供給されて、電源
電圧供給用ＰチャネルＭＯＳトランジスタ２がオンにな
り、電圧出力端子９が電源供給端子１１に接続され、電
圧出力端子９は電源電圧（Ｖｃｃ）でプリチャージされ
る。一方、第２の昇圧用キャパシタ１’側においては、
同じく昇圧クロック信号（ＶＣＬＫ）の高レベル（Ｈ）
に対応して、第２のインバータ回路３８’から高レベル
（Ｈ）が第２の昇圧用キャパシタ１’に供給され、ま
た、第２のＣＭＯＳインバータ回路６’から高レベル
（Ｈ）が第２の電源電圧供給用ＰチャネルＭＯＳトラン
ジスタ２’に供給され、第２の電源電圧供給用Ｐチャネ
ルＭＯＳトランジスタ２’がオフになり、第２の電圧出
力端子９’は電源供給端子１１から隔離され、第２の電
圧出力端子９’には電源電圧（Ｖｃｃ）より高い昇圧電
圧が発生する。このとき、ＰチャネルＭＯＳトランジス
タ１７はゲート電圧が電源電圧（Ｖｃｃ）になってオフ
状態になり、一方、第２のＰチャネルＭＯＳトランジス
タ１７はゲート電圧が電源電圧（Ｖｃｃ）より高い電圧
になってオフ状態になり、電圧結合端子１０ｍには第２
の電圧出力端子９’の電圧が伝達される。

【００７５】そして、かかる区間Ａ及び区間Ｂの動作
は、昇圧動作の１サイクルであって、この昇圧動作の１
サイクルが順次繰返し実行されることにより、電圧結合
端子１０ｍの電圧は、図６に示されるように、段階的に
充電された昇圧電圧になる。また、電圧結合端子１０ｍ
に発生した昇圧電圧は、例えば、レベルシフト回路１８
の入力１０ｉ及び第２のレベルシフト回路１８’の入力
１０ｉ’に図６に図示のような作動信号を与えたとすれ
ば、それぞれの作動信号が低レベル（Ｌ）時に、電圧結
合端子１０ｍの電圧がレベルシフト回路１８、１８’を
通して負荷側出力端子１０、１０’に伝送され、他の作
動信号が供給された場合も同様である。

【００７６】このように、第３の実施例によれば、前記
第１の実施例で得られる効果が期待できる他に、段階的
に充電された昇圧電圧が得られるので、昇圧効率及び昇
圧レベルを向上させることができるという効果もある。

【００７７】また、第３の実施例によれば、１つの昇圧
回路に対して、複数のレベルシフト回路１８、１８’、
１８”を結合させたことにより、複数の負荷用キャパシ
タ４、４’、４”を選択的に昇圧駆動することができ、
全体的に小型化が可能になる。

【００７８】なお、第３の実施例において、昇圧用キャ
パシタ１及び第２の昇圧用キャパシタ１’の容量を、複
数の負荷用キャパシタ４、４’、４”の等価容量の総和
に比べて十分大きくなるように設計すれば、少なくとも
２個以上の負荷用キャパシタ４、４’、４”を同時に選
択することも可能になる。

【００７９】続く、図７は、本発明に係わる昇圧回路装
置の第４の実施例の構成を示す回路図である。

【００８０】図７において、４０は電源電圧供給用（ス
イッチング用）デプレッション型ＮチャネルＭＯＳトラ
ンジスタ、４１は電荷転送用デプレッション型Ｎチャネ
ルＭＯＳトランジスタ、４２は２つのＰチャネルＭＯＳ
トランジスタ４３、４４からなるインバータ回路、４４
は２入力ナンドゲート、４５、４６はインバータ回路、
４７は２入力ノアゲートであり、その他、図３に図示さ
れている構成要素と同じ構成要素については同じ符号を
付けている。

【００８１】そして、電源電圧供給用デプレッション型
ＮチャネルＭＯＳトランジスタ４０は、電圧出力端子９
と電源電圧クランプ用Ｎチャネルデプレッション型ＭＯ
Ｓトランジスタ２０との間に接続され、電荷転送用デプ
レッション型ＮチャネルＭＯＳトランジスタ４１は、電
圧出力端子９と負荷用出力端子１０との間に接続され
る。インバータ回路４２は、２つのＰチャネルＭＯＳト
ランジスタ４３、４４が直列接続された構成のもので、
電圧出力端子９と接地間に接続される。ＰチャネルＭＯ
Ｓトランジスタ４２、４３の接続点は、電荷転送用デプ
レッション型ＮチャネルＭＯＳトランジスタ４１のゲー
トに接続される。この場合、電荷転送用デプレッション
型ＮチャネルＭＯＳトランジスタ４１とＰチャネルＭＯ
Ｓトランジスタ４２、４３は電圧伝達回路１６を構成し
ている。

【００８２】この第４の実施例は、第２の実施例の電源
電圧供給用ＰチャネルＭＯＳトランジスタ２の代わりに
電源電圧供給用デプレッション型ＮチャネルＭＯＳトラ
ンジスタ４０を用いており、また、第２の実施例の電荷
転送用ＰチャネルＭＯＳトランジスタ１７及びレベルシ
フト回路１８からなる電圧伝達回路１６の代わりに、電
荷転送用デプレッション型ＮチャネルＭＯＳトランジス
タ４１及びインバータ回路４２とからなる電圧伝達回路
１６を用いているものである。

【００８３】第４の実施例の動作は、概要、次の通りで
ある。

【００８４】まず、昇圧動作期間の初期状態において
は、昇圧イネーブル信号（ＶＳ３）が低レベル（Ｌ）で
あって、制御論理回路１５の第１及び第２の出力１
５_O1、１５_O2はそれぞれ低レベル（Ｌ）に、第３の出力
１５_O3が高レベル（Ｈ）になり、昇圧用キャパシタ１に
低レベル（Ｌ）、電源電圧供給用デプレッション型Ｎチ
ャネルＭＯＳトランジスタ４０のゲート及びインバータ
回路４２の入力に同じく低レベル（Ｌ）、リセット用Ｎ
チャネルＭＯＳトランジスタ４１のゲートに高レベル
（Ｈ）がそれぞれ供給され、電源電圧供給用デプレッシ
ョン型ＮチャネルＭＯＳトランジスタ４０がオフすると
とともに、リセット用ＮチャネルＭＯＳトランジスタ４
１がオンし、負荷側出力端子１０が低レベル（Ｌ）、即
ち、接地レベルに低下する。一方、インバータ回路４２
から出力された高レベル（Ｈ）は、電荷転送用デプレッ
ション型ＮチャネルＭＯＳトランジスタ４１のゲートに
供給され、電荷転送用デプレッション型ＮチャネルＭＯ
Ｓトランジスタ４１をオンにする。このため、電圧出力
端子９は負荷側出力端子１０と同じ低レベル（Ｌ）、即
ち、接地レベルになっている。

【００８５】次に、昇圧動作期間に入り、昇圧イネーブ
ル信号（ＶＳ３）が高レベル（Ｈ）に転換すると、昇圧
動作が開始される。この場合、昇圧クロック信号（ＶＦ
Ａ）が高レベル（Ｈ）となる第１ステップにおいては、
プリチャージ状態であって、制御論理回路１５の第１の
出力１５_O1は低レベル（Ｌ）、第２の出力１５_O2は高レ
ベル（Ｈ）、第３の出力１５_O3が低レベル（Ｌ）にな
り、昇圧用キャパシタ１に引き続いて低レベル（Ｌ）が
供給されるとともに、電源電圧供給用デプレッション型
ＮチャネルＭＯＳトランジスタ４０がオン、リセット用
ＮチャネルＭＯＳトランジスタ１９がオフになり、電荷
転送用デプレッション型ＮチャネルＭＯＳトランジスタ
４１がオフになる。このため、電圧出力端子９にデプレ
ッション型ＮチャネルＭＯＳトランジスタのしきい値｜
ＶｔｈＤ｜に等しいプリチャージ電圧が発生する。

【００８６】続いて、昇圧クロック信号（ＶＦＡ）が低
レベル（Ｌ）となる第２ステップにおいては、昇圧状態
であって、制御論理回路１５の第１の出力１５_O1は高レ
ベル（Ｈ）、第２及び第３の出力１５_O2、１５_O3は低レ
ベル（Ｌ）になり、昇圧用キャパシタ１に高レベル
（Ｈ）が供給され、電源電圧供給用デプレッション型Ｎ
チャネルＭＯＳトランジスタ４０及びリセット用Ｎチャ
ネルＭＯＳトランジスタ１９がともにオフになり、電荷
転送用デプレッション型ＮチャネルＭＯＳトランジスタ
４１がオンになる。このとき、電圧出力端子９に発生し
た昇圧電圧は電荷転送用デプレッション型ＮチャネルＭ
ＯＳトランジスタ４１を介して負荷側出力端子１０に転
送される。

【００８７】以後、前記第１及び第２ステップの動作が
繰り返し実行され、チャージポンプ動作により負荷側出
力端子１０の電圧は、段階的に上昇した昇圧電圧にな
る。

【００８８】本実施例においては、第１の実施例で得ら
れる効果を期待できる他に、デプレッション型Ｎチャネ
ルＭＯＳトランジスタを用いて構成したので、全体を小
型化できるという効果もある。

【００８９】なお、本実施例による昇圧回路を図５に示
されるように２系列並列的に配置させ、第１及び第２の
ステップの双方において連続的に昇圧動作が続くように
構成すれば、昇圧効率をさらに向上させることができ
る。

【００９０】続く、図８は、前記第４の実施例の変形例
を示すもので、クランプ用ＮチャネルＭＯＳトランジス
タ２０を用いる代わりに、第１の実施例のように、電圧
出力端子９と電源供給端子１１との間にダイオード接続
された３つのＰチャネルＭＯＳトランジスタからなる電
源電圧クランプ回路１２を設けたものである。

【００９１】かかる構成によれば、電源電圧クランプ回
路１２を構成するＰチャネルＭＯＳトランジスタの個数
を適宜選択することにより、電圧出力端子９のクランプ
電圧値を調整することができる。

【００９２】以上の各実施例の説明においては、１系列
または２系列の昇圧回路装置を用いた例を挙げている
が、多系列の昇圧回路装置を用意するとともに、互いに
位相を異にする複数種の昇圧クロック信号を形成し、こ
れら複数の昇圧クロック信号を多系列の昇圧回路装置に
おけるそれぞれの昇圧回路装置に各別に供給することに
より、３系列またはそれ以上の多系列の昇圧回路装置を
構成することができ、この場合には、その系列数に応じ
た昇圧電圧が得られ、より昇圧効率及び昇圧レベルを向
上させることができるという効果がある。

【００９３】最後に、図９は、本発明による昇圧回路装
置を用いた８ビットアナログ−デジタル（Ａ／Ｄ）変換
装置の構成の一例を示す回路図である。

【００９４】図９において、本例のＡ／Ｄ変換装置は、
昇圧回路装置６１と、チョッパ型コンパレータ６２と、
抵抗ラダー型デジタル−アナログ（Ｄ／Ａ）変換回路６
３とからなり、特に、低電源電圧を用いて、高精度で、
かつ、高い変換速度のＡ／Ｄ変換が行われるものであ
る。ところで、本例のＡ／Ｄ変換装置に使用される昇圧
回路装置６１は、前記第１乃至第４の実施例の中のいず
れの昇圧回路装置を用いることが可能であるが、図９に
おいては、第３の実施例の昇圧回路装置を用いた例が示
されている。

【００９５】かかるＡ／Ｄ変換装置において、チョッパ
型コンパレータ６２は、サンプリングキャパシタ６２ａ
と、５つのＣＭＯＳスイッチ回路６２ｂ、６２ｃ、６２
ｄ、６２ｅ、６２ｆと、容量結合された３つのＣＭＯＳ
インバータ回路６２ｇ、６２ｈ、６２ｉと、２つのレベ
ルシフト回路６２ｊ、６２ｋと、２つのインバータ回路
６２ｌ、６２ｍとからなっている。また、抵抗ラダー型
Ｄ／Ａ変換回路６３は、３−８列アドレスデコーダ６３
ａと、５−３２行アドレスデコーダ６３ｂと、８本の抵
抗列６３ｃと、８本の抵抗列６３ｃのタップ電圧をデコ
ード出力とするためのマトリックス状行選択ＣＭＯＳス
イッチ群６３ｄと、８本のタップ電圧出力線６３ｅの中
の１本をデコード出力する列選択ＣＭＯＳスイッチ群６
３ｆと、行選択ＣＭＯＳスイッチ群６３ｄの反転入力側
を駆動するインバータ回路６３ｇと、列選択ＣＭＯＳス
イッチ群６３ｆの反転入力側を駆動するインバータ回路
６３ｈと、レベルシフト回路６３ｉとからなっている。

【００９６】前記構成に係わるＡ／Ｄ変換装置は、概
略、次のように動作する。

【００９７】まず、抵抗ラダー型Ｄ／Ａ変換回路６３に
おいて、列アドレスデコーダ６３ａ及び行アドレスデコ
ーダ６３ｂは、それぞれ列アドレス信号線６４及び行ア
ドレス信号線６５が入力され、それぞれ８本及び３２本
の出力線の内の各１本が高レベル（Ｈ）になる。このと
きに、８本の抵抗列６３ｃの２５６個のタップ電圧の中
の１つが選択され、その電圧がＤ／Ａ変換出力端子６３
ｊに出力される。

【００９８】次に、チョッパ型コンパレータ６２は、端
子６２ｎに供給される未知入力信号とＤ／Ａ変換出力端
子６３ｊに供給された基準電圧とを比較するもので、サ
ンプリングモード時において、入力電圧選択信号（ＶＳ
Ａ）が高レベル（Ｈ）になると、ＣＭＯＳスイッチ回路
６２ｂにおいては、ＮチャネルＭＯＳトランジスタのゲ
ートに高レベル（Ｈ）が、ＰチャネルＭＯＳトランジス
タのゲートに低レベル（Ｌ）が供給されてともにオンに
なり、未知入力信号がサンプリングキャパシタ６２ａの
一端に伝達される。これと同時に、３つのＣＭＯＳスイ
ッチ回路６２ｄ、６２ｅ、６２ｆもオンになり、３つの
ＣＭＯＳインバータ回路６２ｇ、６２ｈ、６２ｉの入出
力が短絡状態になるので、サンプリングキャパシタ６２
ａの他端は、論理的にスレッシュホールド電圧に設定さ
れる。続いて、比較モード時において、基準電圧選択信
号（ＶＲＥ）が高レベル（Ｈ）になると、Ｄ／Ａ変換出
力端子６３ｊに供給された基準電圧がサンプリングキャ
パシタ６２ａの一端に伝達され、ＣＭＯＳスイッチ回路
６２ｄの入力は未知入力信号と基準電圧との差分だけ変
動し、その変動分は容量結合された３つのＣＭＯＳスイ
ッチ回路６２ｄ、６２ｅ、６２ｆで順次増幅され、最終
段のＣＭＯＳスイッチ回路６２ｆの出力には比較結果を
示す論理レベルの出力が発生する。

【００９９】このチョッパ型コンパレータ６２で得られ
た比較結果は、逐次比較レジスタ（図示せず）に反映さ
れ、列、行アドレスを生成させながら順次前記比較が繰
り返し実行されるもので、通常、この比較動作は、Ａ／
Ｄ変換ビット数の回数だけ行われる。

【０１００】本例のＡ／Ｄ変換装置によれば、ＣＭＯＳ
スイッチ回路６２ｂ乃至６２ｆのオン抵抗が動作電源電
圧の中間値付近の入力電圧に対して最大になるという問
題を解決するもので、それにより低電圧動作可能なＡ／
Ｄ変換装置を実現している。

【０１０１】また、本例のＡ／Ｄ変換装置は、昇圧回路
装置（電源）６１を１個設けるだけであり、その昇圧電
圧を第３の実施例に示したような複数のレベルシフト回
路１８、１８’、１８”を用いて適宜各負荷に配分して
いるので、Ａ／Ｄ変換装置全体が小型化され、既知の昇
圧回路装置を持たないＡ／Ｄ変換装置の回路構成に最小
限の変更を加えるだけで足りるものである。

【０１０２】

【発明の効果】以上説明したように、請求項１に記載の
発明によれば、昇圧クロック信号入力端子と電圧出力端
子間に昇圧用容量素子を、電源電圧供給端子と電圧出力
端子間に電源電圧供給用ＭＯＳトランジスタを、昇圧ク
ロック信号入力端子と電源電圧供給用ＭＯＳトランジス
タのゲ−ト間に、昇圧クロック信号を電源電圧供給用Ｍ
ＯＳトランジスタのゲ−トに供給するゲート駆動回路を
それぞれ接続し、かつ、このゲート駆動回路の電源電圧
を電圧出力端子から得るようにしているので、昇圧用容
量素子に供給される昇圧クロック信号の立上りのタイミ
ング、即ち、電圧出力端子が昇圧されるタイミングに合
わせて、電源電圧供給用ＭＯＳトランジスタが非導通に
なり、電圧出力端子が電源電圧供給端子から隔離され
る。このように、電圧出力端子は、電源電圧供給端子か
らの隔離により、電源電圧によってクランプされること
がなくなるので、電圧出力端子の電圧を電源電圧以上に
上昇させることが可能になり、小型であるにも係わら
ず、高効率の昇圧ができるという効果があり、特に、
１．８Ｖ程度の電源電圧を昇圧させる場合に有効なもの
である。

【０１０３】請求項２及び３に記載の発明によれば、既
知の昇圧回路装置のように、電圧出力端子と負荷側出力
端子との間にダイオ−ド接続された電荷転送用ＭＯＳト
ランジスタを接続することにより、電圧出力端子の電圧
が負荷側出力端子側にチャ−ジポンプ動作によって伝送
され、負荷側出力端子に大きな昇圧電圧を供給すること
ができるという効果がある。

【０１０４】請求項４に記載の発明によれば、電源電圧
供給端子と電圧出力端子との間に複数のＭＯＳトランジ
スタからなる電圧クランプ手段を接続することにより、
電圧出力端子に生じる昇圧電圧がＭＯＳトランジスタや
層間絶縁膜の耐圧以上に上昇するの防ぐことができる。

【０１０５】請求項５乃至６に記載の発明によれば、電
圧出力端子と負荷側出力端子との間に電圧伝達回路を接
続することにより、ダイオ−ド接続された電荷転送用Ｍ
ＯＳトランジスタを接続した場合に比べ、負荷側出力端
子にＭＯＳトランジスタのしきい値分だけ高い昇圧電圧
を供給することができるという効果がある。

【０１０６】また、請求項７に記載の発明によれば、昇
圧クロック信号入力端子と第１の電圧出力端子間に第１
の昇圧用容量素子を、反転昇圧クロック信号入力端子と
第２の電圧出力端子間に第２の昇圧用容量素子を、電源
電圧供給端子と第１の電圧出力端子間に第１の電源電圧
供給用ＭＯＳトランジスタを、電源電圧供給端子と第２
の電圧出力端子間に第２の電源電圧供給用ＭＯＳトラン
ジスタを、昇圧クロック信号入力端子と第１の電源電圧
供給用ＭＯＳトランジスタのゲ−ト間に、昇圧クロック
信号を第１の電源電圧供給用ＭＯＳトランジスタのゲ−
トに供給する第１のゲート駆動回路と、昇圧クロック信
号入力端子と第２の電源電圧供給用ＭＯＳトランジスタ
のゲ−ト間に、昇圧クロック信号を第２の電源電圧供給
用ＭＯＳトランジスタのゲ−トに供給する第２のゲート
駆動回路をそれぞれ接続し、かつ、これら第１及び第２
のゲート駆動回路の電源電圧をそれぞれ第１及び第２の
電圧出力端子から得るようにし、第１の昇圧用容量素子
に供給される昇圧クロック信号の立上りのタイミングに
合わせて、第１の電源電圧供給用ＭＯＳトランジスタが
非導通になって、第１の電圧出力端子が電源電圧供給端
子から隔離され、また、第２の昇圧用容量素子に供給さ
れる昇圧クロック信号の立上りのタイミングに合わせ
て、第２の電源電圧供給用ＭＯＳトランジスタが非導通
になり、第２の電圧出力端子が電源電圧供給端子から隔
離される。このため、請求項１に記載の発明の効果を享
受できる他に、昇圧クロック信号または反転昇圧クロッ
ク信号のいずれの部分においても昇圧動作が実行され、
請求項１に記載の発明よりも、出力電圧の昇圧効率が高
く、昇圧速度が上昇するという効果がある。

【０１０７】請求項８乃至９に記載の発明によれば、電
圧出力端子と負荷側出力端子との間に電圧伝達回路を接
続することにより、負荷側出力端子にＭＯＳトランジス
タのしきい値分だけ高い昇圧電圧を供給することができ
るという効果がある。

【０１０８】さらに、請求項１０に記載の発明によれ
ば、昇圧クロック信号が入力される制御論理回路の第１
の出力と電圧出力端子間に昇圧用容量素子を、電圧出力
端子と電源電圧供給端子間に、ゲートが前記制御論理回
路の第２の出力に接続された第１の電源電圧供給用デプ
レション型ＭＯＳトランジスタを、電圧出力端子と負荷
側出力端子間に第２の電荷転送用デプレション型ＭＯＳ
トランジスタスイッチを、電圧出力端子と接地間に、入
力が前記制御論理回路の第２の出力に接続された相補Ｍ
ＯＳトランジスタインバータ段をそれぞれ接続し、相補
ＭＯＳトランジスタインバータ段の出力を第２の電荷転
送用デプレション型ＭＯＳトランジスタのゲ−トに接続
しているので、プリチャージの際には、第１の電源電圧
供給用デプレション型ＭＯＳトランジスタがオン、第２
の電荷転送用デプレション型ＭＯＳトランジスタがオフ
になって、電圧出力端子は電源電圧に上昇するようにな
り、一方、昇圧の際には、第１の電源電圧供給用デプレ
ション型ＭＯＳトランジスタがオフ、第２の電荷転送用
デプレション型ＭＯＳトランジスタがオンになり、電圧
出力端子の電圧がチャ−ジポンプ動作により負荷側出力
端子に昇圧伝送される。このため、請求項１に記載の発
明の効果を享受できる他に、相補ＭＯＳトランジスタイ
ンバータ段の採用によって、昇圧回路装置をより小型に
構成できるという効果もある。

【図面の簡単な説明】

【図１】本発明に係わる昇圧回路装置の第１の実施例の
構成を示す回路構成図である。

【図２】図１に図示の第１の実施例の動作を示す各部の
電圧波形図である。

【図３】本発明に係わる昇圧回路装置の第２の実施例の
構成を示す回路構成図である。

【図４】図３に図示の第２の実施例の動作を示す各部の
電圧波形図である。

【図５】本発明に係わる昇圧回路装置の第３の実施例の
構成を示す回路構成図である。

【図６】図５に図示の第３の実施例の動作を示す各部の
電圧波形図である。

【図７】本発明に係わる昇圧回路装置の第４の実施例の
構成を示す回路構成図である。

【図８】図７に図示の第４の実施例の変形例を示す回路
構成図である。

【図９】本発明に係わる昇圧回路装置を用いたアナログ
／デジタル変換回路の構成の一例を示す回路構成図であ
る。

【図１０】既知の昇圧回路装置の構成の一例を示す回路
構成図であ

【図１１】既知の昇圧回路装置の各部の動作状態を示す
電圧波形図である。。

【符号の説明】

１昇圧用キャパシタ１’ 第２の昇圧用キャパシタ２電源電圧供給用（スイッチング用）ＰチャネルＭＯ
Ｓトランジスタ２’ 第２の電源電圧供給用（スイッチング用）Ｐチャ
ネルＭＯＳトランジスタ３電荷転送用ＰチャネルＭＯＳトランジスタ３’ 第２の電荷転送用ＰチャネルＭＯＳトランジスタ４、４’、４” 負荷用キャパシタ５、２１、２２２入力ナンドゲート６ＣＭＯＳインバ−タ回路６’ 第２のＣＭＯＳインバ−タ回路７、２３、２４、３２、３６、３７、３８、３９、４２
インバ−タ回路８クロック信号（ＣＬ）入力端子９電圧出力端子９’ 第２の電圧出力端子１０、１０’、１０” 負荷側出力端子１０ｍ出力結合端子１１電源電圧供給端子１２電源電圧クランプ回路１３昇圧クロック信号（ＣＬ）供給線１４イネーブル信号（ＥＮＢ）供給線１５制御論理回路１６電圧伝達回路１７電荷転送用ＰチャネルＭＯＳトランジスタ１７’ 第２の電荷転送用ＰチャネルＭＯＳトランジス
タ１８レベルシフト回路１８’ 第２のレベルシフト回路１８” 第３のレベルシフト回路１９リセット用ＮチャネルＭＯＳトランジスタ２０電源電圧クランプ用Ｎチャネルデプレッション型
ＭＯＳトランジスタ２５ノアゲート２６、２７、２８、２９、４３、４４ＰチャネルＭＯ
Ｓトランジスタ３０、３１ＮチャネルＭＯＳトランジスタ３３、３４２相非重畳昇圧クロック信号（ＶＣＫ２、
ＶＦＡ）供給線３５イネーブル信号（ＶＳ３）供給線制御論理回路４０電源電圧供給用デプレッション型ＮチャネルＭＯ
Ｓトランジスタ４１電荷転送用デプレッション型ＮチャネルＭＯＳト
ランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者椎名雅裕茨城県日立市幸町三丁目２番１号日立エンジニアリング株式会社内 (72)発明者太田武廣茨城県日立市幸町三丁目１番１号株式会社日立製作所日立工場内

Claims

【特許請求の範囲】

【請求項１】昇圧クロック信号入力端子と電圧出力端
子間に接続された昇圧用容量素子と、電源電圧供給端子
と前記電圧出力端子間に接続されたスイッチング用ＭＯ
Ｓトランジスタと、前記昇圧クロック信号入力端子と前
記スイッチング用ＭＯＳトランジスタのゲ−ト電極間に
接続され、前記昇圧クロック信号に対応して前記スイッ
チング用ＭＯＳトランジスタをオン／オフするゲート駆
動回路とを備え、前記ゲート駆動回路の電源電圧は前記
電圧出力端子から供給されることを特徴とする昇圧回路
装置。
【請求項２】前記電圧出力端子と負荷側出力端子間に
ダイオ−ド接続の電荷転送用ＭＯＳトランジスタが接続
されていることを特徴とする請求項１に記載の昇圧回路
装置。
【請求項３】前記ダイオ−ド接続された電荷転送用Ｍ
ＯＳトランジスタは、ドレインが前記電圧出力端子に、
ソ−ス、ゲ−ト、基体が前記負荷側出力端子にそれぞれ
接続されている第１導電型ＭＯＳトランジスタからなる
ことを特徴とする請求項２に記載の昇圧回路装置。
【請求項４】前記電圧出力端子と前記電源電圧供給端
子間に電圧クランプ回路が接続されていることを特徴と
する請求項１乃至２のいずれかに記載の昇圧回路装置。
【請求項５】前記電圧出力端子と前記負荷側出力端子
間に電圧伝達回路が接続されていることを特徴とする請
求項１に記載の昇圧回路装置。
【請求項６】前記電圧伝達回路は、電源電圧が前記負
荷側出力端子から供給されるレベルシフト回路と、ドレ
インが前記電圧出力端子に、ソ−ス、基板が前記負荷側
出力端子に、ゲ−トが前記レベルシフト回路の一方の出
力端子にそれぞれ接続された第１導電型ＭＯＳトランジ
スタとで構成され、前記レベルシフト回路は、プリチャ
−ジ／昇圧制御信号を入力し、前記ＭＯＳトランジスタ
のゲ−ト信号レベルを制御してチャ−ジポンプ動作を行
うことを特徴とする請求項５に記載の昇圧回路装置。
【請求項７】昇圧クロック信号入力端子と第１の電圧
出力端子間に接続された第１の昇圧用容量素子と、反転
昇圧クロック信号入力端子と第２の電圧出力端子間に接
続された第２の昇圧用容量素子と、電源電圧端子と前記
第１の電圧出力端子間に接続された第１のスイッチング
用ＭＯＳトランジスタと、前記電源電圧端子と前記第２
の電圧出力端子間に接続された第２のスイッチング用Ｍ
ＯＳトランジスタと、前記昇圧クロック信号入力端子と
前記第１のスイッチング用ＭＯＳトランジスタのゲ−ト
電極間に接続され、前記昇圧クロック信号に応じて前記
第１のスイッチング用ＭＯＳトランジスタをオン／オフ
する第１のゲート駆動回路と、前記昇圧クロック信号入
力端子と前記第２のスイッチング用ＭＯＳトランジスタ
のゲ−ト電極間に接続され、前記昇圧クロック信号に応
じて前記第２のスイッチング用ＭＯＳトランジスタスイ
ッチをオン／オフする第２のゲート駆動回路とを備え、
前記第１のゲート駆動回路の電源電圧を前記第１の電圧
出力端子から供給し、前記第２のゲート駆動回路の電源
電圧を前記第２の電圧出力端子から供給することを特徴
とする昇圧回路装置。
【請求項８】前記第１の電圧出力端子及び前記第２の
電圧出力端子と負荷側出力端子間に電圧伝達回路が接続
されていることを特徴とする請求項７に記載の昇圧回路
装置。
【請求項９】前記電圧伝達回路は、ドレインとゲート
が互いに交差結合された第３及び第４のスイッチング用
第１導電型ＭＯＳトランジスタからなり、前記第３のス
イッチング用ＭＯＳトランジスタのドレインは前記第１
の電圧出力端子に、前記第４のスイッチング用ＭＯＳト
ランジスタのドレインは前記第２の電圧出力端子にそれ
ぞれ接続され、前記第３及び第４のスイッチング用ＭＯ
Ｓトランジスタのソース及び基板は前記負荷側出力端子
に接続されていることを特徴とする請求項８に記載の昇
圧回路装置。
【請求項１０】昇圧クロック信号が入力される制御論
理回路の第１の出力と電圧出力端子間に接続された昇圧
用容量素子と、前記電圧出力端子と電源電圧供給端子間
に接続され、ゲートが前記制御論理回路の第２の出力に
接続された第１のスイッチング用デプレション型ＭＯＳ
トランジスタと、前記電圧出力端子と負荷側出力端子間
に接続された第２のスイッチング用デプレション型ＭＯ
Ｓトランジスタと、前記電圧出力端子と接地間に配置さ
れ、入力が前記制御論理回路の第２の出力に接続された
相補ＭＯＳトランジスタインバータ段とを備えており、
前記相補ＭＯＳトランジスタインバータ段の出力が前記
第２のスイッチング用デプレション型ＭＯＳトランジス
タのゲ−トに接続されていることを特徴とする昇圧回路
装置。
【請求項１１】前記電圧出力端子と前記電源電圧供給
端子間に電圧クランプ回路が接続されていることを特徴
とする請求項１０に記載の昇圧回路装置。
【請求項１２】前記電源電圧供給端子と前記昇圧回路
装置間に電圧クランプ回路が接続されていることを特徴
とする請求項１乃至３、５乃至９のいずれかに記載の昇
圧回路装置。
【請求項１３】少なくとも、抵抗ラダー型デジタル／
アナログ変換回路部（Ｄ／Ａ回路部）と、前記Ｄ／Ａ回
路部で得られた電圧と未知入力電圧とを比較するチョッ
パ型比較回路部と、前記Ｄ／Ａ回路部及び前記チョッパ
型比較回路部に動作電圧を供給する昇圧回路とを備えた
アナログ／デジタル変換回路において、前記昇圧回路と
して請求項１乃至１２のいずれかに記載の昇圧回路装置
が用いられることを特徴とするアナログ／デジタル変換
回路。