JP5581907B2 - 半導体集積回路及び半導体集積回路装置 - Google Patents
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Description
上記基板に形成された上記第1の導電型を有する活性領域と、
上記基板上であって上記第1のドレイン領域と上記第1のソース領域との間に形成された第1のゲート電極と、
上記第1のドレイン領域に接続された第1のドレイン電極と、
上記第1のソース領域に接続された第1のソース電極と、
上記第1の導電型を有する活性領域に接続された第1の基板電極とを備えて第1のMOSトランジスタを構成した半導体集積回路において、
上記基板において上記第1のドレイン領域と上記第1の導電型を有する活性領域との間であって上記第2の導電型を有する活性領域としてかつ当該第1のドレイン領域が第2のソース領域と近接するように互いに離間して形成され、若しくは、上記基板において上記第1のソース領域と上記第1の導電型を有する活性領域との間であって上記第2の導電型を有する活性領域としてかつ当該第1のソース領域が第2のドレイン領域と近接するように互いに離間して形成された第2のドレイン領域及び第2のソース領域と、
上記第1の導電型を有する活性領域と、
上記基板上であって上記第2のドレイン領域と上記第2のソース領域との間に形成された第2のゲート電極と、
上記第2のドレイン領域に接続された第2のドレイン電極と、
上記第2のソース領域に接続された第2のソース電極と、
上記第1の導電型を有する活性領域に接続された第2の基板電極とを備えて第2のMOSトランジスタを構成し、
上記第1の基板電極は、上記第1のドレイン電極及び上記第1のソース電極から電気的に分離され、
上記第2のMOSトランジスタは、上記第1の基板電極と上記第1のドレイン電極又は上記第1のソース電極との間に接続されたことを特徴とする。
上記第1の導電型を有する活性領域に最も近接した、上記合計奇数(2N+1)個の電極領域のうちの一端の電極領域は、上記第2のMOSトランジスタのゲート電極に印加される制御電圧により、当該一端の活性領域と導通又は遮断されることを特徴とする。
上記第1の導電型を有する活性領域に最も近接した、上記合計偶数(2N)個の電極領域のうちの一端の電極領域は、上記第2のMOSトランジスタのゲート電極に印加される制御電圧により、当該一端の活性領域と導通又は遮断されることを特徴とする。
図1は、本発明の第1の実施形態に係る半導体集積回路1の結線状態を示す回路図である。図1において、半導体集積回路1は、NMOSトランジスタMN1と、NMOSトランジスタMN2とを備えて構成される。NMOSトランジスタMN1は、ソース電極TS1とゲート電極TG1とドレイン電極TD1と基板電極TB1とを備えて構成され、NMOSトランジスタMN2は、ソース電極TS2とゲート電極TG2とドレイン電極TD2と基板電極TB2とを備えて構成される。図1において、ソース電極TS1は、ドレイン電極TD2に接続されており、ソース電極TS2は、基板電極TB1及び基板電極TB2に接続されている。以上のように構成された半導体集積回路1では、基板電極TB1とソース電極TS1とは、NMOSトランジスタMN2のゲート電極TG2に印加される制御電圧によって導通又は遮断される。
図9は、本発明の第2の実施形態に係る半導体集積回路1−2の構成を示す平面図である。図9の半導体集積回路1−2の結線状態は、図1に示した第1の実施形態における結線状態と同様である。図9の半導体集積回路1−2は、図2の半導体集積回路1と比較して、3つのソース領域S1を有しかつソース領域S1とドレイン領域D1との間に4つのゲート電極TG1が形成されていること、図9上の左側にもドレイン領域D2、ドレイン電極TD2、ソース領域S2、ソース電極TS2、並びにゲート電極TG2が形成されてNMOSトランジスタMN2を構成していること、及び複数のドレイン電極TD1がスルーホールTHを介してさらに上層の配線により接続されていることを特徴とし、その他の構成及び動作は半導体集積回路1と同様である。
図18は、本発明の第3の実施形態に係る半導体集積回路1−4の結線状態を示す回路図である。図18の半導体集積回路1−4は、図1の半導体集積回路1と比較して、NMOSトランジスタMN3をさらに備えることを特徴とする。NMOSトランジスタMN3は、ソース電極TS3とゲート電極TG3とドレイン電極TD3と基板電極TB3とを備えて構成される。図18において、ソース電極TS3は、ドレイン電極TD1に接続され、ドレイン電極TD3と基板電極TB3とはそれぞれ、ソース電極TS2と基板電極TB1と基板電極TB2とに接続されている。以上のように構成された半導体集積回路1−4では、基板電極TB1とソース電極TS1とはNMOSトランジスタMN2のゲート電極TG2に印加される制御電圧によって導通又は遮断され、基板電極TB1とドレイン電極TD1とはNMOSトランジスタMN3のゲート電極TG3に印加される制御電圧によって導通又は遮断される。
(1)図上の右端に形成されたp型活性領域Bに最も近接する領域がソース領域S1でありかつ図上の左端に形成されたp型活性領域Bに最も近接する領域がドレイン領域D1である場合と、
(2)図上の右端に形成されたp型活性領域Bに最も近接する領域がドレイン領域D1でありかつ図上の左端に形成されたp型活性領域Bに最も近接する領域がソース領域S1である場合との2つの場合が存在する。
1F…半導体集積回路装置、
10,100…p型半導体基板、
11,110…シリコン酸化膜、
101…チャネル領域、
102…空乏層、
103…電子、
104…電子正孔対、
105…正孔、
106…ゲート酸化膜、
201…電流源、
202…寄生バイポーラトランジスタ、
203…pn接合、
AC1,AC11…n型活性領域、
B,B11…p型活性領域、
CE…コンタクト電極、
D1〜D3,D11…ドレイン領域、
G11…ゲート、
MN1〜MN3,MN12…NMOSトランジスタ、
R1,R2…抵抗、
R2d,R2s…配線抵抗、
R2m…オン抵抗、
S1〜S3,S11…ソース領域、
TB1〜TB3,TB11…基板電極、
TD1〜TD3,TD11…ドレイン電極、
TG1〜TG3,TG11…ゲート電極、
TH…スルーホール、
TS1〜TS3,TS11…ソース電極、
W1〜W11,W101〜W104…メタル配線。
Claims (11)
- 第1の導電型を有する基板において第1の導電型とは逆極性の第2の導電型を有する活性領域としてかつ互いに離間して形成される第1のドレイン領域及び第1のソース領域と、
上記基板に形成された上記第1の導電型を有する活性領域と、
上記基板上であって上記第1のドレイン領域と上記第1のソース領域との間に形成された第1のゲート電極と、
上記第1のドレイン領域に接続された第1のドレイン電極と、
上記第1のソース領域に接続された第1のソース電極と、
上記第1の導電型を有する活性領域に接続された第1の基板電極とを備えて第1のMOSトランジスタを構成した半導体集積回路において、
上記基板において上記第1のドレイン領域と上記第1の導電型を有する活性領域との間であって上記第2の導電型を有する活性領域としてかつ当該第1のドレイン領域が第2のソース領域と近接するように互いに離間して形成され、若しくは、上記基板において上記第1のソース領域と上記第1の導電型を有する活性領域との間であって上記第2の導電型を有する活性領域としてかつ当該第1のソース領域が第2のドレイン領域と近接するように互いに離間して形成された第2のドレイン領域及び第2のソース領域と、
上記第1の導電型を有する活性領域と、
上記基板上であって上記第2のドレイン領域と上記第2のソース領域との間に形成された第2のゲート電極と、
上記第2のドレイン領域に接続された第2のドレイン電極と、
上記第2のソース領域に接続された第2のソース電極と、
上記第1の導電型を有する活性領域に接続された第2の基板電極とを備えて第2のMOSトランジスタを構成し、
上記第1の基板電極は、上記第1のドレイン電極及び上記第1のソース電極から電気的に分離され、
上記第2のMOSトランジスタは、上記第1の基板電極と上記第1のドレイン電極又は上記第1のソース電極との間に接続され、
上記第1のMOSトランジスタにおいて、偶数(2N)本のゲート電極をそれぞれ挟設する各1対のドレイン領域及びソース領域となる合計奇数(2N+1)個の電極領域を形成し、
上記第1の導電型を有する活性領域に最も近接した、上記合計奇数(2N+1)個の電極領域のうちの一端の電極領域は、上記第2のMOSトランジスタのゲート電極に印加される制御電圧により、当該一端の活性領域と導通又は遮断され、
Nは自然数であることを特徴とする半導体集積回路。 - 上記第1の導電型を有する活性領域とは別の、第1の導電型を有する活性領域に最も近接した、上記合計奇数(2N+1)個の電極領域のうちの他端の電極領域は、上記第2のMOSトランジスタと同一の構成を有する別の第3のMOSトランジスタのゲート電極に印加される制御電圧により、当該他端の活性領域と導通又は遮断されることを特徴とする請求項1記載の半導体集積回路。
- 第1の導電型を有する基板において第1の導電型とは逆極性の第2の導電型を有する活性領域としてかつ互いに離間して形成される第1のドレイン領域及び第1のソース領域と、
上記基板に形成された上記第1の導電型を有する活性領域と、
上記基板上であって上記第1のドレイン領域と上記第1のソース領域との間に形成された第1のゲート電極と、
上記第1のドレイン領域に接続された第1のドレイン電極と、
上記第1のソース領域に接続された第1のソース電極と、
上記第1の導電型を有する活性領域に接続された第1の基板電極とを備えて第1のMOSトランジスタを構成した半導体集積回路において、
上記基板において上記第1のドレイン領域と上記第1の導電型を有する活性領域との間であって上記第2の導電型を有する活性領域としてかつ当該第1のドレイン領域が第2のソース領域と近接するように互いに離間して形成され、若しくは、上記基板において上記第1のソース領域と上記第1の導電型を有する活性領域との間であって上記第2の導電型を有する活性領域としてかつ当該第1のソース領域が第2のドレイン領域と近接するように互いに離間して形成された第2のドレイン領域及び第2のソース領域と、
上記第1の導電型を有する活性領域と、
上記基板上であって上記第2のドレイン領域と上記第2のソース領域との間に形成された第2のゲート電極と、
上記第2のドレイン領域に接続された第2のドレイン電極と、
上記第2のソース領域に接続された第2のソース電極と、
上記第1の導電型を有する活性領域に接続された第2の基板電極とを備えて第2のMOSトランジスタを構成し、
上記第1の基板電極は、上記第1のドレイン電極及び上記第1のソース電極から電気的に分離され、
上記第2のMOSトランジスタは、上記第1の基板電極と上記第1のドレイン電極又は上記第1のソース電極との間に接続され、
上記第1のMOSトランジスタにおいて、奇数(2N−1)本のゲート電極をそれぞれ挟設する各1対のドレイン領域及びソース領域となる合計偶数(2N)個の電極領域を形成し、
上記第1の導電型を有する活性領域に最も近接した、上記合計偶数(2N)個の電極領域のうちの一端の電極領域は、上記第2のMOSトランジスタのゲート電極に印加される制御電圧により、当該一端の活性領域と導通又は遮断され、
Nは自然数であることを特徴とする半導体集積回路。 - 上記第1の導電型を有する活性領域とは別の、第1の導電型を有する活性領域に最も近接した、上記合計偶数(2N)個の電極領域のうちの他端の電極領域は、上記第2のMOSトランジスタと同一の構成を有する別の第3のMOSトランジスタのゲート電極に印加される制御電圧により、当該他端の活性領域と導通又は遮断されることを特徴とする請求項3記載の半導体集積回路。
- 上記第1の基板電極は上記第2のソース電極に接続され、上記第1のソース電極は上記第2のドレイン電極に接続されたことを特徴とする請求項1〜4のうちのいずれか1つに記載の半導体集積回路。
- 上記第2の基板電極は、上記第2のドレイン電極又は上記第2のソース電極に電気的に接続されていることを特徴とする請求項1〜5のうちのいずれか1つに記載の半導体集積回路。
- 上記第1の導電型を有する活性領域は、上記第2のドレイン領域又は上記第2のソース領域と隣接していることを特徴とする請求項1〜6のうちのいずれか1つに記載の半導体集積回路。
- 上記第2の基板電極は、上記第2のドレイン電極又は上記第2のソース電極と同一の電極で形成されたことを特徴とする請求項1〜7のうちのいずれか1つに記載の半導体集積回路。
- 上記第2の基板電極に接続されていない上記第2のドレイン電極又は上記第2のソース電極は、上記第1のドレイン電極又は上記第1のソース電極に電気的に接続されていることを特徴とする請求項6〜8のうちのいずれか1つに記載の半導体集積回路。
- 上記第2の基板電極に接続されていない上記第2のドレイン電極又は上記第2のソース電極に対応する上記第2の導電型を有する活性領域は、上記第1のドレイン電極又は上記第1のソース電極に対応する上記第2の導電型を有する活性領域と同一の領域で構成されたことを特徴とする請求項6〜8のうちのいずれか1つに記載の半導体集積回路。
- 請求項1〜10のうちのいずれか1つに記載の複数個の半導体集積回路が互いに隣接して配置されたことを特徴とする半導体集積回路装置。
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