JP2006048394A - 電流制限回路およびそれを用いた半導体集積装置、レギュレータ装置 - Google Patents

Abstract

【課題】 過電流検出基準値が一定で、同一チップ上に集積化するのに好適な構造を有する電流制限回路およびそれを用いた半導体集積装置、レギュレータ装置を提供する。
【解決手段】 ベースＢ３がコレクタＣ３に接続され、エミッタＥ３が基準電源Ｖｒｅｆを介して接地され、コレクタＣ３が抵抗Ｒ２を介して電源１６に接続されたトランジスタＱ３と、ベースＢ４がトランジスタＱ３のベースＢ３に接続され、エミッタＥ４が抵抗Ｒ３を介して接地され、コレクタＣ４が抵抗Ｒ３の温度係数と等しい温度係数を有する抵抗Ｒ４を介して電源１６に接続されたトランジスタＱ４とを有する基準電圧発生部１２により、過電流検出基準値を得る。
抵抗Ｒ３、Ｒ４の温度係数が等しいので、抵抗Ｒ４両端の電位差Ｖｒｅｆ×（Ｒ４／Ｒ３）は温度変化の影響を受けず、一定の過電流検出基準値が得られる。
【選択図】 図１

Description

本発明は、電流制限回路およびそれを用いた半導体集積装置、レギュレータ装置に係り、特に過電流検出基準値が一定で、集積化するのに好適な構造を有する電流制限回路およびそれを用いた半導体集積装置、レギュレータ装置に関する。

レギュレータ装置では過電流による出力素子の破壊を防止するために、出力素子に流れる電流を検出し、この電流が所定の基準値を越えた場合に、出力素子を強制的にオフさせている。

従来、この出力素子に流れる電流を検出し、この電流が所定の基準値を越えた場合に、出力素子を強制的にオフさせる回路が知られている（例えば、特許文献１参照。）。

特許文献１参照に開示された回路は、出力トランジスタに直列接続された電流検出用抵抗と、ベースとエミッタが電流検出用抵抗に並列接続された制御用トランジスタを有している。出力トランジスタに流れる電流が所定の基準値を超えた場合に、電流検出用抵抗両端の電位差により制御用トランジスタがオン状態になることで過電流を検出し、出力トランジスタをオフさせている。

然しながら、特許文献１に開示された電流制御回路は、電流検出用抵抗および制御用トランジスタのベース・エミッタ間の順方向電圧に温度依存性があるため、温度変化によって、過電流検出基準値がずれる問題がある。

その結果、出力トランジスタの最大定格電流に対するマージンが不足し、出力トランジスタが破壊される恐れがある。
特開２００３−２２３２３０号公報（３頁、図２）

本発明は、過電流検出基準値が一定で、同一チップ上に集積化するのに好適な構造を有する電流制限回路およびそれを用いた半導体集積装置、レギュレータ装置を提供する。

本発明の一態様の電流制限回路は、 ベースとエミッタが出力トランジスタのベースとエミッタにそれぞれ接続され、コレクタが第１抵抗を介して電源に接続された第１トランジスタと、ベースがコレクタに接続され、エミッタが基準電源を介して接地され、コレクタが第２抵抗を介して前記電源に接続された第２トランジスタと、ベースが前記第２トランジスタのベースに接続され、エミッタが第３抵抗を介して接地され、コレクタが前記第３抵抗の温度係数と等しい温度係数を有する第４抵抗を介して前記電源に接続された第３トランジスタと、前記第１抵抗両端の電位差を一方の入力とし、前記第４抵抗両端の電位差を他方の入力とするコンパレータと、ベースが前記コンパレータの出力端に接続され、エミッタが接地され、コレクタが定電流源を介して前記電源に接続されるとともに、前記出力トランジスタおよび前記第１トランジスタのベースに共通接続された第４のトランジスタと、ベースが外部入力端子に接続され、エミッタおよびコレクタが前記第４トランジスタのエミッタおよびコレクタにそれぞれ接続された第５トランジスタと、を有することを特徴としている。

本発明によれば、第３および第４抵抗が等しい温度係数を有するので、周囲の温度が変化しても第３抵抗と第４抵抗の比は一定である。

これにより、基準電源電圧に第３抵抗と第４抵抗の比を乗じて得られる第４抵抗両端の電位差が一定になるので、一定の過電流検出基準値が得られる。従って、高精度な電流制限回路およびそれを用いた半導体集積装置、レギュレータ装置を提供することができる。

以下、本発明の実施例について図面を参照しながら説明する。

図１は本発明の実施例１に係る電流制限回路を用いたレギュレータ装置の構成を示す回路図で、破線で囲まれた枠内が電流制限回路を示す回路図である。本実施例は、バッテリーで駆動する車載用のスイッチングレギュレータの過電流保護回路に用いた場合の例である。

図１に示すように、レギュレータ装置１０は負荷電流が流れるトランジスタＱ１と、電流制限回路１１とを有し、負荷抵抗ＲＬはトランジスタＱ１のエミッタＥ１と接地端ＧＮＤとの間に接続されている。

電流制限回路１１は、トランジスタＱ１に並列接続された電流検出部１２と、過電流検出基準値を発生する基準電圧発生部１３と、一方の入力が電流検出部１２の出力端Ｏｕｔ１に接続され、他方の入力が基準電圧発生回路１３の出力端Ｏｕｔ２に接続されたコンパレータ１４と、コンパレータ１４の出力によりトランジスタＱ１および電流検出部１２を制御する信号を出力する電流制御部１５とを有している。

電流検出部１２は、ベースＢ２とエミッタＥ２がトランジスタＱ１のベースＢ１とエミッタＥ１にそれぞれ接続され、コレクタＣ２が抵抗Ｒ１を介して電源１６に接続されたトランジスタＱ２を有している。ここで、この明細書における「抵抗」とは、配線抵抗による寄生抵抗ではなく、例えば抵抗体膜や不純物拡散領域などで形成されたものを言う。

トランジスタＱ１、Ｑ２は、同一チップ上に隣接して配置され、同一プロセスにより同時に形成されたトランジスタで、例えばｎｐｎ型バイポーラトランジスタがワンチップに集積化されている。

トランジスタＱ１、Ｑ２のベースとエミッタがそれぞれ共通接続されているので、トランジスタＱ１、Ｑ２には、それぞれエミッタ面積に比例した電流が流れる。トランジスタＱ１のエミッタ面積はトランジスタＱ２のエミッタ面積より十分大きく、例えば１００：１に設定されている。

これにより、トランジスタＱ１に流れる電流が、例えば１Ａの時に、トランジスタＱ２には１０ｍＡの電流が流れるので、抵抗Ｒ１両端の電位差によりトランジスタＱ１に流れる電流が検出される。

基準電圧発生部１３は、ベースＢ３がコレクタＣ３に接続され、エミッタＥ３が基準電源Ｖｒｅｆを介して接地され、コレクタＣ３が抵抗Ｒ２を介して電源１６に接続されたトランジスタＱ３と、ベースＢ４がトランジスタＱ３のベースＢ３に接続され、エミッタＥ４が抵抗Ｒ３を介して接地され、コレクタＣ４が抵抗Ｒ３の温度係数と等しい温度係数を有する抵抗Ｒ４を介して電源１６に接続されたトランジスタＱ４とを有している。

トランジスタＱ３、Ｑ４はミラー比が１の電流ミラー回路を構成しており、電流ミラー回路の基準側のトランジスタＱ３のエミッタＥ３に基準電源Ｖｒｅｆが接続されているので、ミラー側のトランジスタＱ４のエミッタＥ４にも基準電源Ｖｒｅｆの出力電圧に等しい電圧が発生する。

これにより、エミッタＥ４に接続された抵抗Ｒ３にはＩ３＝Ｖｒｅｆ／Ｒ３の電流が流れる。コレクタＣ４に接続された抵抗Ｒ４にも同じ電流Ｉ３が流れるので、抵抗Ｒ４両端にはＩ３×Ｒ４＝Ｖｒｅｆ×（Ｒ４／Ｒ３）の電位差が発生する。

抵抗Ｒ３、Ｒ４は、同一チップ上に隣接して配置され、同一プロセスにより同時に形成された半導体膜を有する抵抗で、例えばキャリア濃度が等しいポリシリコン膜を有する抵抗がワンチップに集積化されている。

キャリア濃度が等しいポリシリコン膜を有する抵抗Ｒ３、Ｒ４は、比抵抗の温度係数がほぼ等しいので、温度により抵抗値が変化しても抵抗Ｒ３、Ｒ４の比（Ｒ４／Ｒ３）は一定に保たれる。

基準電源Ｖｒｅｆは、例えば周知のバンドギャップ電圧を利用して出力電圧が温度補償された安定化電源を使用している。

従って、周囲温度が変化しても抵抗Ｒ４両端の電位差Ｖｒｅｆ×（Ｒ４／Ｒ３）は一定に保たれるので、一定の過電流検出基準値を得ることが可能である。

例えば、電源電圧Ｖｃｃが１２Ｖ、基準電源Ｖｒｅｆの出力電圧が１Ｖ、抵抗Ｒ１が１００Ω、検出する過電流が２Ａの場合に、電流を検出する抵抗Ｒ１両端の電位差は２Ｖになる。これにより、過電流検出基準値である抵抗Ｒ４両端の電位差を２Ｖに設定するためには、抵抗Ｒ３、Ｒ４の比を２、例えばＲ３＝１ＫΩ、Ｒ４＝２ＫΩとすれば良い。

コンパレータ１４は、抵抗Ｒ１両端の電位差と抵抗Ｒ４両端の電位差とを比較し、抵抗Ｒ１両端の電位差が抵抗Ｒ４両端の電位差より大きい場合、即ち過電流を検出した場合に、出力端の電圧を“Ｈ”状態にする。

電流制御部１５は、ベースＢ５がコンパレータ１４の出力端に接続され、エミッタＥ５が接地され、コレクタＣ５が定電流源１７を介して電源１６に接続されるとともに、トランジスタＱ１、Ｑ２のベースＢ１、Ｂ２に共通接続されたトランジスタＱ５を有している。

コンパレータ１４の出力端の電圧が“Ｈ”の場合に、トランジスタＱ５がオンされてコレクタＣ５の電圧が“Ｌ”になる。これにより、トランジスタＱ１、Ｑ２がオフになり、過電流が遮断される。

また、電流制御部１５はベースＢ６が入力端子ＩＮ１に接続され、エミッタＥ６、コレクタＣ６がトランジスタＱ５のエミッタＥ５、コレクタＣ５にそれぞれ接続されたトランジスタＱ６を有しているので、外部入力信号によりトランジスタＱ１、Ｑ２をオンまたはオフすることができる。

抵抗Ｒ１、Ｒ４両端の電位差は電源電圧Ｖｃｃを基準としているので、過電流検出基準値は電源電圧Ｖｃｃの温度特性に影響されない。更に、抵抗Ｒ１が電流ミラー回路を電源に接続するためのプルアップ抵抗なので、過電流検出基準値は抵抗Ｒ１の温度特性に影響されない。

図２は同一チップ上に集積して形成された抵抗Ｒ３および抵抗Ｒ４を示す図で、図２（ａ）はその平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図である。

図２に示すように、抵抗Ｒ３、Ｒ４は半導体基板３０上に形成された絶縁膜３１、例えばシリコン酸化膜上にＣＶＤ（Chemical Vapor Deposition）法により不純物、例えば燐（Ｐ）を添加したｎ型ポリシリコン膜３２を所定のパターンに加工することにより、トランジスタＱ４に隣接して形成されている。

抵抗Ｒ３は絶縁膜３１上に形成されたポリシリコン膜３２ａを有し、ポリシリコン膜３２ａの一端はトランジスタＱ４のエミッタＥ４に絶縁膜３１のコンタクトホールを通る配線３３を介して接続され、ポリシリコン膜３２ａの他端は接地されている。

抵抗Ｒ４は絶縁膜３１上に形成されたポリシリコン膜３２ｂを有し、ポリシリコン膜３２ｂの一端はトランジスタＱ４のコレクタＣ４に配線３４を介して接続され、ポリシリコン膜３２ｂの他端は電源１６に接続されている。

抵抗Ｒ３、Ｒ４のパターンは、目的の抵抗値が得られるように適宜設定することができるが、例えばＲ３＝１ＫΩ、Ｒ４＝２ＫΩの場合に、抵抗Ｒ３、Ｒ４のパターンは矩形状で、抵抗Ｒ３、Ｒ４のパターン幅は等しく、抵抗Ｒ４のパターン長は抵抗Ｒ３のパターン長の２倍に設定する。

実験によれば、過電流検出基準値の温度特性は、使用温度が−４０〜１２５℃の範囲内で、１００ｐｐｍ／℃以下となり、従来方法に比べて１／１０以下の値が得られた。

以上説明したように、本実施例によれば、抵抗Ｒ３および抵抗Ｒ４が等しい温度係数を有するので、周囲の温度が変化しても第３抵抗と第４抵抗の比は一定である。

これにより、基準電源電圧に第３抵抗と第４抵抗の比を乗じて得られる第４抵抗両端の電位差が一定になるので、一定の過電流検出基準値が得られる。従って、高精度な電流制限回路およびそれを用いた半導体集積装置、レギュレータ装置を提供することができる。

図３は本発明の実施例２に係る電流制限回路を用いたレギュレータ装置の構成を示す回路図である。本実施例は、負荷インダクタンスに電流を供給する場合に、負荷電流を制御するトランジスタを備えたハイサイドスイッチ部、および負荷インダクタンスに流れている電流を遮断した場合に、負荷電流と反対の向きに生じる逆電流を制御するトランジスタを備えたローサイドスイッチ部を有するスイッチングレギュレータの過電流保護回路に用いた場合の例である。

本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。

本実施例が実施例１と異なる点は、抵抗Ｒ３、Ｒ４が異なる絶縁膜にそれぞれ形成され、且つビア接続部を通して互いに接続されたポリシリコン膜を有することにある。

図３に示すように、レギュレータ装置５０は負荷電流を制御するトランジスタＱ１と、逆電流を制御するトランジスタＱ７と、電流制限回路５１とを有し、負荷インダクタンスＬはトランジスタＱ１のエミッタＥ１とトランジスタＱ７のコレクタＣ７の接続点と接地端ＧＮＤとの間に接続されている。

電流制限回路５１は、トランジスタＱ７に並列接続された電流検出部５２と、一方の入力が電流検出部５２の出力端Ｏｕｔ３に接続され、他方の入力が基準電圧発生回路１３の出力端Ｏｕｔ２に接続されたコンパレータ５４と、コンパレータ５４の出力によりトランジスタＱ７および電流検出部５２を制御する信号を出力する電流制御部５５とを有している。

電流検出部５２は、ベースＢ８とエミッタＥ８がトランジスタＱ７のベースＢ７とエミッタＥ７にそれぞれ接続され、コレクタＣ８が抵抗Ｒ５を介して電源１６に接続されたトランジスタＱ８を有している。

トランジスタＱ７、Ｑ８は、同一チップ上に隣接して配置され、同一プロセスにより同時に形成されたトランジスタで、例えばｎｐｎ型バイポーラトランジスタがワンチップに集積化されている。

トランジスタＱ７、Ｑ８のベースとエミッタがそれぞれ共通接続されているので、トランジスタＱ７、Ｑ８には、それぞれエミッタ面積に比例した電流が流れる。トランジスタＱ７、Ｑ８のエミッタ面積はトランジスタＱ１、Ｑ２のエミッタ面積と等しい。

これにより、トランジスタＱ７に流れる電流が、例えば１Ａの時に、トランジスタＱ８には１０ｍＡの電流が流れるので、抵抗Ｒ５両端の電位差によりトランジスタＱ７に流れる電流が検出される。

コンパレータ５４は、抵抗Ｒ５両端の電位差と抵抗Ｒ４両端の電位差とを比較し、抵抗Ｒ５両端の電位差が抵抗Ｒ４両端の電位差より大きい場合、即ち過電流を検出した場合に、出力端の電圧を“Ｈ”状態にする。

電流制御部５５は、ベースＢ９がコンパレータ５４の出力端に接続され、エミッタＥ９が接地され、コレクタＣ９が定電流源５７を介して電源１６に接続されるとともに、トランジスタＱ７、Ｑ8のベースＢ７、Ｂ８に共通接続されたトランジスタＱ９を有している。

コンパレータ５４の出力端の電圧が“Ｈ”の場合に、トランジスタＱ９がオンになり、コレクタＣ９の電圧がほぼ０Ｖになる。これにより、トランジスタＱ７、Ｑ８がオフになり、過電流が遮断される。

また、電流制御部５５はベースＢ１０が入力端子ＩＮ２に接続され、エミッタＥ１０、コレクタＣ１０がエミッタＥ９、コレクタＣ９にそれぞれ接続されたトランジスタＱ１０を有しているので、外部入力信号によりトランジスタＱ７、Ｑ８をトランジスタＱ１、Ｑ２と相補的にオンまたはオフすることができる。

従って、負荷インダクタンスＬに電流を供給する場合に、トランジスタＱ１がオン、トランジスタＱ７がオフになるので、負荷インダクタンスＬに電流が流れる。一方、負荷インダクタンスＬに流れている電流を遮断する場合に、トランジスタＱ１がオフ、トランジスタＱ７がオンになるので、負荷インダクタンスＬに生じる逆電流が吸収される。

図４は同一チップ上に集積して形成された抵抗Ｒ３および抵抗Ｒ４を示す図で、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿って切断し、矢印方向に眺めた断面図である。

図４に示すように、抵抗Ｒ３、Ｒ４のパターンはＬ字状で、抵抗Ｒ３は絶縁膜３１上に形成されたポリシリコン膜３２ａと絶縁膜６１上に形成されたポリシリコン膜６２ａとを有し、ポリシリコン膜３２ａの一端とポリシリコン膜６２ａの一端がビア接続部６３を通して互いに接続されている。

ポリシリコン膜３２ａの他端はトランジスタＱ４のエミッタＥ４に絶縁膜３１のコンタクトホールを通る配線３３を介して接続され、ポリシリコン膜６２ａの他端は接地されている。

抵抗Ｒ４は絶縁膜３１上に形成されたポリシリコン膜３２ｂと絶縁膜６１上に形成されたポリシリコン膜６２ｂとを有し、ポリシリコン膜３２ｂの一端とポリシリコン膜６２ｂの一端とがビア接続部６４を通して互いに接続されている。

ポリシリコン膜３２ｂの他端はトランジスタＱ４のコレクタＣ４に配線３４を介して接続され、ポリシリコン膜６２ｂの他端は電源１６に接続されている。

ポリシリコン膜６２ａ、６２ｂはポリシリコン膜３２ａ、３２ｂと同一条件で形成され、互いに等しいキャリア濃度を有しているので、比抵抗の温度係数はほぼ等しくなる。従って、温度係数の等しい抵抗Ｒ３および抵抗Ｒ４を得ることが可能である。

以上説明したように、本実施例によれば、抵抗Ｒ３、Ｒ４が異なる絶縁膜３１、６１上にそれぞれ形成され、且つビア接続部６４、６５を通して互いに接続されたポリシリコン膜３２ａ、３２ｂ、６２ａ、６２ｂを有するので、抵抗Ｒ３、Ｒ４のパターンの占有面積を小さくできる利点がある。

これにより、抵抗Ｒ３、Ｒ４を他の回路素子のレイアウトパターンに合わせて柔軟に配置することができるので集積化に適している。

また、負荷インダクタンスＬに電源電圧Ｖｃｃを印加した時に流れる突入電流が過電流検出基準値を超えた場合に、トランジスタＱ１の破壊を防止し、負荷電流を遮断した時に生じる逆電流が過電流検出基準値を超えた場合に、トランジスタＱ７の破壊を防止できる利点がある。

ここでは、抵抗Ｒ３、Ｒ４のパターンがＬ字状の場合について説明したが、目的の抵抗値が得られる範囲内で適宜設定することができる、例えばＩ字状に、ポリシリコン膜６２ａ、６２ｂをポリシリコン膜３２ａ、３２ｂ上に絶縁膜６１を介して積層するようにしても良い。

また、抵抗Ｒ３、Ｒ４の両方がビア接続部で接続されたポリシリコン膜を有する場合について説明したが、どちらか一方だけでも構わない。

上述した実施例において、半導体膜がポリシリコン膜の場合について説明したが、本発明はこれに限定されるものではなく、例えば不純物拡散層であっても構わない。更には、温度係数が等しければ、他の抵抗体素子、例えば高抵抗の金属シリサイド膜であっても構わない。

本発明の実施例１に係る電流制限回路を用いたレギュレータ装置の構成を示す回路図。 本発明の実施例１に係る半導体集積装置の要部を示す図で、図２（ａ）はその平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図。 本発明の実施例２に係る電流制限回路を用いたレギュレータ装置の構成を示す回路図。 本発明の実施例２に係る半導体集積装置の要部を示す図で、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿って切断し、矢印方向に眺めた断面図。

符号の説明

１０、５０ レギュレータ装置
１１、５１ 電流制限回路
１２、５２ 電流検出部
１３ 基準電圧発生部
１４、５４ コンパレータ
１５、５５ 電流制御部
１６ 電源
１７、５７ 定電流源
３０ 半導体基板
３１、６１ 絶縁膜
３２ａ、３２ｂ、６２ａ、６２ｂ ポリシリコン膜
３３、３４ 配線
６３、６４ ビア接続部
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０ トランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５ 抵抗
ＲＬ 負荷素子
L 負荷インダクタンス
Ｏｕｔ１、Ｏｕｔ２、Ｏｕｔ３ 出力端
Ｖｒｅｆ 基準電源

Claims (5)

1. ベースとエミッタが出力トランジスタのベースとエミッタにそれぞれ接続され、コレクタが第１抵抗を介して電源に接続された第１トランジスタと、
   ベースがコレクタに接続され、エミッタが基準電源を介して接地され、コレクタが第２抵抗を介して前記電源に接続された第２トランジスタと、
   ベースが前記第２トランジスタのベースに接続され、エミッタが第３抵抗を介して接地され、コレクタが前記第３抵抗の温度係数と等しい温度係数を有する第４抵抗を介して前記電源に接続された第３トランジスタと、
   前記第１抵抗両端の電位差を一方の入力とし、前記第４抵抗両端の電位差を他方の入力とするコンパレータと、
   ベースが前記コンパレータの出力端に接続され、エミッタが接地され、コレクタが定電流源を介して前記電源に接続されるとともに、前記出力トランジスタおよび前記第１トランジスタのベースに共通接続された第４のトランジスタと、
   ベースが外部入力端子に接続され、エミッタおよびコレクタが前記第４トランジスタのエミッタおよびコレクタにそれぞれ接続された第５トランジスタと
   を有することを特徴とする電流制限回路。
2. 請求項１記載の電流制限回路を有する半導体集積装置において、前記第３および第４抵抗がキャリア濃度の等しい半導体膜を有し、同一チップ上に集積して形成されていることを特徴とする半導体集積装置。
3. 前記第３および第４抵抗の少なくとも一の抵抗が、異なる絶縁膜上にそれぞれ形成され、ビア接続部を通して互いに接続された前記半導体膜を有することを特徴とする請求項２に記載の半導体集積装置。
4. 前記出力トランジスタおよび前期第１トランジスタが、同一チップ上に集積して形成されていることを特徴とする請求項２または請求項３に記載の半導体集積装置。
5. 出力トランジスタと、
   ベースとエミッタが前記出力トランジスタのベースとエミッタにそれぞれ接続され、コレクタが第１抵抗を介して電源に接続された第１トランジスタと、
   ベースがコレクタに接続され、エミッタが基準電源を介して接地され、コレクタが第２抵抗を介して前記電源に接続された第２トランジスタと、
   ベースが前記第２トランジスタのベースに接続され、エミッタが第３抵抗を介して接地され、コレクタが前記第３抵抗の温度係数と等しい温度係数を有する第４抵抗を介して前記電源に接続された第３トランジスタと、
   前記第１抵抗両端の電位差を一方の入力とし、前記第４抵抗両端の電位差を他方の入力とするコンパレータと、
   ベースが前記コンパレータの出力端に接続され、エミッタが接地され、コレクタが定電流源を介して前記電源に接続されるとともに、前記出力トランジスタおよび第１トランジスタのベースに共通接続された第４のトランジスタと、
   ベースが外部入力端子に接続され、エミッタおよびコレクタが前記第４トランジスタのエミッタおよびコレクタにそれぞれ接続された第５トランジスタと
   を具備し、
   前記第１抵抗両端の電位差が、前記第４抵抗両端の電位差よりも大きい場合に、前記出力トランジスタに流れる電流をオフすることを特徴とするレギュレータ装置。

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