JPH1197942A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1197942A JPH1197942A JP9256626A JP25662697A JPH1197942A JP H1197942 A JPH1197942 A JP H1197942A JP 9256626 A JP9256626 A JP 9256626A JP 25662697 A JP25662697 A JP 25662697A JP H1197942 A JPH1197942 A JP H1197942A
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- resistor
- emitter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
Landscapes
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 精度が高いレベルシフト電圧を得ることので
きる半導体集積回路を実現すること。 【解決手段】 エミッタフォロワ回路を構成する第１の
バイポーラトランジスタのベースが入力端子とされ、前
記第１のバイポーラトランジスタのエミッタに第１の抵
抗体の一端が接続されて該第１の抵抗体の他端が出力端
子とされ、前記第１のバイポーラトランジスタの順方向
ベース・エミッタ間電圧値の温度ドリフトを打ち消す電
流を前記第１の抵抗体に流す温度補償手段を備える。
きる半導体集積回路を実現すること。 【解決手段】 エミッタフォロワ回路を構成する第１の
バイポーラトランジスタのベースが入力端子とされ、前
記第１のバイポーラトランジスタのエミッタに第１の抵
抗体の一端が接続されて該第１の抵抗体の他端が出力端
子とされ、前記第１のバイポーラトランジスタの順方向
ベース・エミッタ間電圧値の温度ドリフトを打ち消す電
流を前記第１の抵抗体に流す温度補償手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタにて形成されるエミッタフォロワ回路に関するも
のである。
ジスタにて形成されるエミッタフォロワ回路に関するも
のである。
【０００２】
【従来の技術】一般にエミッタフォロワ回路は、低出力
インピーダンスを得る場合や信号のレベルシフトを行う
場合によく利用されている。このエミッタフォロワ回路
は、半導体集積回路内で形成される場合が多く、半導体
集積回路内に搭載されている信号処理回路間あるいは信
号処理回路出力端に接続されることが一般的である。
インピーダンスを得る場合や信号のレベルシフトを行う
場合によく利用されている。このエミッタフォロワ回路
は、半導体集積回路内で形成される場合が多く、半導体
集積回路内に搭載されている信号処理回路間あるいは信
号処理回路出力端に接続されることが一般的である。
【０００３】上記のようなエミッタフォロワ回路とし
て、図５に示すようなものが従来から利用されている。
て、図５に示すようなものが従来から利用されている。
【０００４】図５において、入力端子（ＩＮ）にＮＰＮ
型バイポーラトランジスタ（以下ＮＰＮトランジスタと
称する）５０１のベースが接続され、出力端子（ＯＵ
Ｔ）にＮＰＮトランジスタ５０１のエミッタと、ある特
定の電流値を出力する電流源５０３の一端が接続され、
ＮＰＮトランジスタ５０１のコレクタに電源端子（ＶＣ
Ｃ）が接続され、電流源５０３の他端に電源端子（ＶＥ
Ｅ）が按続される。この図５から明らかのように、出力
端子（ＯＵＴ）から出力される信号レベルは、入力端子
（ＩＮ）に対し、ＮＰＮトランジスタ１の順方向ベース
・エミッタ間電圧（以下ＶＢＥと略す）の分だけ電位降
下が生じる。すなわちエミッタフォロワ回路の入力端子
（ＩＮ）の信号は、必ずＶＢＥだけレベルシフトした信
号が出力端子（ＯＵＴ）から出力される。
型バイポーラトランジスタ（以下ＮＰＮトランジスタと
称する）５０１のベースが接続され、出力端子（ＯＵ
Ｔ）にＮＰＮトランジスタ５０１のエミッタと、ある特
定の電流値を出力する電流源５０３の一端が接続され、
ＮＰＮトランジスタ５０１のコレクタに電源端子（ＶＣ
Ｃ）が接続され、電流源５０３の他端に電源端子（ＶＥ
Ｅ）が按続される。この図５から明らかのように、出力
端子（ＯＵＴ）から出力される信号レベルは、入力端子
（ＩＮ）に対し、ＮＰＮトランジスタ１の順方向ベース
・エミッタ間電圧（以下ＶＢＥと略す）の分だけ電位降
下が生じる。すなわちエミッタフォロワ回路の入力端子
（ＩＮ）の信号は、必ずＶＢＥだけレベルシフトした信
号が出力端子（ＯＵＴ）から出力される。
【０００５】
【発明が解決しようとする課題】図５に示すＮＰＮトラ
ンジスタ１のＶＢＥは、ある特定の温度ドリフトを持
ち、その値はほぼ温度上昇に対して−２ｍＶ／℃である
ということが明らかになっている。いま例えば図５にお
いて、電源端子（ＶＣＣ）と（ＶＥＥ）に３Ｖと零Ｖの
電源がそれぞれ供給され、入力端子（ＩＮ）には３Ｖの
信号レベルが供給され、エミッタフォロワ回路の接合温
度が零℃の状態に対し、出力端子（ＯＵＴ）からは２．
１Ｖの信号レベルが出力されていると仮定する。そして
接合温度が零から１００℃に上昇した状態を考えると、
先に示したＶＢＥの温度ドリフトの影響で、ＮＰＮトラ
ンジスタ１のＶＢＥが０．２Ｖだけ小さくなり、出力端
子（ＯＵＴ）から出力される信号レベルは、２．３Ｖに
まで上昇する。すなわち図５に示す従来回路は、温度の
変動に対し、精度の高いレベルシフト電圧を得ることが
できないという問題点があった。
ンジスタ１のＶＢＥは、ある特定の温度ドリフトを持
ち、その値はほぼ温度上昇に対して−２ｍＶ／℃である
ということが明らかになっている。いま例えば図５にお
いて、電源端子（ＶＣＣ）と（ＶＥＥ）に３Ｖと零Ｖの
電源がそれぞれ供給され、入力端子（ＩＮ）には３Ｖの
信号レベルが供給され、エミッタフォロワ回路の接合温
度が零℃の状態に対し、出力端子（ＯＵＴ）からは２．
１Ｖの信号レベルが出力されていると仮定する。そして
接合温度が零から１００℃に上昇した状態を考えると、
先に示したＶＢＥの温度ドリフトの影響で、ＮＰＮトラ
ンジスタ１のＶＢＥが０．２Ｖだけ小さくなり、出力端
子（ＯＵＴ）から出力される信号レベルは、２．３Ｖに
まで上昇する。すなわち図５に示す従来回路は、温度の
変動に対し、精度の高いレベルシフト電圧を得ることが
できないという問題点があった。
【０００６】ところで、ＮＰＮトランジスタ５０１のＶ
ＢＥは、トランジスタの製造過程の条件変動などによる
製造ばらつきが必ず含まれる。そのばらつきはある一定
の傾向を示すことはなく、無秩序に変動することが明ら
かになっている。そのため図５に示す従来回路は、出力
端子（ＯＵＴ）から出力される信号レベルがＶＢＥの製
造ばらつきによって無秩序に変動し、精度の高いレベル
シフト電圧を得ることができないという問題点があっ
た。
ＢＥは、トランジスタの製造過程の条件変動などによる
製造ばらつきが必ず含まれる。そのばらつきはある一定
の傾向を示すことはなく、無秩序に変動することが明ら
かになっている。そのため図５に示す従来回路は、出力
端子（ＯＵＴ）から出力される信号レベルがＶＢＥの製
造ばらつきによって無秩序に変動し、精度の高いレベル
シフト電圧を得ることができないという問題点があっ
た。
【０００７】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、精度が高いレ
ベルシフト電圧を得ることのできる半導体集積回路を実
現することを目的とする。
る問題点に鑑みてなされたものであって、精度が高いレ
ベルシフト電圧を得ることのできる半導体集積回路を実
現することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、エミッタフォロワ回路を構成する第１のバイポーラ
トランジスタのベースが入力端子とされ、前記第１のバ
イポーラトランジスタのエミッタに第１の抵抗体の一端
が接続されて該第１の抵抗体の他端が出力端子とされ、
前記第１のバイポーラトランジスタの順方向ベース・エ
ミッタ間電圧値の温度ドリフトを打ち消す電流を前記第
１の抵抗体に流す温度補償手段を備えることを特徴とす
る。
は、エミッタフォロワ回路を構成する第１のバイポーラ
トランジスタのベースが入力端子とされ、前記第１のバ
イポーラトランジスタのエミッタに第１の抵抗体の一端
が接続されて該第１の抵抗体の他端が出力端子とされ、
前記第１のバイポーラトランジスタの順方向ベース・エ
ミッタ間電圧値の温度ドリフトを打ち消す電流を前記第
１の抵抗体に流す温度補償手段を備えることを特徴とす
る。
【０００９】本発明の他の形態による半導体集積回路
は、エミッタフォロワ回路を構成する第１のバイポーラ
トランジスタのベースが入力端子とされ、前記第１のバ
イポーラトランジスタのエミッタに第１の抵抗体の一端
が接続されて該第１の抵抗体の他端が出力端子とされ、
前記第１のバイポーラトランジスタの順方向ベース・エ
ミッタ間電圧値の温度ドリフト及び前記第１の抵抗体の
温度ドリフトと製造ばらつきによる変動を打ち消す電流
を前記第１の抵抗体に流す温度補償手段を備えることを
特徴とする。
は、エミッタフォロワ回路を構成する第１のバイポーラ
トランジスタのベースが入力端子とされ、前記第１のバ
イポーラトランジスタのエミッタに第１の抵抗体の一端
が接続されて該第１の抵抗体の他端が出力端子とされ、
前記第１のバイポーラトランジスタの順方向ベース・エ
ミッタ間電圧値の温度ドリフト及び前記第１の抵抗体の
温度ドリフトと製造ばらつきによる変動を打ち消す電流
を前記第１の抵抗体に流す温度補償手段を備えることを
特徴とする。
【００１０】これらの場合、温度補償手段が、出力端子
に接続される電流源回路であるとしてもよい。
に接続される電流源回路であるとしてもよい。
【００１１】この場合、電流源回路が、前記第１のバイ
ポーラトランジスタ及び第１の抵抗体と同程度の温度ド
リフト及び製造ばらつきを有する第２のバイポーラトラ
ンジスタ及び第２の抵抗体にて形成されることとしても
よい。
ポーラトランジスタ及び第１の抵抗体と同程度の温度ド
リフト及び製造ばらつきを有する第２のバイポーラトラ
ンジスタ及び第２の抵抗体にて形成されることとしても
よい。
【００１２】上記の電流源回路は、第２のバイポーラト
ランジスタのベースに安定化電源回路が接続され、第２
のバイポーラトランジスタのエミッタに第２の抵抗体の
一端が接続され、第２のバイポーラトランジスタのコレ
クタから第１の抵抗体に流す電流に比例した電流値を出
力することとしてもよい。
ランジスタのベースに安定化電源回路が接続され、第２
のバイポーラトランジスタのエミッタに第２の抵抗体の
一端が接続され、第２のバイポーラトランジスタのコレ
クタから第１の抵抗体に流す電流に比例した電流値を出
力することとしてもよい。
【００１３】上記のいずれにおいても、第１及び第２の
バイポーラトランジスタは、ダーリントン接続されるこ
ととしてもよい。
バイポーラトランジスタは、ダーリントン接続されるこ
ととしてもよい。
【００１４】「作用」上記のように構成される本発明に
おいては、温度補償手段により第１のバイポーラトラン
ジスタの順方向ベース・エミッタ間電圧値の温度ドリフ
トを打ち消す電流を前記第１の抵抗体に流されて第１の
バイポーラトランジスタの順方向ベース・エミッタ間電
圧値の温度ドリフト成分が打ち消されるので、出力端子
から出力される信号レベルは、温度の変動に関わらずに
一定の値を示すものとなる。
おいては、温度補償手段により第１のバイポーラトラン
ジスタの順方向ベース・エミッタ間電圧値の温度ドリフ
トを打ち消す電流を前記第１の抵抗体に流されて第１の
バイポーラトランジスタの順方向ベース・エミッタ間電
圧値の温度ドリフト成分が打ち消されるので、出力端子
から出力される信号レベルは、温度の変動に関わらずに
一定の値を示すものとなる。
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例の構成
を示す回路図である。
面を参照して説明する。図１は本発明の一実施例の構成
を示す回路図である。
【００１５】本実施例は、ＮＰＮトランジスタ１０１、
抵抗素子１０２および電流源回路１０３から構成されて
いる。ＮＰＮトランジスタ１０１のベースは入力端子
（ＩＮ）に接続され、コレクタは電源端子（ＶＣＣ）に
接続され、エミッタは抵抗素子１０２の一端に接続され
ている。抵抗素子１０２の他端は出力端子（ＯＵＴ）お
よび電流源回路１０３の一端に接続され、電流源回路１
０３の他端は電源端子（ＶＥＥ）に接続されている。
抵抗素子１０２および電流源回路１０３から構成されて
いる。ＮＰＮトランジスタ１０１のベースは入力端子
（ＩＮ）に接続され、コレクタは電源端子（ＶＣＣ）に
接続され、エミッタは抵抗素子１０２の一端に接続され
ている。抵抗素子１０２の他端は出力端子（ＯＵＴ）お
よび電流源回路１０３の一端に接続され、電流源回路１
０３の他端は電源端子（ＶＥＥ）に接続されている。
【００１６】ＮＰＮトランジスタ１０１のＶＢＥの温度
ドリフト特性は−２ｍＶ／℃であり、抵抗素子１０２お
よび電流源回路１０３は抵抗素子１０２を通過すること
で生成される起電力の温度ドリフト特性がＮＰＮトラン
ジスタ１０１のＶＢＥの温度ドリフト特性を打ち消すも
のとなるように構成されている。具体的には、ＮＰＮト
ランジスタ１０１のＶＢＥの温度ドリフト特性と同じ大
きさであって逆方向の作用が生じる＋２ｍＶ／℃とされ
ている。
ドリフト特性は−２ｍＶ／℃であり、抵抗素子１０２お
よび電流源回路１０３は抵抗素子１０２を通過すること
で生成される起電力の温度ドリフト特性がＮＰＮトラン
ジスタ１０１のＶＢＥの温度ドリフト特性を打ち消すも
のとなるように構成されている。具体的には、ＮＰＮト
ランジスタ１０１のＶＢＥの温度ドリフト特性と同じ大
きさであって逆方向の作用が生じる＋２ｍＶ／℃とされ
ている。
【００１７】上記のように構成される本実施例の動作に
ついて説明する。ＮＰＮトランジスタ１０１はＶＢＥの
温度ドリフト特性が−２ｍＶ／℃であり、抵抗素子１０
２および電流源回路１０３は、その出力電流において、
抵抗素子１０２を通過することで生成される起電力の温
度ドリフト特性が＋２ｍＶ／℃であるために、出力端子
（ＯＵＴ）から出力される信号レベルは、ＮＰＮトラン
ジスタ１０１のＶＢＥの温度ドリフト特性が打ち消さ
れ、温度の変動に関わらずに一定の値を示すものとな
り、温度補償機能を備えた精度の高いレベルシフト回路
を得ることができた。
ついて説明する。ＮＰＮトランジスタ１０１はＶＢＥの
温度ドリフト特性が−２ｍＶ／℃であり、抵抗素子１０
２および電流源回路１０３は、その出力電流において、
抵抗素子１０２を通過することで生成される起電力の温
度ドリフト特性が＋２ｍＶ／℃であるために、出力端子
（ＯＵＴ）から出力される信号レベルは、ＮＰＮトラン
ジスタ１０１のＶＢＥの温度ドリフト特性が打ち消さ
れ、温度の変動に関わらずに一定の値を示すものとな
り、温度補償機能を備えた精度の高いレベルシフト回路
を得ることができた。
【００１８】次に、本発明の第２の実施例についてその
回路図である図２を参照して説明する。
回路図である図２を参照して説明する。
【００１９】本実施例は、ＮＰＮトランジスタ２０１，
２０４、抵抗素子２０２および電流源回路２０３から構
成されている。ＮＰＮトランジスタ２０１のベースは入
力端子（ＩＮ）に接続され、エミッタはＮＰＮトランジ
スタ２０４のベースに接続され、コレクタはＮＰＮトラ
ンジスタ２０４のコレクタとともに電源端子（ＶＣＣ）
に接続されている。抵抗素子２０２の一端はＮＰＮトラ
ンジスタ２０４のエミッタに接続され、他端は出力端子
（ＯＵＴ）と電流源回路２０３の一端に接続されてい
る。電流源回路２０３の他端は電源端子（ＶＥＥ）に接
続されている。
２０４、抵抗素子２０２および電流源回路２０３から構
成されている。ＮＰＮトランジスタ２０１のベースは入
力端子（ＩＮ）に接続され、エミッタはＮＰＮトランジ
スタ２０４のベースに接続され、コレクタはＮＰＮトラ
ンジスタ２０４のコレクタとともに電源端子（ＶＣＣ）
に接続されている。抵抗素子２０２の一端はＮＰＮトラ
ンジスタ２０４のエミッタに接続され、他端は出力端子
（ＯＵＴ）と電流源回路２０３の一端に接続されてい
る。電流源回路２０３の他端は電源端子（ＶＥＥ）に接
続されている。
【００２０】上記のようなＮＰＮトランジスタ２０１及
び２０４の接続は、一般にダーリントン接続と呼ばれ、
レベルシフト電圧をより大きくしたい場合などによく利
用される。
び２０４の接続は、一般にダーリントン接続と呼ばれ、
レベルシフト電圧をより大きくしたい場合などによく利
用される。
【００２１】ＮＰＮトランジスタ２０１，２０４それぞ
れのＶＢＥの温度ドリフト特性は−２ｍＶ／℃であり、
ダーリントン接続されたＮＰＮトランジスタ２０１，２
０４としての順方向ベース・エミッタ間電圧（以下、Ｖ
ＢＥ４と称する）の温度ドリフト特性は−４ｍＶ／℃と
なる。抵抗素子２０２および電流源回路２０３は抵抗素
子２０２を通過することで生成される起電力の温度ドリ
フト特性がＶＢＥ４の温度ドリフト特性を打ち消すもの
となるように構成されている。具体的には、ＶＢＥ４の
温度ドリフト特性と同じ大きさであって逆方向の作用が
生じる＋４ｍＶ／℃とされている。
れのＶＢＥの温度ドリフト特性は−２ｍＶ／℃であり、
ダーリントン接続されたＮＰＮトランジスタ２０１，２
０４としての順方向ベース・エミッタ間電圧（以下、Ｖ
ＢＥ４と称する）の温度ドリフト特性は−４ｍＶ／℃と
なる。抵抗素子２０２および電流源回路２０３は抵抗素
子２０２を通過することで生成される起電力の温度ドリ
フト特性がＶＢＥ４の温度ドリフト特性を打ち消すもの
となるように構成されている。具体的には、ＶＢＥ４の
温度ドリフト特性と同じ大きさであって逆方向の作用が
生じる＋４ｍＶ／℃とされている。
【００２２】上記のように構成される本実施例の動作に
ついて説明する。ＮＰＮトランジスタ２０１及び２０４
は、それぞれ−２ｍＶ／℃の温度ドリフトを持っている
ため、ＮＰＮトランジスタ２０４のエミッタからは入力
端子（ＩＮ）の信号レベルに対して−４ｍＶ／℃の温度
ドリフト特性を持つことになる。電流源回路２０３はそ
の出力電流において、抵抗素子２０２を通過することで
生成される起電力が、＋４ｍＶ／℃になるように作用す
る。従って、出力端子（ＯＵＴ）から出力される信号レ
ベルは、ＶＢＥ４の温度ドリフト特性が打ち消され、温
度の変動に関わらずに一定の値を示すものとなり、ダー
リントン接続された場合でも、温度補償を持った精度の
高いレベルシフト回路を得ることができた。
ついて説明する。ＮＰＮトランジスタ２０１及び２０４
は、それぞれ−２ｍＶ／℃の温度ドリフトを持っている
ため、ＮＰＮトランジスタ２０４のエミッタからは入力
端子（ＩＮ）の信号レベルに対して−４ｍＶ／℃の温度
ドリフト特性を持つことになる。電流源回路２０３はそ
の出力電流において、抵抗素子２０２を通過することで
生成される起電力が、＋４ｍＶ／℃になるように作用す
る。従って、出力端子（ＯＵＴ）から出力される信号レ
ベルは、ＶＢＥ４の温度ドリフト特性が打ち消され、温
度の変動に関わらずに一定の値を示すものとなり、ダー
リントン接続された場合でも、温度補償を持った精度の
高いレベルシフト回路を得ることができた。
【００２３】図３はＮＰＮトランジスタ３０４のコレク
タをベースに短絡接続することにより図２とほぼ同等の
レベルシフト電圧を得る第３の実施例の構成を示す回路
図である。
タをベースに短絡接続することにより図２とほぼ同等の
レベルシフト電圧を得る第３の実施例の構成を示す回路
図である。
【００２４】本実施例はＮＰＮトランジスタ３０１，３
０４、抵抗素子３０２および電流源回路３０３から構成
されている。ＮＰＮトランジスタ３０１のベースは入力
端子（ＩＮ）に接続され、エミッタはＮＰＮトランジス
タ３０４のベースおよびコレクタに接続され、コレクタ
は電源端子（ＶＣＣ）に接続されている。抵抗素子２０
２の一端はＮＰＮトランジスタ３０４のエミッタに接続
され、他端は出力端子（ＯＵＴ）と電流源回路２０３の
一端に接続されている。電流源回路２０３の他端は電源
端子（ＶＥＥ）に接続されている。
０４、抵抗素子３０２および電流源回路３０３から構成
されている。ＮＰＮトランジスタ３０１のベースは入力
端子（ＩＮ）に接続され、エミッタはＮＰＮトランジス
タ３０４のベースおよびコレクタに接続され、コレクタ
は電源端子（ＶＣＣ）に接続されている。抵抗素子２０
２の一端はＮＰＮトランジスタ３０４のエミッタに接続
され、他端は出力端子（ＯＵＴ）と電流源回路２０３の
一端に接続されている。電流源回路２０３の他端は電源
端子（ＶＥＥ）に接続されている。
【００２５】ＮＰＮトランジスタ３０１，３０４それぞ
れのＶＢＥの温度ドリフト特性は−２ｍＶ／℃であり、
ＮＰＮトランジスタ３０１，３０４としての順方向ベー
ス・エミッタ間電圧の温度ドリフト特性は−４ｍＶ／℃
となる。抵抗素子３０２および電流源回路３０３は抵抗
素子３０２を通過することで生成される起電力の温度ド
リフト特性がＮＰＮトランジスタ３０１，３０４として
の順方向ベース・エミッタ間電圧の温度ドリフト特性を
打ち消すものとなるように構成されている。具体的に
は、ＮＰＮトランジスタ３０１，３０４としての順方向
ベース・エミッタ間電圧の温度ドリフト特性と同じ大き
さであって逆方向の作用が生じる＋４ｍＶ／℃とされて
いる。
れのＶＢＥの温度ドリフト特性は−２ｍＶ／℃であり、
ＮＰＮトランジスタ３０１，３０４としての順方向ベー
ス・エミッタ間電圧の温度ドリフト特性は−４ｍＶ／℃
となる。抵抗素子３０２および電流源回路３０３は抵抗
素子３０２を通過することで生成される起電力の温度ド
リフト特性がＮＰＮトランジスタ３０１，３０４として
の順方向ベース・エミッタ間電圧の温度ドリフト特性を
打ち消すものとなるように構成されている。具体的に
は、ＮＰＮトランジスタ３０１，３０４としての順方向
ベース・エミッタ間電圧の温度ドリフト特性と同じ大き
さであって逆方向の作用が生じる＋４ｍＶ／℃とされて
いる。
【００２６】本実施例における出力端子（ＯＵＴ）の温
度補償作用は上述した第２の実施例の場合と同様である
ため、説明は省略する。
度補償作用は上述した第２の実施例の場合と同様である
ため、説明は省略する。
【００２７】ところで、これまでに説明した実施例にお
いて、電流源回路は、抵抗素子を通過して生成される起
電力が、＋２ｍＶ／℃または＋４ｍＶ／℃になるような
出力電流を生成するものとして説明した。以下ではその
ような出力電流を生成する電流源回路の実施例につい
て、その回路図である図４を参照して説明する。
いて、電流源回路は、抵抗素子を通過して生成される起
電力が、＋２ｍＶ／℃または＋４ｍＶ／℃になるような
出力電流を生成するものとして説明した。以下ではその
ような出力電流を生成する電流源回路の実施例につい
て、その回路図である図４を参照して説明する。
【００２８】本実施例は、図１に示した実施例と等価の
ものであり、図４中のＮＰＮトランジスタ４０１、抵抗
素子４０２のそれぞれは図１中のＮＰＮトランジスタ１
０１、抵抗素子１０２に等しい。また、図１に示した電
流源回路１０３は、図４中のＮＰＮトランジスタ４０５
と抵抗素子４０６とＰＭＯＳトランジスタ４０７及び４
０８とＮＭＯＳトランジスタ４０９及び４１０により形
成されている。
ものであり、図４中のＮＰＮトランジスタ４０１、抵抗
素子４０２のそれぞれは図１中のＮＰＮトランジスタ１
０１、抵抗素子１０２に等しい。また、図１に示した電
流源回路１０３は、図４中のＮＰＮトランジスタ４０５
と抵抗素子４０６とＰＭＯＳトランジスタ４０７及び４
０８とＮＭＯＳトランジスタ４０９及び４１０により形
成されている。
【００２９】電流源回路の各構成要素について説明する
と、出力端子（ＯＵＴ）にＮＭＯＳトランジスタ４１０
のドレインが接続され、ＮＭＯＳトランジスタ４１０の
ゲートにＮＭＯＳトランジスタ４０９のドレイン及びゲ
ートとＰＭＯＳトランジスタ４０８のドレインが接続さ
れ、ＰＭＯＳトランジスタ４０８のゲートにＰＭＯＳト
ランジスタ４０７のゲート及びドレインとＮＰＮトラン
ジスタ４０５のコレクタが接続され、ＮＰＮトランジス
タ４０５のベースに安定化電源（ＶＲＲ）が接続され、
ＮＰＮトランジスタ４０５のエミッタに抵抗素子４０６
の一端が接続され、ＮＭＯＳトランジスタ４０９及び４
１０のソースと抵抗素子４０６の他端が電源端子（ＶＥ
Ｅ）にそれぞれ接続され、ＰＭＯＳトランジスタ４０７
及び４０８のソースが電源端子（ＶＣＣ）に接続され
る。
と、出力端子（ＯＵＴ）にＮＭＯＳトランジスタ４１０
のドレインが接続され、ＮＭＯＳトランジスタ４１０の
ゲートにＮＭＯＳトランジスタ４０９のドレイン及びゲ
ートとＰＭＯＳトランジスタ４０８のドレインが接続さ
れ、ＰＭＯＳトランジスタ４０８のゲートにＰＭＯＳト
ランジスタ４０７のゲート及びドレインとＮＰＮトラン
ジスタ４０５のコレクタが接続され、ＮＰＮトランジス
タ４０５のベースに安定化電源（ＶＲＲ）が接続され、
ＮＰＮトランジスタ４０５のエミッタに抵抗素子４０６
の一端が接続され、ＮＭＯＳトランジスタ４０９及び４
１０のソースと抵抗素子４０６の他端が電源端子（ＶＥ
Ｅ）にそれぞれ接続され、ＰＭＯＳトランジスタ４０７
及び４０８のソースが電源端子（ＶＣＣ）に接続され
る。
【００３０】次に、上記のように構成された本実施例の
動作について説明する。安定化電源（ＶＲＲ）は、温度
や電源端子（ＶＣＣ，ＶＥＥ）の変動を受けても、一定
の電圧値を示す電源である。この安定化電源（ＶＲＲ）
とＮＰＮトランジスタ４０５及び抵抗素子４０６によっ
て生成される電流はＮＰＮトランジスタ４０５のコレク
タから出力され、その値は以下の式（１）にて表され
る。
動作について説明する。安定化電源（ＶＲＲ）は、温度
や電源端子（ＶＣＣ，ＶＥＥ）の変動を受けても、一定
の電圧値を示す電源である。この安定化電源（ＶＲＲ）
とＮＰＮトランジスタ４０５及び抵抗素子４０６によっ
て生成される電流はＮＰＮトランジスタ４０５のコレク
タから出力され、その値は以下の式（１）にて表され
る。
【００３１】 ＩＣ５＝（ＶＲＲ−ＶＢＥ５）／Ｒ６…（１） 但し、 ＩＣ５：ＮＰＮトランジスタ４０５のコレクタ電流 ＶＲＲ：安定化電源の供給電圧 ＶＢＥ５：ＮＰＮトランジスタ４０５の順方向ベース・
エミッタ間電圧 Ｒ６：抵抗素子４０６の電気抵抗値 である。一方、出力端子（ＯＵＴ）の出力レベルは以下
の式（２）で表される。 ＶＯＵＴ＝ＶＩＮ−ＶＢＥ−ＩＤ１０×Ｒ２…（２） 但し、 ＶＯＵＴ：出力端子（ＯＵＴ）の出力レベル ＶＩＮ＝入力端子（ＩＮ）の入力レベル ＩＤ１０：ＮＭＯＳトランジスタ４１０のドレイン電流 Ｒ２：抵抗素子４０２の電気抵抗値 である。ＩＣ５とＩＤ１０は正比例の関係にあり、以下
の式（３）で表される。 ＩＤ１０＝α×ＩＣ５…（３） 但し、αは比例定数である。式（３）のような関係を示
す理由は、カレントミラー回路を形成しているＰＭＯＳ
トランジスタ４０７及び４０８、あるいはＮＭＯＳトラ
ンジスタ４０９及び４１０のそれぞれを流れる電流の比
が、互いのゲート幅の比を調節することによって、容易
に制御できるためである。以上の式（１）と（３）より
式（２）を表すと、以下の式（４）を得る。
エミッタ間電圧 Ｒ６：抵抗素子４０６の電気抵抗値 である。一方、出力端子（ＯＵＴ）の出力レベルは以下
の式（２）で表される。 ＶＯＵＴ＝ＶＩＮ−ＶＢＥ−ＩＤ１０×Ｒ２…（２） 但し、 ＶＯＵＴ：出力端子（ＯＵＴ）の出力レベル ＶＩＮ＝入力端子（ＩＮ）の入力レベル ＩＤ１０：ＮＭＯＳトランジスタ４１０のドレイン電流 Ｒ２：抵抗素子４０２の電気抵抗値 である。ＩＣ５とＩＤ１０は正比例の関係にあり、以下
の式（３）で表される。 ＩＤ１０＝α×ＩＣ５…（３） 但し、αは比例定数である。式（３）のような関係を示
す理由は、カレントミラー回路を形成しているＰＭＯＳ
トランジスタ４０７及び４０８、あるいはＮＭＯＳトラ
ンジスタ４０９及び４１０のそれぞれを流れる電流の比
が、互いのゲート幅の比を調節することによって、容易
に制御できるためである。以上の式（１）と（３）より
式（２）を表すと、以下の式（４）を得る。
【００３２】 ＶＯＵＴ＝ＶＩＮ−ＶＢＥ−α×（Ｒ２／Ｒ６）×（ＶＲＲ−ＶＢＥ５）…（ ４） 式（４）の温度ドリフトを排除するためには、以下の式
（５）が成立する必要がある。
（５）が成立する必要がある。
【００３３】 ｄ（ＶＯＵＴ）／ｄ（Ｔ）＝−ｄ（ＶＢＥ）／ｄ（Ｔ）＋α×（Ｒ２／Ｒ６） ×ｄ（ＶＢＥ５）／ｄ（Ｔ）＝０…（５） 但し、 Ｔ：温度 ｄ：偏微分 である。ＶＢＥとＶＢＥ５は、同じ集積回路内に搭載さ
れていれば、ほぼ同等の製造ばらつきと温度ドリフトを
示す。従って式（５）を満足するには以下の式（６）を
満たせばよい。
れていれば、ほぼ同等の製造ばらつきと温度ドリフトを
示す。従って式（５）を満足するには以下の式（６）を
満たせばよい。
【００３４】Ｒ６＝α×Ｒ２…（６） すなわち、式（６）を満足するようにαや抵抗素子４０
６の電気抵抗値を調節すれば、出力端子（ＯＵＴ）の出
力レベルは、ＶＢＥの温度ドリフトと製造ばらつきを排
除することができ、精度の高いレベルシフト回路を得る
ことができる。
６の電気抵抗値を調節すれば、出力端子（ＯＵＴ）の出
力レベルは、ＶＢＥの温度ドリフトと製造ばらつきを排
除することができ、精度の高いレベルシフト回路を得る
ことができる。
【００３５】ところで、抵抗系子４０２と４０６は、同
じ集積回路内に搭載されていれば、電気抵抗値はほぼ同
等の製造ばらつきと温度ドリフトを示し、特に同じ材質
で形成された抵抗素子であれば、素子サイズを変えるこ
とによって容易に電気抵抗値の比を設定することができ
る。この特徴を利用し、いま抵抗素子４０２と４０６の
関係を式（７）で表すと、上記の式（６）は以下の式
（８）で表される。
じ集積回路内に搭載されていれば、電気抵抗値はほぼ同
等の製造ばらつきと温度ドリフトを示し、特に同じ材質
で形成された抵抗素子であれば、素子サイズを変えるこ
とによって容易に電気抵抗値の比を設定することができ
る。この特徴を利用し、いま抵抗素子４０２と４０６の
関係を式（７）で表すと、上記の式（６）は以下の式
（８）で表される。
【００３６】Ｒ２＝β×Ｒ６…（７） α×β＝１…（８） すなわち、式（８）を満足するようにαとβを調節すれ
ば、出力端子（ＯＵＴ）の出力レベルは、ＶＢＥ及び抵
抗素子４０２の温度ドリフトと製造ばらつきを排除する
ことができ、より精度の高いレベルシフト回路を得るこ
とができる。
ば、出力端子（ＯＵＴ）の出力レベルは、ＶＢＥ及び抵
抗素子４０２の温度ドリフトと製造ばらつきを排除する
ことができ、より精度の高いレベルシフト回路を得るこ
とができる。
【００３７】また、図４に示したＮＰＮトランジスタ４
０１を、図２に示したようにダーリントン接続としてＮ
ＰＮトランジスタを迫加した場合でも、ＶＢＥとＶＢＥ
４及び抵抗素子２の温度ドリフトと製造ばらつきを排除
することができる。このことは、上記に示した式（１）
ないし（８）を導いた過程からも、式（６）と式（８）
は下記に示す式（９）と式（１０）としてそれぞれ表す
ことができることは明らかである。
０１を、図２に示したようにダーリントン接続としてＮ
ＰＮトランジスタを迫加した場合でも、ＶＢＥとＶＢＥ
４及び抵抗素子２の温度ドリフトと製造ばらつきを排除
することができる。このことは、上記に示した式（１）
ないし（８）を導いた過程からも、式（６）と式（８）
は下記に示す式（９）と式（１０）としてそれぞれ表す
ことができることは明らかである。
【００３８】Ｒ６＝α×Ｒ２／２…（９） α×β＝２…（１０） なお、これまでに説明したバイポーラトランジスタはＮ
ＰＮトランジスタを利用したが、これは回路動作説明の
便宜上流用したにすぎず、ＰＮＰ型バイポーラトランジ
スタ（以下ＰＮＰトランジスタと略す）にて構成された
場合でも、基本的な動作は全く同様である。
ＰＮトランジスタを利用したが、これは回路動作説明の
便宜上流用したにすぎず、ＰＮＰ型バイポーラトランジ
スタ（以下ＰＮＰトランジスタと略す）にて構成された
場合でも、基本的な動作は全く同様である。
【００３９】また、図４で利用したカレントミラー回路
はＰＭＯＳトランジスタまたはＮＰＮトランジスタにて
構成したが、これはほんの一例にすぎず、他のカレント
ミラー回路で構成される場合もあり得る。例えば、ＰＭ
ＯＳトランジスタ４０７と４０８をＰＮＰトランジスタ
にて構成し、またＮＭＯＳトランジスタ４０９と４１０
をＮＰＮトランジスタにて構成することは一般的によく
行われることでありこのように構成してもよい。
はＰＭＯＳトランジスタまたはＮＰＮトランジスタにて
構成したが、これはほんの一例にすぎず、他のカレント
ミラー回路で構成される場合もあり得る。例えば、ＰＭ
ＯＳトランジスタ４０７と４０８をＰＮＰトランジスタ
にて構成し、またＮＭＯＳトランジスタ４０９と４１０
をＮＰＮトランジスタにて構成することは一般的によく
行われることでありこのように構成してもよい。
【００４０】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００４１】エミッタフォロワ回路を形成しているバイ
ポーラトランジスタの順方向ベース・エミッタ間電圧の
温度ドリフトを打ち消すような電流を抵抗体に流すこと
によって出力レベルの温度依存性を排除することができ
るため、精度が高いレベルシフト電圧を得ることができ
る。
ポーラトランジスタの順方向ベース・エミッタ間電圧の
温度ドリフトを打ち消すような電流を抵抗体に流すこと
によって出力レベルの温度依存性を排除することができ
るため、精度が高いレベルシフト電圧を得ることができ
る。
【００４２】また、電流を供給する電流源回路を、バイ
ポーラトランジスタ及び抵抗体と同じ依存性の温度ドリ
フト及び製造ばらつきを示すバイポーラトランジスタ及
び抵抗体を用いて形成することにより、出力レベルの温
度及び製造ばらつきの依存性を排除することができた
め、より精度が高いレベルシフト電圧を得ることができ
る。
ポーラトランジスタ及び抵抗体と同じ依存性の温度ドリ
フト及び製造ばらつきを示すバイポーラトランジスタ及
び抵抗体を用いて形成することにより、出力レベルの温
度及び製造ばらつきの依存性を排除することができた
め、より精度が高いレベルシフト電圧を得ることができ
る。
【図１】本発明の第１の実施例の構成を示す回路図であ
る。
る。
【図２】本発明の第２の実施例の構成を示す回路図であ
る。
る。
【図３】本発明の第３の実施例の構成を示す回路図であ
る。
る。
【図４】本発明に用いられる電流源回路の構成を示す回
路図である。
路図である。
【図５】従来例の構成を示す回路図である。
１０１，２０１，２０４，３０１，３０４，４０１，４
０５ ＮＰＮトランジスタ １０２，２０２，３０２，４０５ 抵抗素子 １０３，２０３，３０３ 電流源回路 ４０７，４０８ ＰＭＯＳトランジスタ ４０９，４１０ ＮＭＯＳトランジスタ
０５ ＮＰＮトランジスタ １０２，２０２，３０２，４０５ 抵抗素子 １０３，２０３，３０３ 電流源回路 ４０７，４０８ ＰＭＯＳトランジスタ ４０９，４１０ ＮＭＯＳトランジスタ
Claims (6)
- 【請求項１】 エミッタフォロワ回路を構成する第１の
バイポーラトランジスタのベースが入力端子とされ、前
記第１のバイポーラトランジスタのエミッタに第１の抵
抗体の一端が接続されて該第１の抵抗体の他端が出力端
子とされ、前記第１のバイポーラトランジスタの順方向
ベース・エミッタ間電圧値の温度ドリフトを打ち消す電
流を前記第１の抵抗体に流す温度補償手段を備えること
を特徴とする半導体集積回路。 - 【請求項２】 エミッタフォロワ回路を構成する第１の
バイポーラトランジスタのベースが入力端子とされ、前
記第１のバイポーラトランジスタのエミッタに第１の抵
抗体の一端が接続されて該第１の抵抗体の他端が出力端
子とされ、前記第１のバイポーラトランジスタの順方向
ベース・エミッタ間電圧値の温度ドリフト及び前記第１
の抵抗体の温度ドリフトと製造ばらつきによる変動を打
ち消す電流を前記第１の抵抗体に流す温度補償手段を備
えることを特徴とする半導体集積回路。 - 【請求項３】 温度補償手段が、出力端子に接続される
電流源回路であることを特徴とする請求項１または請求
項２記載の半導体集積回路。 - 【請求項４】 電流源回路が、前記第１のバイポーラト
ランジスタ及び第１の抵抗体と同程度の温度ドリフト及
び製造ばらつきを有する第２のバイポーラトランジスタ
及び第２の抵抗体にて形成されることを特徴とする請求
項３記載の半導体集積回路。 - 【請求項５】 電流源回路は、第２のバイポーラトラン
ジスタのベースに安定化電源回路が接続され、第２のバ
イポーラトランジスタのエミッタに第２の抵抗体の一端
が接続され、第２のバイポーラトランジスタのコレクタ
から第１の抵抗体に流す電流に比例した電流値を出力す
ることを特徴とする、請求項４記載の半導体集積回路。 - 【請求項６】 第１及び第２のバイポーラトランジスタ
は、ダーリントン接続されることを特徴とする請求項１
乃至請求項５のいずれかに記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25662697A JP3166678B2 (ja) | 1997-09-22 | 1997-09-22 | 半導体集積回路 |
| US09/148,327 US6118327A (en) | 1997-09-22 | 1998-09-04 | Emitter follower circuit having no temperature dependency |
| KR1019980038708A KR100310882B1 (ko) | 1997-09-22 | 1998-09-18 | 온도의존성이없는이미터폴로워회로 |
| CN98120021A CN1114262C (zh) | 1997-09-22 | 1998-09-22 | 无温度相关性的射随器电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25662697A JP3166678B2 (ja) | 1997-09-22 | 1997-09-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197942A true JPH1197942A (ja) | 1999-04-09 |
| JP3166678B2 JP3166678B2 (ja) | 2001-05-14 |
Family
ID=17295233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25662697A Expired - Fee Related JP3166678B2 (ja) | 1997-09-22 | 1997-09-22 | 半導体集積回路 |
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|---|---|
| US (1) | US6118327A (ja) |
| JP (1) | JP3166678B2 (ja) |
| KR (1) | KR100310882B1 (ja) |
| CN (1) | CN1114262C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124725A (ja) * | 2002-02-20 | 2009-06-04 | Mitsubishi Electric Corp | 駆動回路 |
| JP2009232409A (ja) * | 2008-03-25 | 2009-10-08 | Nec Electronics Corp | 信号出力回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1319613B1 (it) * | 2000-12-22 | 2003-10-20 | St Microelectronics Srl | Circuito generatore di una tensione di riferimento stabile intemperatura,in particolare per processi cmos |
| EP1276229A1 (en) * | 2001-07-09 | 2003-01-15 | STMicroelectronics S.r.l. | Voltage follower and relative method of regulation |
| US6549062B1 (en) * | 2001-11-21 | 2003-04-15 | Lsi Logic Corporation | Method and apparatus for improving the tolerance of integrated resistors |
| US6650170B1 (en) * | 2002-09-27 | 2003-11-18 | Intel Corporation | Temperature compensated output driver |
| KR100632539B1 (ko) * | 2005-02-23 | 2006-10-11 | 삼성전기주식회사 | 오프셋 전압 보상 회로 및 그 방법 |
| US9172366B2 (en) * | 2014-02-04 | 2015-10-27 | Lattice Semiconductor Corporation | Collector current driver for a bipolar junction transistor temperature transducer |
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| KR102504558B1 (ko) | 2022-02-14 | 2023-02-28 | 노창식 | 오폐수·분뇨 및 축산폐수 혼합물의 분리 및 정화장치 |
| CN115549664A (zh) * | 2022-09-16 | 2022-12-30 | 华为数字能源技术有限公司 | 一种功率器件、电子设备及电路结构 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60174527A (ja) * | 1984-02-21 | 1985-09-07 | Nec Corp | 論理回路 |
| US4853646A (en) * | 1988-07-19 | 1989-08-01 | Fairchild Semiconductor Corporation | Temperature compensated bipolar circuits |
| US5029295A (en) * | 1990-07-02 | 1991-07-02 | Motorola, Inc. | Bandgap voltage reference using a power supply independent current source |
| JPH07183763A (ja) * | 1993-12-24 | 1995-07-21 | Rohm Co Ltd | フィルタ回路 |
| US5856755A (en) * | 1996-05-23 | 1999-01-05 | Intel Corporation | Bus termination voltage supply |
| US5831486A (en) * | 1997-09-04 | 1998-11-03 | Integrated Device Technology, Inc. | Extended range current controlled oscillator |
-
1997
- 1997-09-22 JP JP25662697A patent/JP3166678B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-04 US US09/148,327 patent/US6118327A/en not_active Expired - Lifetime
- 1998-09-18 KR KR1019980038708A patent/KR100310882B1/ko not_active IP Right Cessation
- 1998-09-22 CN CN98120021A patent/CN1114262C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124725A (ja) * | 2002-02-20 | 2009-06-04 | Mitsubishi Electric Corp | 駆動回路 |
| JP2009232409A (ja) * | 2008-03-25 | 2009-10-08 | Nec Electronics Corp | 信号出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1114262C (zh) | 2003-07-09 |
| KR19990029942A (ko) | 1999-04-26 |
| US6118327A (en) | 2000-09-12 |
| JP3166678B2 (ja) | 2001-05-14 |
| CN1212506A (zh) | 1999-03-31 |
| KR100310882B1 (ko) | 2001-11-15 |
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