JPS60174527A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS60174527A JPS60174527A JP59030661A JP3066184A JPS60174527A JP S60174527 A JPS60174527 A JP S60174527A JP 59030661 A JP59030661 A JP 59030661A JP 3066184 A JP3066184 A JP 3066184A JP S60174527 A JPS60174527 A JP S60174527A
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- JP
- Japan
- Prior art keywords
- circuit
- delay time
- resistance element
- temperature
- base
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は論理回路、特にＥＣＬ（エミッタカップルドロ
ジック）回路の改良に関するものである。
ジック）回路の改良に関するものである。
（従来技術）
従来ＥＣＬ回路は、その基本回路として第１図に示す回
路構成が知られている。すなわち、基準電圧（Ｖ［ＥＦ
）発生回路１の出力をベースに接続したトランジスタＱ
！と、入力信号をベースで受ケるトランジスタＱ１との
各エミッタを短絡して、これを定電流制御用電圧源（ｙ
ｅｓ）の出力をベースに接続したトランジスタＱｓのコ
レクタに接続し、さらにトランジスタＱ３のエミッタは
定電流設定用の抵抗Ｒ＋３を介し°Ｃ一方の電源端子へ
、又トランジスタＱｒ−Ｑｇのコレクタは論理レベル設
定用抵抗几１ｔＲ１を介して他方の電源端子へ接続した
カレントスイッチ部と、トランジスタＱｓ（又はＱ、）
のコレクタにベースを接続し、コレクタ紘電源端子へエ
ミッタは抵抗Ｒ４を介して電源端子へ接続し、エミ、り
から出力をとり出すエミッタホロア部とから構成されて
いる。
路構成が知られている。すなわち、基準電圧（Ｖ［ＥＦ
）発生回路１の出力をベースに接続したトランジスタＱ
！と、入力信号をベースで受ケるトランジスタＱ１との
各エミッタを短絡して、これを定電流制御用電圧源（ｙ
ｅｓ）の出力をベースに接続したトランジスタＱｓのコ
レクタに接続し、さらにトランジスタＱ３のエミッタは
定電流設定用の抵抗Ｒ＋３を介し°Ｃ一方の電源端子へ
、又トランジスタＱｒ−Ｑｇのコレクタは論理レベル設
定用抵抗几１ｔＲ１を介して他方の電源端子へ接続した
カレントスイッチ部と、トランジスタＱｓ（又はＱ、）
のコレクタにベースを接続し、コレクタ紘電源端子へエ
ミッタは抵抗Ｒ４を介して電源端子へ接続し、エミ、り
から出力をとり出すエミッタホロア部とから構成されて
いる。
さらに、ＥＣＬ回路の特徴として定電流制御用電圧源２
（ＶＣ８）には通常温度補償回路が内蔵されており、動
作温度の変動に対しても論理振幅が一定となる様設計さ
れ、安定動作の保証と、論理振幅の変動による動作速度
の遅れが極力小さくなる様工夫されている。
（ＶＣ８）には通常温度補償回路が内蔵されており、動
作温度の変動に対しても論理振幅が一定となる様設計さ
れ、安定動作の保証と、論理振幅の変動による動作速度
の遅れが極力小さくなる様工夫されている。
しかるに、従来のＥＣＬ回路で使用されている抵抗素子
は、一般的に単結晶シリコン中に適音の不純物を注入し
て得られる、所請拡散抵抗を半導体基板に形成して得ら
れるもので、その抵抗値の温度依存性は正の値をもち、
温度上昇に伴って抵抗値も増加する。
は、一般的に単結晶シリコン中に適音の不純物を注入し
て得られる、所請拡散抵抗を半導体基板に形成して得ら
れるもので、その抵抗値の温度依存性は正の値をもち、
温度上昇に伴って抵抗値も増加する。
一方、電圧源ＶＣ８が温度補償されているとはいえ、そ
の効果は第１図のトランジスタＱ３のベース電位が温度
に対して一定であるという点にとど−ｉす、ＥＣＬ回路
各部の電流値は下式の如く抵抗の温度係数にも依存して
おり、この影豐を除去することはできないことを認識し
た。１ ここで Ｉｃｓ ：カレントスイッチ部電流ＩＥＦ ：
エミッタホロワ部電流 Ｖｃｃ ：電源電圧 ｖＦ ：トランジスタＱｓ 、Ｑ４のベース脅エミッタ
間電圧（導通時） △Ｔｊ ：動作温度上昇分 α ；抵抗素子の温度係数 上式において上述したように拡散抵抗は正の温度係数を
もっているのでα〉０である事から、温度上昇により各
部電流（工。８．工。Ｆ）は減少する事となる。さらに
、ＥＣＬ回路各部の遅延時間は、各部の動作電流（ＩＣ
８１ＩＩＦ ）に対しほぼ反比例の関係にあり、その依
存性を調べた結果、第２図および第３図に示す特性図が
得られた。図から明らかなように、従来のＥＣＬ回路で
は、動作温度の上昇に伴い各部動作電流が減少し、それ
にともなって各部遅延時間が大きくなる。この遅延時間
の遅れがカレントスイッチ部およびエミッタホロア部に
おいて同時かつ同方向に発生するから、温度上昇前後で
の遅延時間の変動幅が大きく、論理回路の設計および使
用に大きな制限を与えることになる。さらに、遅延時間
のみならず消費電流に着目しても同様で式（１） 、
（２）より温度上昇に対してＩＣＢ ｓ ＩＩＦとも減
少する為、温度上昇の前後での消費電流の変動幅が大き
く、これも論理回路の設′計および使用に大きな制限を
もたらすことになる。
の効果は第１図のトランジスタＱ３のベース電位が温度
に対して一定であるという点にとど−ｉす、ＥＣＬ回路
各部の電流値は下式の如く抵抗の温度係数にも依存して
おり、この影豐を除去することはできないことを認識し
た。１ ここで Ｉｃｓ ：カレントスイッチ部電流ＩＥＦ ：
エミッタホロワ部電流 Ｖｃｃ ：電源電圧 ｖＦ ：トランジスタＱｓ 、Ｑ４のベース脅エミッタ
間電圧（導通時） △Ｔｊ ：動作温度上昇分 α ；抵抗素子の温度係数 上式において上述したように拡散抵抗は正の温度係数を
もっているのでα〉０である事から、温度上昇により各
部電流（工。８．工。Ｆ）は減少する事となる。さらに
、ＥＣＬ回路各部の遅延時間は、各部の動作電流（ＩＣ
８１ＩＩＦ ）に対しほぼ反比例の関係にあり、その依
存性を調べた結果、第２図および第３図に示す特性図が
得られた。図から明らかなように、従来のＥＣＬ回路で
は、動作温度の上昇に伴い各部動作電流が減少し、それ
にともなって各部遅延時間が大きくなる。この遅延時間
の遅れがカレントスイッチ部およびエミッタホロア部に
おいて同時かつ同方向に発生するから、温度上昇前後で
の遅延時間の変動幅が大きく、論理回路の設計および使
用に大きな制限を与えることになる。さらに、遅延時間
のみならず消費電流に着目しても同様で式（１） 、
（２）より温度上昇に対してＩＣＢ ｓ ＩＩＦとも減
少する為、温度上昇の前後での消費電流の変動幅が大き
く、これも論理回路の設′計および使用に大きな制限を
もたらすことになる。
（発明の目的）
本発明の目的は動作温度の変動に基づく遅延時間の変動
幅及び消費電流の変動幅を極力小さくする事により、使
い易く、システム設計のし易いＥＣＬ論理回路を提供す
る事である。
幅及び消費電流の変動幅を極力小さくする事により、使
い易く、システム設計のし易いＥＣＬ論理回路を提供す
る事である。
（発明の構成）
本発明の論理回路は、電流スイッチ部に使用する抵抗素
子と、エミッタホロワ部に使用する抵抗素子との温度依
存性を逆にしたことを特徴とする。
子と、エミッタホロワ部に使用する抵抗素子との温度依
存性を逆にしたことを特徴とする。
すなわち、一方はその抵抗値の温度係数が正であり、他
方は温度係数が負の特性をもつものが各部に選択的に適
用される。
方は温度係数が負の特性をもつものが各部に選択的に適
用される。
（発明の効果）
本発明は拡散抵抗は正の温度係数を有するものの、多結
晶シリコンに不純物を尋人し゛にれを抵抗として使用す
れは、不純物濃度がちければ正の係数となり、一方低ヰ
けれは負の係数となる知見に基づ〈。従って、本発明の
ようにＥＣＬ回路においてカレントスイッチ部とエミッ
タ・ホロワと 餘使用する抵抗として、その温度係数が正、魚道となっ
ている素子を用いるこ七によって、動作温度の変動によ
る遅延時間および消費を力の変動の方向もそれぞれの２
つの回路部分で逆方向となる為、互いにその効果が相殺
され、温度変動による遅延時間及び消費電流の変動幅を
従来に比べ大幅に小さくすることが出来る。
晶シリコンに不純物を尋人し゛にれを抵抗として使用す
れは、不純物濃度がちければ正の係数となり、一方低ヰ
けれは負の係数となる知見に基づ〈。従って、本発明の
ようにＥＣＬ回路においてカレントスイッチ部とエミッ
タ・ホロワと 餘使用する抵抗として、その温度係数が正、魚道となっ
ている素子を用いるこ七によって、動作温度の変動によ
る遅延時間および消費を力の変動の方向もそれぞれの２
つの回路部分で逆方向となる為、互いにその効果が相殺
され、温度変動による遅延時間及び消費電流の変動幅を
従来に比べ大幅に小さくすることが出来る。
（実施例の説明）
以下に第４図を参照して本発明の一実施例を説明する。
この実施例ではカレントスイッチ部に温度係数が負の抵
抗素子を、またエミッタホロワ部（出力部）に温度係数
が正の抵抗素子が用いられている。まず、遅延時間につ
いて説明する。
抗素子を、またエミッタホロワ部（出力部）に温度係数
が正の抵抗素子が用いられている。まず、遅延時間につ
いて説明する。
動作温度に△Ｔ（℃）の上昇があった場合、第４図にお
けるＥＣＬ回路の各部電流の変化量は下式の如く表わさ
れる。
けるＥＣＬ回路の各部電流の変化量は下式の如く表わさ
れる。
・・・・・・・（４）
ここでαは、抵抗タイプ１（Ｒｓ＋几＊、ＦＬｓ）の温
度係数 βは、抵抗タイプ２（Ｒ＜）の温度係数本実施例ではα
く０．β〉０としているから、△Ｉｃｓ＞０．ΔＩＥＦ
＜０となり、温度上昇に伴ってｉｃｓは増加し、一方Ｉ
ＥＦは減少する事になる。
度係数 βは、抵抗タイプ２（Ｒ＜）の温度係数本実施例ではα
く０．β〉０としているから、△Ｉｃｓ＞０．ΔＩＥＦ
＜０となり、温度上昇に伴ってｉｃｓは増加し、一方Ｉ
ＥＦは減少する事になる。
さらに上記結果と第２図および第３図の遅延時間と’Ｃ
８＋ ＩＥＦの関係から、温度上昇後にはその遅延時間
はカレントスイッチ部では△ｔｐｄ（ｃｓ）だけ減少し
、エミッタホロワ部では△ｔｐｄ（ＥＦ）だケ増加する
事に々す、全体の遅延時間としては△１ｐｄ（ＥＦＩ−
△ｔｌ）ｄ（Ｃ８） となる。
８＋ ＩＥＦの関係から、温度上昇後にはその遅延時間
はカレントスイッチ部では△ｔｐｄ（ｃｓ）だけ減少し
、エミッタホロワ部では△ｔｐｄ（ＥＦ）だケ増加する
事に々す、全体の遅延時間としては△１ｐｄ（ＥＦＩ−
△ｔｌ）ｄ（Ｃ８） となる。
なお、従来回路の場合、変動蓋は△ｔｐｄ（Ｅｒ）＋△
ｔｐｄ（ｃｓ）となり、非常に大きいことがわかる。
ｔｐｄ（ｃｓ）となり、非常に大きいことがわかる。
温度変動に対する遅延時間の変動量の関係について、従
来回路と本実施例について実験した結果を第５図、第６
図に夫々示す。第５図の従来例に比べて、第６図の本実
施例は非常に変動量が改善されていることがわかる。
来回路と本実施例について実験した結果を第５図、第６
図に夫々示す。第５図の従来例に比べて、第６図の本実
施例は非常に変動量が改善されていることがわかる。
次に消＊電力について説明する。
基本回路Ｎ個により構成される論理回路を考えた場合、
その金側消費電力ＰＷは Ｐｗ ＝ （Ｉｚｒ＋ Ｉｃｓ ） Ｘ Ｖｃｃ ｘＮ
＋＋・・Ｃ５）と表わされる。ここで、動作温度△Ｔ
（℃）の上昇があった場合式（３） 、 （４）より
Ｐｗ”（（Ｉｇｒ−ΔＩＥＦ ） ＋ （ＩＣ８＋ΔＩ
ｃ５））ｘ ｖｃｃ ｘ Ｎ −−（６） となりＰｗとしての変動量は（−△ＩＥＦ＋ΔＩｃｓ
）ＸＶＣＣＸＮ となる。
その金側消費電力ＰＷは Ｐｗ ＝ （Ｉｚｒ＋ Ｉｃｓ ） Ｘ Ｖｃｃ ｘＮ
＋＋・・Ｃ５）と表わされる。ここで、動作温度△Ｔ
（℃）の上昇があった場合式（３） 、 （４）より
Ｐｗ”（（Ｉｇｒ−ΔＩＥＦ ） ＋ （ＩＣ８＋ΔＩ
ｃ５））ｘ ｖｃｃ ｘ Ｎ −−（６） となりＰｗとしての変動量は（−△ＩＥＦ＋ΔＩｃｓ
）ＸＶＣＣＸＮ となる。
この変動量は従来回路の場合、（−△ＩＥＦ−△ＩｃＳ
） ｘ ＶＣＣｘＮとなり、これに比べ”Ｃ本実施例
では遅延時間同様消費電力も大幅に小さくなっている事
がわかる。温度変動に対する消費電力の変動にの関係を
従来回路と本発明との場合に分は夫々第７図と第８図に
示す。
） ｘ ＶＣＣｘＮとなり、これに比べ”Ｃ本実施例
では遅延時間同様消費電力も大幅に小さくなっている事
がわかる。温度変動に対する消費電力の変動にの関係を
従来回路と本発明との場合に分は夫々第７図と第８図に
示す。
次に第４図を参照して本実施例のＥＣＬ論理回路につい
て説明する。
て説明する。
回路溝或は従来と同様、入力信号をベースで受け、コレ
クタを抵抗Ｒ，／を介して電源端子（Ｖｃｃ）Ｋ接続し
たトランジスタＱ１と、基準電圧発生回路３の出力にベ
ースを接続し、コレクタを抵抗Ｉ（，１′を介して１！
諒端子（Ｖｃｃ ） Ｋ接続したトランジスタＱ２との
エミッタ同志を共通に＃続し、さらに定１＃ｉ、流制御
用定電圧源４の出力をベースに接続しエミッタを抵抗ｉ
（３′を介して固定電源端子（Ｖ ＧＮＤＩに接続した
トランジスタＱ３のコレクタと前記共通エミッタ接続点
とを接続した構成をもつカレント・スイッチ部と、トラ
ンジスタＱｘ（Ｑ茸でも町）のコレクタにベースを接続
しコレクタを電源端子（Ｖｃｃ ）へ接続し工ばツタを
出力として取り出すとともに抵抗ｌｔ４′を介して電源
端子（ＶＧＮＤ ）へ接続した構成をもつエミッタホロ
ワ部とからなるＥＣＬ回路において、カレント・スイッ
チ部に使用する抵抗索子凡４′とエミッタホロワ部に使
用するＫより構成されている。
クタを抵抗Ｒ，／を介して電源端子（Ｖｃｃ）Ｋ接続し
たトランジスタＱ１と、基準電圧発生回路３の出力にベ
ースを接続し、コレクタを抵抗Ｉ（，１′を介して１！
諒端子（Ｖｃｃ ） Ｋ接続したトランジスタＱ２との
エミッタ同志を共通に＃続し、さらに定１＃ｉ、流制御
用定電圧源４の出力をベースに接続しエミッタを抵抗ｉ
（３′を介して固定電源端子（Ｖ ＧＮＤＩに接続した
トランジスタＱ３のコレクタと前記共通エミッタ接続点
とを接続した構成をもつカレント・スイッチ部と、トラ
ンジスタＱｘ（Ｑ茸でも町）のコレクタにベースを接続
しコレクタを電源端子（Ｖｃｃ ）へ接続し工ばツタを
出力として取り出すとともに抵抗ｌｔ４′を介して電源
端子（ＶＧＮＤ ）へ接続した構成をもつエミッタホロ
ワ部とからなるＥＣＬ回路において、カレント・スイッ
チ部に使用する抵抗索子凡４′とエミッタホロワ部に使
用するＫより構成されている。
例えは、抵抗１（、４／は止の温度係数をもつ拡散抵抗
（半専体晶板に不純物′を尋人しＣ得られる）を用い、
一方”’ｔｉ（２ｚおよびｌ（、、’は半導体、４１ｉ
板上に例えばＰ型不純物をイオン注入して形成した多結
晶シリコン抵抗を用いる。とくにＰ型多結晶シリコン抵
抗は不純物濃度を小さくすることによって負の温度係数
をもたせることができる。従っ“Ｃ１この濃度制御によ
り、前述した遅延時間の変動量、即ち、△ｔｐｄ（ｇｐ
）−△ｔｐｄ（Ｃ８）を零にすることもできる。
（半専体晶板に不純物′を尋人しＣ得られる）を用い、
一方”’ｔｉ（２ｚおよびｌ（、、’は半導体、４１ｉ
板上に例えばＰ型不純物をイオン注入して形成した多結
晶シリコン抵抗を用いる。とくにＰ型多結晶シリコン抵
抗は不純物濃度を小さくすることによって負の温度係数
をもたせることができる。従っ“Ｃ１この濃度制御によ
り、前述した遅延時間の変動量、即ち、△ｔｐｄ（ｇｐ
）−△ｔｐｄ（Ｃ８）を零にすることもできる。
以上のように、ＥＣＬ回路においてカレント・スイッチ
部に使用する抵抗とエミッタホロワ部に使用する抵抗に
それぞれの温度係数が正、負又は負、正と逆の関係をも
たせる事によって、温度変動に刻する各部の遅延時間お
よび消費電力の変動の方向を互いに逆にすることができ
、回路全体としての遅延時間、消費電力の変動幅を大幅
に少なくすることができる。
部に使用する抵抗とエミッタホロワ部に使用する抵抗に
それぞれの温度係数が正、負又は負、正と逆の関係をも
たせる事によって、温度変動に刻する各部の遅延時間お
よび消費電力の変動の方向を互いに逆にすることができ
、回路全体としての遅延時間、消費電力の変動幅を大幅
に少なくすることができる。
なお、実施例の説明ではカレント・スイッチ（ＣＳ）部
に負の温度係数をもつ抵抗素子を、エミッタホロワ（Ｅ
Ｆ）部に正の温度係数をもつ抵抗素子を夫々使用した場
合について述べたが、上記とは逆に、Ｃ８部に正の温度
係数をもつ抵抗、ＥＦ部に負の温度係数をもつ抵抗を用
いて構成する事も可能である。さらに、カレント・スイ
ッチ部の回路が縦型接続された多段論理レベルで構成さ
れたＥＣＬ回路にも十分適用出来る事は言うまでもない
。又、正、負の温度係数をもつ抵抗素子としては、多結
晶シリコンによる抵抗素子のみでＣ８部とＥＦ部との両
方を構成してもよい。
に負の温度係数をもつ抵抗素子を、エミッタホロワ（Ｅ
Ｆ）部に正の温度係数をもつ抵抗素子を夫々使用した場
合について述べたが、上記とは逆に、Ｃ８部に正の温度
係数をもつ抵抗、ＥＦ部に負の温度係数をもつ抵抗を用
いて構成する事も可能である。さらに、カレント・スイ
ッチ部の回路が縦型接続された多段論理レベルで構成さ
れたＥＣＬ回路にも十分適用出来る事は言うまでもない
。又、正、負の温度係数をもつ抵抗素子としては、多結
晶シリコンによる抵抗素子のみでＣ８部とＥＦ部との両
方を構成してもよい。
第１図は従来のＥＣＬ回路図、第２図はカレント・スイ
ッチ部電流とカレント・スイッチ部遅延時間の関係を示
す特性図、第３図はエミッタホロワ部電流とエミッタホ
ロワ部遅延時間の関係を示す特性図、第４図は本発明に
よるＥＣＬ回路の一実施例の回路図、第５図は従来回路
の遅延時間の動作温度依存性を示す特性図、第６図は本
発明のＥＣＬ回路での遅処時間の動作温度依存性を示す
特性図、第７図は従来回路の消費電力の動作温度依存性
を示す特性図、第８図は本発明のＢＣＬ回路での消費電
力の動作温度依存性を示す特性図である。 ｋＬｌ −−−Ｂ４ ＊ Ｒ１’−−一几４・・・・・
・抵抗素子、Ｑじ一−−Ｑ４°°゛°°°トランジスタ
、１，３・・・・・・基準電圧発生回路、２，４・・・
・・・定電流制御用定電圧源。 菫 ｌ 図 募：ｚｖｆ！Ｊ 季３図 茅 ４ Ｍ
ッチ部電流とカレント・スイッチ部遅延時間の関係を示
す特性図、第３図はエミッタホロワ部電流とエミッタホ
ロワ部遅延時間の関係を示す特性図、第４図は本発明に
よるＥＣＬ回路の一実施例の回路図、第５図は従来回路
の遅延時間の動作温度依存性を示す特性図、第６図は本
発明のＥＣＬ回路での遅処時間の動作温度依存性を示す
特性図、第７図は従来回路の消費電力の動作温度依存性
を示す特性図、第８図は本発明のＢＣＬ回路での消費電
力の動作温度依存性を示す特性図である。 ｋＬｌ −−−Ｂ４ ＊ Ｒ１’−−一几４・・・・・
・抵抗素子、Ｑじ一−−Ｑ４°°゛°°°トランジスタ
、１，３・・・・・・基準電圧発生回路、２，４・・・
・・・定電流制御用定電圧源。 菫 ｌ 図 募：ｚｖｆ！Ｊ 季３図 茅 ４ Ｍ
Claims (1)
- 電流スイッチ部と出力部とを有する論理回路に
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030661A JPS60174527A (ja) | 1984-02-21 | 1984-02-21 | 論理回路 |
| US06/703,472 US4672237A (en) | 1984-02-21 | 1985-02-20 | Logic circuit having delay time free from temperature affection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030661A JPS60174527A (ja) | 1984-02-21 | 1984-02-21 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60174527A true JPS60174527A (ja) | 1985-09-07 |
Family
ID=12309929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59030661A Pending JPS60174527A (ja) | 1984-02-21 | 1984-02-21 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4672237A (ja) |
| JP (1) | JPS60174527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0286322A (ja) * | 1988-07-19 | 1990-03-27 | Natl Semiconductor Corp <Ns> | 温度補償型バイポーラ回路 |
Families Citing this family (6)
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|---|---|---|---|---|
| JPS62134576A (ja) * | 1985-12-03 | 1987-06-17 | シ−メンス、アクチエンゲゼルシヤフト | 集積モジユ−ルの試験方法および回路装置 |
| US4760292A (en) * | 1986-10-29 | 1988-07-26 | Eta Systems, Inc. | Temperature compensated output buffer |
| US4912347A (en) * | 1987-08-25 | 1990-03-27 | American Telephone And Telegraph Company, At&T Bell Laboratories | CMOS to ECL output buffer |
| US5013941A (en) * | 1989-08-17 | 1991-05-07 | National Semiconductor Corporation | TTL to ECL/CML translator circuit |
| JP3166678B2 (ja) * | 1997-09-22 | 2001-05-14 | 日本電気株式会社 | 半導体集積回路 |
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-
1984
- 1984-02-21 JP JP59030661A patent/JPS60174527A/ja active Pending
-
1985
- 1985-02-20 US US06/703,472 patent/US4672237A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911666A (ja) * | 1982-07-13 | 1984-01-21 | Nec Corp | 集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0286322A (ja) * | 1988-07-19 | 1990-03-27 | Natl Semiconductor Corp <Ns> | 温度補償型バイポーラ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4672237A (en) | 1987-06-09 |
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