JP2711030B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、基準電圧発生回路に
関し、特に基準電圧を安定化する技術に関する。
関し、特に基準電圧を安定化する技術に関する。
【０００２】
【従来の技術】従来の基準電圧発生回路について図５お
よび図６を用いて説明する。
よび図６を用いて説明する。
【０００３】図５は従来の基準電圧発生回路の回路図、
図６は基準電圧発生回路の電源電圧と基準電圧発生回路
の端子電圧との関係を示した図である。
図６は基準電圧発生回路の電源電圧と基準電圧発生回路
の端子電圧との関係を示した図である。
【０００４】図５において、１から４は抵抗、５，６お
よび７は回路の接続点を示すノード、ＶＤＤは電源電
位、ＧＮＤは接地電位（ＯＶ）、Ｖ5 はノード５の電
位、Ｖ6 はノード６の電位、Ｖ7 はノード７の電位であ
る。
よび７は回路の接続点を示すノード、ＶＤＤは電源電
位、ＧＮＤは接地電位（ＯＶ）、Ｖ5 はノード５の電
位、Ｖ6 はノード６の電位、Ｖ7 はノード７の電位であ
る。
【０００５】次に基準電圧発生回路の構成について説明
する。抵抗１の一方端が電源に接続し、電位はＶＤＤで
ある。抵抗１の他方端はノード５で抵抗２の一方端に接
続し、抵抗２の他方端はノード６で抵抗３の一方端に接
続し、抵抗３の他方端はノード７で抵抗４の一方端に接
続している。抵抗４の他方端は接地されている。Ａは抵
抗１、抵抗２、抵抗３、抵抗４で構成された基準電圧発
生回路である。
する。抵抗１の一方端が電源に接続し、電位はＶＤＤで
ある。抵抗１の他方端はノード５で抵抗２の一方端に接
続し、抵抗２の他方端はノード６で抵抗３の一方端に接
続し、抵抗３の他方端はノード７で抵抗４の一方端に接
続している。抵抗４の他方端は接地されている。Ａは抵
抗１、抵抗２、抵抗３、抵抗４で構成された基準電圧発
生回路である。
【０００６】次に基準電圧発生回路Ａの動作について説
明する。
明する。
【０００７】抵抗１の抵抗値をＲ１、抵抗２の抵抗値を
Ｒ２、抵抗３の抵抗値をＲ３、抵抗４の抵抗値をＲ４と
すると、 ノード５の電位Ｖ5 は、 Ｖ5 ＝｛（Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）｝×ＶＤＤ ノード６の電位Ｖ6 は、 Ｖ6 ＝｛（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）｝×ＶＤＤ ノード７の電位Ｖ7 は、 Ｖ7 ＝｛Ｒ４／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）｝×ＶＤＤ である。
Ｒ２、抵抗３の抵抗値をＲ３、抵抗４の抵抗値をＲ４と
すると、 ノード５の電位Ｖ5 は、 Ｖ5 ＝｛（Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）｝×ＶＤＤ ノード６の電位Ｖ6 は、 Ｖ6 ＝｛（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）｝×ＶＤＤ ノード７の電位Ｖ7 は、 Ｖ7 ＝｛Ｒ４／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）｝×ＶＤＤ である。
【０００８】基準電圧はＧＮＤとノード５の電位差であ
るＶ5 、ＧＮＤとノード６の電位差であるＶ6 またはＧ
ＮＤとノード７の電位差であるＶ7 で与えられる。図６
は横軸を電源電圧、縦軸を基準電圧発生回路Ａの各端子
の電圧としており、Ｖ5 ，Ｖ6 ，Ｖ7は一定の傾きを持
った直線で示され、電源電圧に比例している。
るＶ5 、ＧＮＤとノード６の電位差であるＶ6 またはＧ
ＮＤとノード７の電位差であるＶ7 で与えられる。図６
は横軸を電源電圧、縦軸を基準電圧発生回路Ａの各端子
の電圧としており、Ｖ5 ，Ｖ6 ，Ｖ7は一定の傾きを持
った直線で示され、電源電圧に比例している。
【０００９】即ち、基準電圧はいずれも電源電圧ＶＤＤ
の関数となっており、図６に示したようにＶＤＤの値に
比例する。
の関数となっており、図６に示したようにＶＤＤの値に
比例する。
【００１０】
【発明が解決しようとする課題】従来の基準電圧発生回
路では、電源電圧が変化すると、電源電圧の変化に応じ
て基準電圧が大きく変化するという問題がある。
路では、電源電圧が変化すると、電源電圧の変化に応じ
て基準電圧が大きく変化するという問題がある。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、電源電圧が変化しても基準電圧
が大きく変化することのない安定した基準電圧を発生で
きる基準電圧発生回路を得ることを目的とする。
ためになされたもので、電源電圧が変化しても基準電圧
が大きく変化することのない安定した基準電圧を発生で
きる基準電圧発生回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る基準電圧
発生回路は、順に電位の異なる第１から第４のノ−ド
と、前記第１のノードにソースを接続し、前記第２のノ
ードにゲートを接続した第１導電型の第１の電界効果ト
ランジスタと、前記第１の電界効果トランジスタのドレ
インにソースを接続し、前記第３のノードにゲートを接
続した第１導電型の第２の電界効果トランジスタと、前
記第２の電界効果トランジスタのドレインに一方電極を
接続し、他方電極を前記第４のノードに接続し、制御電
極と一方もしくは他方電極が接続されている第３の電界
効果トランジスタとを備え、前記第１の電界効果トラン
ジスタおよび前記第２の電界効果トランジスタは、飽和
領域において、前記第２の電界効果トランジスタのゲー
ト−ソース間電圧の変化に対するドレイン電流の変化の
割合が前記第１の電界効果トランジスタのゲート−ソー
ス間電圧の変化に対するドレイン電流の変化の割合より
も常に大きくなるように設定され、前記第２の電界効果
トランジスタのゲート−ソース間電圧を基準電圧とす
る。
発生回路は、順に電位の異なる第１から第４のノ−ド
と、前記第１のノードにソースを接続し、前記第２のノ
ードにゲートを接続した第１導電型の第１の電界効果ト
ランジスタと、前記第１の電界効果トランジスタのドレ
インにソースを接続し、前記第３のノードにゲートを接
続した第１導電型の第２の電界効果トランジスタと、前
記第２の電界効果トランジスタのドレインに一方電極を
接続し、他方電極を前記第４のノードに接続し、制御電
極と一方もしくは他方電極が接続されている第３の電界
効果トランジスタとを備え、前記第１の電界効果トラン
ジスタおよび前記第２の電界効果トランジスタは、飽和
領域において、前記第２の電界効果トランジスタのゲー
ト−ソース間電圧の変化に対するドレイン電流の変化の
割合が前記第１の電界効果トランジスタのゲート−ソー
ス間電圧の変化に対するドレイン電流の変化の割合より
も常に大きくなるように設定され、前記第２の電界効果
トランジスタのゲート−ソース間電圧を基準電圧とす
る。
【００１３】
【作用】この発明に係る基準電圧発生回路は、第１の電
界効果トランジスタと第２の電界効果トランジスタと第
３の電界効果トランジスタが直列に接続されており、第
１の電界効果トランジスタのドレイン電流はすべて第２
の電界効果トランジスタに流れ、流れる電流の大きさは
第１の電界効果トランジスタで決定する。そして、電界
効果トランジスタの飽和領域において第２の電界効果ト
ランジスタのゲート−ソース間電圧（以下ＶGSという）
の変化に対するドレイン電流（以下ＩDSという）の変化
の割合が第１の電界効果トランジスタのゲート−ソース
間電圧ＶGSの変化に対するドレイン電流ＩDSの変化の割
合よりも常に大きくなるように設定されている。
界効果トランジスタと第２の電界効果トランジスタと第
３の電界効果トランジスタが直列に接続されており、第
１の電界効果トランジスタのドレイン電流はすべて第２
の電界効果トランジスタに流れ、流れる電流の大きさは
第１の電界効果トランジスタで決定する。そして、電界
効果トランジスタの飽和領域において第２の電界効果ト
ランジスタのゲート−ソース間電圧（以下ＶGSという）
の変化に対するドレイン電流（以下ＩDSという）の変化
の割合が第１の電界効果トランジスタのゲート−ソース
間電圧ＶGSの変化に対するドレイン電流ＩDSの変化の割
合よりも常に大きくなるように設定されている。
【００１４】そのため、第１の電界効果トランジスタの
ＶGSの変化よりも第２の電界効果トランジスタのＶGSの
変化の方が常に小さく、電源電圧の変動によって第１の
ノードと第２のノードの間の電圧が変動しても基準電圧
の変化は第１のノードと第２のノードの間の電圧変化に
比較して小さくすることができる。
ＶGSの変化よりも第２の電界効果トランジスタのＶGSの
変化の方が常に小さく、電源電圧の変動によって第１の
ノードと第２のノードの間の電圧が変動しても基準電圧
の変化は第１のノードと第２のノードの間の電圧変化に
比較して小さくすることができる。
【００１５】
【実施例】以下、本発明の一実施例について図１、図３
及び図４を用いて説明する。
及び図４を用いて説明する。
【００１６】図１は本発明の一実施例による基準電圧発
生回路の回路図、図３は図１の基準電圧発生回路を構成
する電界効果トランジスタの特性を示す図、図４は図１
及び図２の基準電圧発生回路の各端子で発生する電圧と
電源電圧の関係を示す図である。
生回路の回路図、図３は図１の基準電圧発生回路を構成
する電界効果トランジスタの特性を示す図、図４は図１
及び図２の基準電圧発生回路の各端子で発生する電圧と
電源電圧の関係を示す図である。
【００１７】図１において、１から４は抵抗、５，６，
７，１１および１２は回路の接続点を示すノード、ＶＤ
Ｄは電源電位、ＧＮＤは接地電位（ＯＶ）、８は第１の
電界効果トランジスタであるＰ型ＭＯＳトランジスタ、
９は第２の電界効果トランジスタであるＰ型ＭＯＳトラ
ンジスタ、１０は第３の電界効果トランジスタであるＮ
型ＭＯＳトランジスタ、１３は減算回路、１４は減算回
路の出力端子である。
７，１１および１２は回路の接続点を示すノード、ＶＤ
Ｄは電源電位、ＧＮＤは接地電位（ＯＶ）、８は第１の
電界効果トランジスタであるＰ型ＭＯＳトランジスタ、
９は第２の電界効果トランジスタであるＰ型ＭＯＳトラ
ンジスタ、１０は第３の電界効果トランジスタであるＮ
型ＭＯＳトランジスタ、１３は減算回路、１４は減算回
路の出力端子である。
【００１８】次に基準電圧発生回路の接続関係について
説明する。抵抗１は一方端を電源に接続し、電位はＶＤ
Ｄである。抵抗１の他方端はノード５で抵抗２の一方端
と接続し、抵抗２の他方端はノード６で抵抗３の一方端
と接続している。抵抗３の他方端はノード７で抵抗４の
一方端と接続し、抵抗４の他方端は接地しており、電位
はＧＮＤである。ＶＤＤ，ノ−ド５の電位，ノ−ド６の
電位，ＧＮＤはこの順に電位が異なり、ＶＤＤが最も高
い。Ｐ型ＭＯＳトランジスタ８のソースは電源に接続し
ており、ゲートはノード５に接続しており、ドレインは
ノード１１でＰ型ＭＯＳトランジスタ９のソースに接続
している。Ｐ型ＭＯＳトランジスタ９のゲートはノード
６に接続し、ドレインはＮ型ＭＯＳトランジスタ１０の
ドレインに接続している。Ｎ型ＭＯＳトランジスタ１０
のゲートはＮ型ＭＯＳトランジスタ１０のドレインに接
続し、Ｎ型ＭＯＳトランジスタ１０のソースは接地さ
れ、電位はＧＮＤである。Ｂは抵抗１〜４、Ｐ型ＭＯＳ
トランジスタ８，９およびＮ型ＭＯＳトランジスタ１０
で構成された基準電圧発生回路である。
説明する。抵抗１は一方端を電源に接続し、電位はＶＤ
Ｄである。抵抗１の他方端はノード５で抵抗２の一方端
と接続し、抵抗２の他方端はノード６で抵抗３の一方端
と接続している。抵抗３の他方端はノード７で抵抗４の
一方端と接続し、抵抗４の他方端は接地しており、電位
はＧＮＤである。ＶＤＤ，ノ−ド５の電位，ノ−ド６の
電位，ＧＮＤはこの順に電位が異なり、ＶＤＤが最も高
い。Ｐ型ＭＯＳトランジスタ８のソースは電源に接続し
ており、ゲートはノード５に接続しており、ドレインは
ノード１１でＰ型ＭＯＳトランジスタ９のソースに接続
している。Ｐ型ＭＯＳトランジスタ９のゲートはノード
６に接続し、ドレインはＮ型ＭＯＳトランジスタ１０の
ドレインに接続している。Ｎ型ＭＯＳトランジスタ１０
のゲートはＮ型ＭＯＳトランジスタ１０のドレインに接
続し、Ｎ型ＭＯＳトランジスタ１０のソースは接地さ
れ、電位はＧＮＤである。Ｂは抵抗１〜４、Ｐ型ＭＯＳ
トランジスタ８，９およびＮ型ＭＯＳトランジスタ１０
で構成された基準電圧発生回路である。
【００１９】そして、Ｖ6 はノード６の電位、Ｖ11はノ
ード１１の電位であり、これら電位の差（Ｖ11−Ｖ6 ）
が基準電圧発生回路Ｂで発生した基準電圧である。例え
ば、減算回路１３のプラス入力端子にノード１１を接続
し、Ｖ11を入力し、マイナス入力端子にノード６を接続
し、Ｖ6 を入力すれば、減算回路１３の出力として（Ｖ
11−Ｖ6 ）の基準電圧を取り出すことができる。
ード１１の電位であり、これら電位の差（Ｖ11−Ｖ6 ）
が基準電圧発生回路Ｂで発生した基準電圧である。例え
ば、減算回路１３のプラス入力端子にノード１１を接続
し、Ｖ11を入力し、マイナス入力端子にノード６を接続
し、Ｖ6 を入力すれば、減算回路１３の出力として（Ｖ
11−Ｖ6 ）の基準電圧を取り出すことができる。
【００２０】図３は、飽和領域において第２の電界効果
トランジスタであるＰ型ＭＯＳトランジスタ９のほうが
第１の電界効果トランジスタであるＰ型ＭＯＳトランジ
スタ８に比べて、ゲート−ソース間電圧ＶGSの変化に対
するドレイン電流ＩDSの変化の割合が大きいことを示す
図である。Ｐ型ＭＯＳトランジスタ８とＰ型ＭＯＳトラ
ンジスタ９のゲート−ソース間電圧ＶGSがドレイン−ソ
ース間電圧（以下ＶDSという）と等しいときのＶGSとＩ
DSの平方根との関係を示している。ＶDSがＶGS以上にな
った時、Ｐ型ＭＯＳトランジスタは飽和領域で動作す
る。図においてＰ型ＭＯＳトランジスタ８はゲート−ソ
ース間電圧ＶGSがａからｄへ変化したとき、ドレイン電
流ＩDSはｂ2 からｅ2 に変化する。これに対して、Ｐ型
ＭＯＳトランジスタ９はゲート−ソース間電圧ＶGSがｃ
からｆに変化したとき、ドレイン電流ＩDSはｂ2 からｅ
2 に変化している。
トランジスタであるＰ型ＭＯＳトランジスタ９のほうが
第１の電界効果トランジスタであるＰ型ＭＯＳトランジ
スタ８に比べて、ゲート−ソース間電圧ＶGSの変化に対
するドレイン電流ＩDSの変化の割合が大きいことを示す
図である。Ｐ型ＭＯＳトランジスタ８とＰ型ＭＯＳトラ
ンジスタ９のゲート−ソース間電圧ＶGSがドレイン−ソ
ース間電圧（以下ＶDSという）と等しいときのＶGSとＩ
DSの平方根との関係を示している。ＶDSがＶGS以上にな
った時、Ｐ型ＭＯＳトランジスタは飽和領域で動作す
る。図においてＰ型ＭＯＳトランジスタ８はゲート−ソ
ース間電圧ＶGSがａからｄへ変化したとき、ドレイン電
流ＩDSはｂ2 からｅ2 に変化する。これに対して、Ｐ型
ＭＯＳトランジスタ９はゲート−ソース間電圧ＶGSがｃ
からｆに変化したとき、ドレイン電流ＩDSはｂ2 からｅ
2 に変化している。
【００２１】図３より、ゲート−ソース間電圧ＶGSとド
レイン電流ＩDSの平方根との関係はＶGSの変化に対し、
ＩDSの平方根が一定の割合で変化するという関係である
ことがわかる。この変化の割合、即ち、図における直線
の傾きは、例えばＭＯＳトランジスタのゲート幅をＷ、
ゲ−ト長をＬとすると、Ｗ／Ｌに比例する。直線の傾き
はＷ／Ｌ以外にも不純物濃度やＭＯＳトランジスタの半
導体材料などによっても変えることができる。
レイン電流ＩDSの平方根との関係はＶGSの変化に対し、
ＩDSの平方根が一定の割合で変化するという関係である
ことがわかる。この変化の割合、即ち、図における直線
の傾きは、例えばＭＯＳトランジスタのゲート幅をＷ、
ゲ−ト長をＬとすると、Ｗ／Ｌに比例する。直線の傾き
はＷ／Ｌ以外にも不純物濃度やＭＯＳトランジスタの半
導体材料などによっても変えることができる。
【００２２】図１においてＶＤＤがある値のとき、抵抗
１の両端にａという電圧が生じる。Ｐ型ＭＯＳトランジ
スタ８，９及び１０は図のように接続されているため飽
和領域で動作し、Ｐ型ＭＯＳトランジスタ８にはｂ2 の
ドレイン電流ＩDSが流れる。Ｐ型ＭＯＳトランジスタ
８，９及びＮ型ＭＯＳトランジスタ１０が直列に接続さ
れているため、Ｐ型ＭＯＳトランジスタ９およびＮ型Ｍ
ＯＳトランジスタ１０に流れる直流電流もｂ2 である。
Ｐ型ＭＯＳトランジスタ９は飽和領域で動作しており、
Ｐ型ＭＯＳトランジスタ９のゲート−ソース間電圧ＶGS
はｃであり、基準電圧発生回路Ｂの基準電圧であるノー
ド６とノード１１の電位差もｃとなる。ＶＤＤが増大
し、抵抗１の両端の電圧がｄとなったとき、Ｐ型ＭＯＳ
トランジスタ８にはｅ2 のドレイン電流ＩDSが流れ、Ｐ
型ＭＯＳトランジスタ９のゲート−ソース間電圧ＶGSは
ｆとなり、基準電圧もｆとなるが、電源電圧の変化に比
べて基準電圧の変化が小さくなっている。例えば、Ｐ型
ＭＯＳトランジスタ９のＷ／ＬをＰ型ＭＯＳトランジス
タ８のＷ／Ｌより十分大きくすれば、ｃとｆの差は小さ
くなり、基準電圧発生回路Ｂの基準電圧はほぼ一定とな
る。図４において横軸は電源電圧、縦軸は基準電圧発生
回路Ｂ及び基準電圧発生回路Ｃの各端子の電圧である。
この図において、Ｖ6 はノ−ド６とＧＮＤの電位差、Ｖ
11はノ−ド１１とＧＮＤの電位差である。この図より基
準電圧（Ｖ11−Ｖ6 ）が電源電圧に関係なくほぼ一定で
あることがわかる。
１の両端にａという電圧が生じる。Ｐ型ＭＯＳトランジ
スタ８，９及び１０は図のように接続されているため飽
和領域で動作し、Ｐ型ＭＯＳトランジスタ８にはｂ2 の
ドレイン電流ＩDSが流れる。Ｐ型ＭＯＳトランジスタ
８，９及びＮ型ＭＯＳトランジスタ１０が直列に接続さ
れているため、Ｐ型ＭＯＳトランジスタ９およびＮ型Ｍ
ＯＳトランジスタ１０に流れる直流電流もｂ2 である。
Ｐ型ＭＯＳトランジスタ９は飽和領域で動作しており、
Ｐ型ＭＯＳトランジスタ９のゲート−ソース間電圧ＶGS
はｃであり、基準電圧発生回路Ｂの基準電圧であるノー
ド６とノード１１の電位差もｃとなる。ＶＤＤが増大
し、抵抗１の両端の電圧がｄとなったとき、Ｐ型ＭＯＳ
トランジスタ８にはｅ2 のドレイン電流ＩDSが流れ、Ｐ
型ＭＯＳトランジスタ９のゲート−ソース間電圧ＶGSは
ｆとなり、基準電圧もｆとなるが、電源電圧の変化に比
べて基準電圧の変化が小さくなっている。例えば、Ｐ型
ＭＯＳトランジスタ９のＷ／ＬをＰ型ＭＯＳトランジス
タ８のＷ／Ｌより十分大きくすれば、ｃとｆの差は小さ
くなり、基準電圧発生回路Ｂの基準電圧はほぼ一定とな
る。図４において横軸は電源電圧、縦軸は基準電圧発生
回路Ｂ及び基準電圧発生回路Ｃの各端子の電圧である。
この図において、Ｖ6 はノ−ド６とＧＮＤの電位差、Ｖ
11はノ−ド１１とＧＮＤの電位差である。この図より基
準電圧（Ｖ11−Ｖ6 ）が電源電圧に関係なくほぼ一定で
あることがわかる。
【００２３】この実施例ではＮ型ＭＯＳトランジスタ１
０を用いたが、Ｎ型ＭＯＳトランジスタにかえてＰ型Ｍ
ＯＳトランジスタを用い、ソ−スをノ−ド１２に接続
し、ドレイン及びゲ−トを接地しても同様の効果が得ら
れる。
０を用いたが、Ｎ型ＭＯＳトランジスタにかえてＰ型Ｍ
ＯＳトランジスタを用い、ソ−スをノ−ド１２に接続
し、ドレイン及びゲ−トを接地しても同様の効果が得ら
れる。
【００２４】さらに、この実施例では第１から第４のノ
−ドの電位を与える方法に抵抗により電源電圧を分圧す
る方法を用いたが、第１から第４のノ−ドの電位を与え
る方法は抵抗による電源電圧の分圧に限らない。
−ドの電位を与える方法に抵抗により電源電圧を分圧す
る方法を用いたが、第１から第４のノ−ドの電位を与え
る方法は抵抗による電源電圧の分圧に限らない。
【００２５】次に本発明の他の実施例について図２を用
いて説明する。図２は、本発明の他の実施例による基準
電圧発生回路の回路図である。図１に示したＰ型ＭＯＳ
トランジスタ８，９にかえてＮ型ＭＯＳトランジスタを
用いた実施例を示す。図において、１〜４は抵抗、５，
６，７，１５および１６はノード、１８，１９はＮ型Ｍ
ＯＳトランジスタ、１７はＰ型ＭＯＳトランジスタ、２
０は減算回路、２１は減算回路の出力端子、ＶＤＤは電
源電位、ＧＮＤは接地電位（ＯＶ）である。抵抗１、抵
抗２、抵抗３、抵抗４、Ｐ型ＭＯＳトランジスタ１７、
Ｎ型ＭＯＳトランジスタ１８、Ｎ型ＭＯＳトランジスタ
１９で基準電圧発生回路Ｃを構成している。
いて説明する。図２は、本発明の他の実施例による基準
電圧発生回路の回路図である。図１に示したＰ型ＭＯＳ
トランジスタ８，９にかえてＮ型ＭＯＳトランジスタを
用いた実施例を示す。図において、１〜４は抵抗、５，
６，７，１５および１６はノード、１８，１９はＮ型Ｍ
ＯＳトランジスタ、１７はＰ型ＭＯＳトランジスタ、２
０は減算回路、２１は減算回路の出力端子、ＶＤＤは電
源電位、ＧＮＤは接地電位（ＯＶ）である。抵抗１、抵
抗２、抵抗３、抵抗４、Ｐ型ＭＯＳトランジスタ１７、
Ｎ型ＭＯＳトランジスタ１８、Ｎ型ＭＯＳトランジスタ
１９で基準電圧発生回路Ｃを構成している。
【００２６】次に接続関係について説明する。抵抗１の
一方端は電源に接続し、電位はＶＤＤである。抵抗１の
他方端はノード５で抵抗２の一方端と接続している。抵
抗２の他方端はノード６で抵抗３の一方端と接続してい
る。抵抗３の他方端はノード７で抵抗４の一方端と接続
している。抵抗４の他方端は接地しており、電位はＧＮ
Ｄである。ＧＮＤ，ノ−ド７の電位，ノ−ド６の電位，
ＶＤＤはこの順に電位が異なり、ＧＮＤが最も低い。Ｐ
型ＭＯＳトランジスタ１７のソースは電源に接続し電位
はＶＤＤであり、ゲートはノード１５でドレインと接続
し、ドレインはＮ型ＭＯＳトランジスタ１８のドレイン
に接続している。Ｎ型ＭＯＳトランジスタ１８のゲート
はノード６に接続し、ソースはノード１６でＮ型ＭＯＳ
トランジスタ１９のドレインに接続している。Ｎ型ＭＯ
Ｓトランジスタ１９のゲートはノード７に接続し、ソー
スは接地され、電位はＧＮＤである。
一方端は電源に接続し、電位はＶＤＤである。抵抗１の
他方端はノード５で抵抗２の一方端と接続している。抵
抗２の他方端はノード６で抵抗３の一方端と接続してい
る。抵抗３の他方端はノード７で抵抗４の一方端と接続
している。抵抗４の他方端は接地しており、電位はＧＮ
Ｄである。ＧＮＤ，ノ−ド７の電位，ノ−ド６の電位，
ＶＤＤはこの順に電位が異なり、ＧＮＤが最も低い。Ｐ
型ＭＯＳトランジスタ１７のソースは電源に接続し電位
はＶＤＤであり、ゲートはノード１５でドレインと接続
し、ドレインはＮ型ＭＯＳトランジスタ１８のドレイン
に接続している。Ｎ型ＭＯＳトランジスタ１８のゲート
はノード６に接続し、ソースはノード１６でＮ型ＭＯＳ
トランジスタ１９のドレインに接続している。Ｎ型ＭＯ
Ｓトランジスタ１９のゲートはノード７に接続し、ソー
スは接地され、電位はＧＮＤである。
【００２７】そして、Ｖ6 はノード６の電位、Ｖ16はノ
ード１６の電位であり、ノード６とノード１６の電位の
差（Ｖ6 −Ｖ16）が基準電圧発生回路Ｃで発生した基準
電圧である。例えば、減算回路２０のプラス入力端子に
ノード６を接続し、マイナス入力端子にノード１６を接
続すると減算回路２０の出力端子２１には出力として
（Ｖ6 −Ｖ16）の基準電圧を取り出すことができる。回
路の動作原理については図１と同様である。図４におい
て横軸は電源電圧、縦軸は基準電圧発生回路Ｂ及び基準
電圧発生回路Ｃの各端子の電圧である。この図におい
て、Ｖ6 はノ−ド６とＧＮＤの電位差、Ｖ16はノ−ド１
６とＧＮＤの電位差である。基準電圧発生回路Ｃにおい
てこの図のとおり基準電圧が電源電圧に関係なくほぼ一
定になる。
ード１６の電位であり、ノード６とノード１６の電位の
差（Ｖ6 −Ｖ16）が基準電圧発生回路Ｃで発生した基準
電圧である。例えば、減算回路２０のプラス入力端子に
ノード６を接続し、マイナス入力端子にノード１６を接
続すると減算回路２０の出力端子２１には出力として
（Ｖ6 −Ｖ16）の基準電圧を取り出すことができる。回
路の動作原理については図１と同様である。図４におい
て横軸は電源電圧、縦軸は基準電圧発生回路Ｂ及び基準
電圧発生回路Ｃの各端子の電圧である。この図におい
て、Ｖ6 はノ−ド６とＧＮＤの電位差、Ｖ16はノ−ド１
６とＧＮＤの電位差である。基準電圧発生回路Ｃにおい
てこの図のとおり基準電圧が電源電圧に関係なくほぼ一
定になる。
【００２８】この実施例ではＰ型ＭＯＳトランジスタ１
７を用いたが、Ｐ型ＭＯＳトランジスタにかえてＮ型Ｍ
ＯＳトランジスタを用い、ソ−スをノ−ド１５に接続
し、ドレイン及びゲ−トを電源に接続しても同様の効果
が得られる。
７を用いたが、Ｐ型ＭＯＳトランジスタにかえてＮ型Ｍ
ＯＳトランジスタを用い、ソ−スをノ−ド１５に接続
し、ドレイン及びゲ−トを電源に接続しても同様の効果
が得られる。
【００２９】さらに、この実施例では第１から第４のノ
−ドの電位を与える方法に抵抗により電源電圧を分圧す
る方法を用いたが、第１から第４のノ−ドの電位を与え
る方法は抵抗による電源電圧の分圧に限らない。
−ドの電位を与える方法に抵抗により電源電圧を分圧す
る方法を用いたが、第１から第４のノ−ドの電位を与え
る方法は抵抗による電源電圧の分圧に限らない。
【００３０】次に本発明による他の実施例を図７を用い
て説明する。図７は本発明の他の実施例による基準電圧
発生回路の回路図である。図７は図１と図２に示したこ
の発明に係る２つの異なる基準電圧発生回路を組み合わ
せた回路図である。減算回路については省略した。図１
及び図２と同一符号は同一のものを示す。この回路の動
作は図１及び図２で説明した通りである。この発明に係
る基準電圧発生回路はこの様に組み合わせて用いること
もでき、また、図７の基準電圧発生回路はノ−ド１１と
ノ−ド１６の電位差を基準電圧とすることにより図１、
図２の回路よりも大きな基準電圧を得ることもできる。
なお、この実施例ではＰ型ＭＯＳトランジスタ９とＮ型
ＭＯＳトランジスタ１８のゲ−トは同電位であるが、異
なる電位でも構わない。
て説明する。図７は本発明の他の実施例による基準電圧
発生回路の回路図である。図７は図１と図２に示したこ
の発明に係る２つの異なる基準電圧発生回路を組み合わ
せた回路図である。減算回路については省略した。図１
及び図２と同一符号は同一のものを示す。この回路の動
作は図１及び図２で説明した通りである。この発明に係
る基準電圧発生回路はこの様に組み合わせて用いること
もでき、また、図７の基準電圧発生回路はノ−ド１１と
ノ−ド１６の電位差を基準電圧とすることにより図１、
図２の回路よりも大きな基準電圧を得ることもできる。
なお、この実施例ではＰ型ＭＯＳトランジスタ９とＮ型
ＭＯＳトランジスタ１８のゲ−トは同電位であるが、異
なる電位でも構わない。
【００３１】
【発明の効果】以上説明したように、この発明にかかる
基準電圧発生回路は第１の電界効果トランジスタと第２
の電界効果トランジスタと第３の電界効果トランジスタ
が直列に接続しており第１〜第３の電界効果トランジス
タに同じ大きさの電流ＩDSが流れ、流れる電流ＩDSが第
１の電界効果トランジスタによって決定する。飽和領域
において第２の電界効果トランジスタのＩDSの変化に対
するＶGSの変化の割合が第１の電界効果トランジスタに
比べて十分小さくしたので、第１の電界効果トランジス
タのＶGSが変化して、第１の電界効果トランジスタのＩ
DSが変化し、第２の電界効果トランジスタに流れるＩDS
が変化しても第２の電界効果トランジスタのＶGSはほと
んど変化しない。
基準電圧発生回路は第１の電界効果トランジスタと第２
の電界効果トランジスタと第３の電界効果トランジスタ
が直列に接続しており第１〜第３の電界効果トランジス
タに同じ大きさの電流ＩDSが流れ、流れる電流ＩDSが第
１の電界効果トランジスタによって決定する。飽和領域
において第２の電界効果トランジスタのＩDSの変化に対
するＶGSの変化の割合が第１の電界効果トランジスタに
比べて十分小さくしたので、第１の電界効果トランジス
タのＶGSが変化して、第１の電界効果トランジスタのＩ
DSが変化し、第２の電界効果トランジスタに流れるＩDS
が変化しても第２の電界効果トランジスタのＶGSはほと
んど変化しない。
【００３２】そのため、電源電圧ＶＤＤが変化して第１
のノ−ドと第２のノ−ドの間の電圧が変化し、第１の電
界効果トランジスタによりＩDSが変化しても、第２の電
界効果トランジスタのＶGSはほぼ一定で、基準電圧は一
定に保たれるという効果がある。
のノ−ドと第２のノ−ドの間の電圧が変化し、第１の電
界効果トランジスタによりＩDSが変化しても、第２の電
界効果トランジスタのＶGSはほぼ一定で、基準電圧は一
定に保たれるという効果がある。
【図１】本発明の一実施例による基準電圧発生回路の回
路図である。
路図である。
【図２】本発明の他の実施例による基準電圧発生回路の
回路図である。
回路図である。
【図３】図１の基準電圧発生回路を構成する電界効果ト
ランジスタの特性を示す図である。
ランジスタの特性を示す図である。
【図４】図１及び図２の基準電圧発生回路の各端子で発
生する電圧と電源電圧の関係を示す図である。
生する電圧と電源電圧の関係を示す図である。
【図５】従来の基準電圧発生回路の回路図である。
【図６】図５の基準電圧発生回路の端子電圧と電源電圧
の関係を示す図である。
の関係を示す図である。
【図７】本発明の他の実施例による基準電圧発生回路の
回路図である。
回路図である。
１〜４ 抵抗 ５〜７ ノード ８，９ Ｐ型ＭＯＳトランジスタ １０ Ｎ型ＭＯＳトランジスタ １１，１２ ノード １３ 減算回路 １４ 減算回路の出力端子 ＶＤＤ 電源電位 ＧＮＤ 接地電位
Claims (1)
- 【請求項１】 順に電位の異なる第１から第４のノ−ド
と、前記第１のノードにソースを接続し、前記第２のノ
ードにゲートを接続した第１導電型の第１の電界効果ト
ランジスタと、前記第１の電界効果トランジスタのドレ
インにソースを接続し、前記第３のノードにゲートを接
続した第１導電型の第２の電界効果トランジスタと、前
記第２の電界効果トランジスタのドレインに一方電極を
接続し、他方電極を前記第４のノードに接続し、制御電
極と一方もしくは他方電極が接続されている第３の電界
効果トランジスタとを備え、前記第１の電界効果トラン
ジスタおよび前記第２の電界効果トランジスタは、飽和
領域において、前記第２の電界効果トランジスタのゲー
ト−ソース間電圧の変化に対するドレイン電流の変化の
割合が前記第１の電界効果トランジスタのゲート−ソー
ス間電圧の変化に対するドレイン電流の変化の割合より
も常に大きくなるように設定され、前記第２の電界効果
トランジスタのゲート−ソース間電圧を基準電圧とする
基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13266991A JP2711030B2 (ja) | 1991-06-04 | 1991-06-04 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13266991A JP2711030B2 (ja) | 1991-06-04 | 1991-06-04 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04358212A JPH04358212A (ja) | 1992-12-11 |
| JP2711030B2 true JP2711030B2 (ja) | 1998-02-10 |
Family
ID=15086731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13266991A Expired - Lifetime JP2711030B2 (ja) | 1991-06-04 | 1991-06-04 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2711030B2 (ja) |
-
1991
- 1991-06-04 JP JP13266991A patent/JP2711030B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04358212A (ja) | 1992-12-11 |
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