JP2002314352A - 半導体回路 - Google Patents
半導体回路Info
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- JP2002314352A JP2002314352A JP2001116453A JP2001116453A JP2002314352A JP 2002314352 A JP2002314352 A JP 2002314352A JP 2001116453 A JP2001116453 A JP 2001116453A JP 2001116453 A JP2001116453 A JP 2001116453A JP 2002314352 A JP2002314352 A JP 2002314352A
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Abstract
(57)【要約】
【課題】 差動増幅回路の直流利得を大きくする。
【解決手段】 ＮＭＯＳトランジスタ１１，１２の共通
接続ソース端子と接地間に電流源１３を接続する。ま
た、トランジスタ１１のボディ端子とトランジスタ１２
のドレイン端子とを接続し、トランジスタ１１のドレイ
ン端子とトランジスタ１２のボディ端子とを接続する。
トランジスタ１１，１２のドレイン端子に各々電流源１
４，１５を接続する。
接続ソース端子と接地間に電流源１３を接続する。ま
た、トランジスタ１１のボディ端子とトランジスタ１２
のドレイン端子とを接続し、トランジスタ１１のドレイ
ン端子とトランジスタ１２のボディ端子とを接続する。
トランジスタ１１，１２のドレイン端子に各々電流源１
４，１５を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は差動増幅回路やカレ
ントミラー回路を構成する半導体回路に関するものであ
る。
ントミラー回路を構成する半導体回路に関するものであ
る。
【０００２】
【従来の技術】図１２は一般的な差動増幅回路の構成を
示す図である。ＮＭＯＳトランジスタ１１，１２の共通
接続されたソース端子は電流源１３に接続されている。
また、トランジスタ１１，１２のドレイン端子には、そ
れぞれ負荷抵抗１６，１７が接続されている。電流源１
３の電流量は、トランジスタ１１、１２に流れる電流量
の和に等しくなっている。トランジスタ１１，１２のゲ
ート端子には、そのトランジスタ１１，１２のしきい電
圧以上のバイアス電圧Ｖｂが与えられる。
示す図である。ＮＭＯＳトランジスタ１１，１２の共通
接続されたソース端子は電流源１３に接続されている。
また、トランジスタ１１，１２のドレイン端子には、そ
れぞれ負荷抵抗１６，１７が接続されている。電流源１
３の電流量は、トランジスタ１１、１２に流れる電流量
の和に等しくなっている。トランジスタ１１，１２のゲ
ート端子には、そのトランジスタ１１，１２のしきい電
圧以上のバイアス電圧Ｖｂが与えられる。
【０００３】ここで、トランジスタ１１，１２には、差
動信号としてΔＶが入力しており、トランジスタ１１の
ゲート端子への入力電圧がΔＶ／２だけ増え、トランジ
スタ１２のゲート端子への入力電圧がΔＶ／２だけ減っ
たとする。このとき、トランジスタ１１，１２のドレイ
ン電流は、ゲート電圧の変化分と相互コンダクタンスで
決まる。すなわち、トランジスタ１１のドレイン電流は
「相互コンダクタンス×ΔＶ」だけ増え、トランジスタ
１２のドレイン電圧は「相互コンダクタンス×ΔＶ」だ
け減る。その結果、負荷抵抗１６，１７に流れる電流に
よって、ドレイン電圧が変化する。
動信号としてΔＶが入力しており、トランジスタ１１の
ゲート端子への入力電圧がΔＶ／２だけ増え、トランジ
スタ１２のゲート端子への入力電圧がΔＶ／２だけ減っ
たとする。このとき、トランジスタ１１，１２のドレイ
ン電流は、ゲート電圧の変化分と相互コンダクタンスで
決まる。すなわち、トランジスタ１１のドレイン電流は
「相互コンダクタンス×ΔＶ」だけ増え、トランジスタ
１２のドレイン電圧は「相互コンダクタンス×ΔＶ」だ
け減る。その結果、負荷抵抗１６，１７に流れる電流に
よって、ドレイン電圧が変化する。
【０００４】つまり、２個のゲート端子に入力された電
圧差ΔＶは、増幅されてドレイン電圧差として現れる。
このとき、ゲート電圧差とドレイン電圧差の関係は、ド
レイン電圧差＝ゲート電圧差×相互コンダクタンス×出
力抵抗 (1)によって表される。ここで、相互コン
ダクタンスとはドレイン電流をゲート電圧で微分したも
のであり、ゲート電圧の変化に対するドレイン電流の増
加率を表す。また、出力抵抗は、トランジスタのドレイ
ン抵抗と負荷抵抗が並列接続されたものと等価である。
圧差ΔＶは、増幅されてドレイン電圧差として現れる。
このとき、ゲート電圧差とドレイン電圧差の関係は、ド
レイン電圧差＝ゲート電圧差×相互コンダクタンス×出
力抵抗 (1)によって表される。ここで、相互コン
ダクタンスとはドレイン電流をゲート電圧で微分したも
のであり、ゲート電圧の変化に対するドレイン電流の増
加率を表す。また、出力抵抗は、トランジスタのドレイ
ン抵抗と負荷抵抗が並列接続されたものと等価である。
【０００５】一方、図１３は一般的なカレントミラー回
路の構成を示す図である。ＮＭＯＳトランジスタ２１の
ドレイン端子とゲート端子およびＮＭＯＳトランジスタ
２２のゲート端子が電流源２３に接続されている。また
両トランジスタ２１,２２のソース端子が接地に共通接
続されている。
路の構成を示す図である。ＮＭＯＳトランジスタ２１の
ドレイン端子とゲート端子およびＮＭＯＳトランジスタ
２２のゲート端子が電流源２３に接続されている。また
両トランジスタ２１,２２のソース端子が接地に共通接
続されている。
【０００６】カレントミラー回路は、トランジスタ２１
に流れる電流Ｉ２１と同じ大きさの電流をＩ２２として
トランジスタ２２に流すものである。トランジスタ２
１，２２のドレイン抵抗が大きければ、ドレイン電流の
ドレイン電圧依存性は小さいので、両トランジスタ２
１，２２でのドレイン電圧が異なっても、等しいゲート
電圧が与えられているので、トランジスタ２２に流れる
電流Ｉ２２は、トランジスタ２１に流れる電流Ｉ２１と
ほとんど等しくなる。
に流れる電流Ｉ２１と同じ大きさの電流をＩ２２として
トランジスタ２２に流すものである。トランジスタ２
１，２２のドレイン抵抗が大きければ、ドレイン電流の
ドレイン電圧依存性は小さいので、両トランジスタ２
１，２２でのドレイン電圧が異なっても、等しいゲート
電圧が与えられているので、トランジスタ２２に流れる
電流Ｉ２２は、トランジスタ２１に流れる電流Ｉ２１と
ほとんど等しくなる。
【０００７】
【発明が解決しようとする課題】差動増幅回路、カレン
トミラー回路ともに、トランジスタの大きなドレイン抵
抗を利用しているが、微細プロセスではドレイン抵抗が
小さい。すなわち、現在の微細プロセスによって作成さ
れるチャネル長の短いＭＯＳトランジスタは、短チャネ
ル効果により、そのドレイン抵抗が小さい。そのため、
微細プロセスを用いる場合には、図１２に示したような
差動増幅回路では高利得が得られず、また図１３に示し
たようなカレントミラー回路では２個のトランジスタに
流れる電流の誤差が大きくなるという問題があり、これ
らは低電源電圧時に特に顕著であった。
トミラー回路ともに、トランジスタの大きなドレイン抵
抗を利用しているが、微細プロセスではドレイン抵抗が
小さい。すなわち、現在の微細プロセスによって作成さ
れるチャネル長の短いＭＯＳトランジスタは、短チャネ
ル効果により、そのドレイン抵抗が小さい。そのため、
微細プロセスを用いる場合には、図１２に示したような
差動増幅回路では高利得が得られず、また図１３に示し
たようなカレントミラー回路では２個のトランジスタに
流れる電流の誤差が大きくなるという問題があり、これ
らは低電源電圧時に特に顕著であった。
【０００８】本発明は上記した点に鑑みなされたもの
で、その目的は、ドレイン電流のドレイン電圧依存性を
小さくすることによって等価的にドレイン抵抗を大きく
し、低電源電圧時においても、高利得の差動増幅回路と
理想特性に近いカレントミラー回路を実現することであ
る。
で、その目的は、ドレイン電流のドレイン電圧依存性を
小さくすることによって等価的にドレイン抵抗を大きく
し、低電源電圧時においても、高利得の差動増幅回路と
理想特性に近いカレントミラー回路を実現することであ
る。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に請求項１の発明は、２個のＭＯＳトランジスタのソー
ス端子を共通接続して差動対を構成し、一方のＭＯＳト
ランジスタのボディ端子と他方のＭＯＳトランジスタの
ドレイン端子とを接続し、前記一方のＭＯＳトランジス
タのドレイン端子と前記他方のＭＯＳトランジスタのボ
ディ端子とを接続してなることを特徴とする半導体回路
とした。
に請求項１の発明は、２個のＭＯＳトランジスタのソー
ス端子を共通接続して差動対を構成し、一方のＭＯＳト
ランジスタのボディ端子と他方のＭＯＳトランジスタの
ドレイン端子とを接続し、前記一方のＭＯＳトランジス
タのドレイン端子と前記他方のＭＯＳトランジスタのボ
ディ端子とを接続してなることを特徴とする半導体回路
とした。
【００１０】請求項２の発明は、請求項１の発明におい
て、前記差動対の２個のＭＯＳトランジスタの共通接続
のソース端子と電源端子間に電流源を接続してなること
を特徴とする半導体回路とした。
て、前記差動対の２個のＭＯＳトランジスタの共通接続
のソース端子と電源端子間に電流源を接続してなること
を特徴とする半導体回路とした。
【００１１】請求項３の発明は、請求項１の発明におい
て、前記差動対の２個のＭＯＳトランジスタのゲート端
子を共通接続し、且つ該共通接続したゲート端子と一方
のＭＯＳトランジスタのドレイン端子とを接続してなる
ことを特徴とする半導体回路とした。
て、前記差動対の２個のＭＯＳトランジスタのゲート端
子を共通接続し、且つ該共通接続したゲート端子と一方
のＭＯＳトランジスタのドレイン端子とを接続してなる
ことを特徴とする半導体回路とした。
【００１２】請求項４の発明は、請求項３の発明におい
て、前記差動対の２個のＭＯＳトランジスタの内のゲー
ト端子とドレイン端子が共通接続されたＭＯＳトランジ
スタのドレイン端子と他方のＭＯＳトランジスタのボデ
ィ端子との間の接続を開放したことを特徴とする半導体
回路とした。
て、前記差動対の２個のＭＯＳトランジスタの内のゲー
ト端子とドレイン端子が共通接続されたＭＯＳトランジ
スタのドレイン端子と他方のＭＯＳトランジスタのボデ
ィ端子との間の接続を開放したことを特徴とする半導体
回路とした。
【００１３】請求項５の発明は、請求項２の発明におい
て、前記差動対の２個のＭＯＳトランジスタの各ドレイ
ン端子に能動負荷として請求項３又は４の発明の半導体
回路と同じ構成の半導体回路を接続したことを特徴とす
る半導体回路とした。
て、前記差動対の２個のＭＯＳトランジスタの各ドレイ
ン端子に能動負荷として請求項３又は４の発明の半導体
回路と同じ構成の半導体回路を接続したことを特徴とす
る半導体回路とした。
【００１４】請求項６の発明は、請求項２又は５の発明
において、前記電流源として請求項３又は４の発明の半
導体回路と同じ構成の半導体回路を使用したことを特徴
とする半導体回路とした。
において、前記電流源として請求項３又は４の発明の半
導体回路と同じ構成の半導体回路を使用したことを特徴
とする半導体回路とした。
【００１５】
【発明の実施の形態】［第１の実施形態］図１は請求項
１の発明の差動回路の構成を示す図である。ＮＭＯＳト
ランジスタ１１、１２のソース端子を共通接続し、トラ
ンジスタ１１のドレイン端子をトランジスタ１２のボデ
ィ端子に接続し、トランジスタ１２のドレイン端子をト
ランジスタ１１のボディ端子に接続している。
１の発明の差動回路の構成を示す図である。ＮＭＯＳト
ランジスタ１１、１２のソース端子を共通接続し、トラ
ンジスタ１１のドレイン端子をトランジスタ１２のボデ
ィ端子に接続し、トランジスタ１２のドレイン端子をト
ランジスタ１１のボディ端子に接続している。
【００１６】図２は図１の回路構成のトランジスタ１
１，１２の共通ソース端子と接地（一方の電源端子）間
に電流源１３を接続した請求項２の発明の回路構成を示
す図である。図２の構成では、両トランジスタ１１，１
２のドレイン電流の和が一定となるため、ゲート電圧差
やドレイン電流差がドレイン電圧差として現れる。
１，１２の共通ソース端子と接地（一方の電源端子）間
に電流源１３を接続した請求項２の発明の回路構成を示
す図である。図２の構成では、両トランジスタ１１，１
２のドレイン電流の和が一定となるため、ゲート電圧差
やドレイン電流差がドレイン電圧差として現れる。
【００１７】差動増幅回路として用いる場合、図３に示
すように、各トランジスタ１１、１２のドレイン端子に
電流源１４，１５を接続し、２個のゲート端子に差動信
号を入力する。このとき、電流源１４、１５の電流をＩ
とすると、電流源１３の電流は２Ｉとなる。
すように、各トランジスタ１１、１２のドレイン端子に
電流源１４，１５を接続し、２個のゲート端子に差動信
号を入力する。このとき、電流源１４、１５の電流をＩ
とすると、電流源１３の電流は２Ｉとなる。
【００１８】両トランジスタ１１，１２のゲート端子の
差動信号に応じて片方のドレイン電圧が低下する場合、
他方のドレイン電圧は上昇することとなる。ドレイン電
圧が低下したときには、ドレイン抵抗の影響でドレイン
電流が減少する。しかしながら、ボディ端子が接続され
ている他方のドレイン端子の電位は上昇している。ボデ
ィ端子の電位が上昇すると、基板バイアス効果によりト
ランジスタのしきい電圧が低くなり、ドレイン電流が増
大する。したがって、ドレイン電圧の低下によるドレイ
ン電流の減少と、しきい電圧の低下によるドレイン電流
の増加により、ドレイン電流の変化は小さくなる。逆
に、ドレイン電圧が上昇した時にはドレイン電流が増大
するが、他方のドレイン電圧が低下するためボディ端子
の電位が低下し、ドレイン電流を減少させる。
差動信号に応じて片方のドレイン電圧が低下する場合、
他方のドレイン電圧は上昇することとなる。ドレイン電
圧が低下したときには、ドレイン抵抗の影響でドレイン
電流が減少する。しかしながら、ボディ端子が接続され
ている他方のドレイン端子の電位は上昇している。ボデ
ィ端子の電位が上昇すると、基板バイアス効果によりト
ランジスタのしきい電圧が低くなり、ドレイン電流が増
大する。したがって、ドレイン電圧の低下によるドレイ
ン電流の減少と、しきい電圧の低下によるドレイン電流
の増加により、ドレイン電流の変化は小さくなる。逆
に、ドレイン電圧が上昇した時にはドレイン電流が増大
するが、他方のドレイン電圧が低下するためボディ端子
の電位が低下し、ドレイン電流を減少させる。
【００１９】このように、ドレイン電圧の変化によるド
レイン電流の変化を小さく抑えることができるため、等
価的にドレイン抵抗が大きくなる。差動増幅器の直流利
得は、前記した式（１）に示すように、「相互コンダク
タンス×出力抵抗」であるので、本構成によれば、等価
的にドレイン抵抗が大きくなるので出力抵抗が大きくな
り直流利得を大きく得ることができる。
レイン電流の変化を小さく抑えることができるため、等
価的にドレイン抵抗が大きくなる。差動増幅器の直流利
得は、前記した式（１）に示すように、「相互コンダク
タンス×出力抵抗」であるので、本構成によれば、等価
的にドレイン抵抗が大きくなるので出力抵抗が大きくな
り直流利得を大きく得ることができる。
【００２０】なお、図３において、２個のトランジスタ
１１，１２のドレイン側に接続された電流源１４，１５
を、図４に示すように抵抗１６、１７に置き換えてもよ
い。また、図５に示すように、ＰＭＯＳトランジスタ１
８，１９からなるカレントミラー回路で構成された能動
負荷に置き換えてもよい。さらに、本第１の実施形態で
示した差動回路は、差動対をＮＭＯＳトランジスタで構
成しているが、これをＰＭＯＳトランジスタに置き換え
てもよい。このときの能動負荷は、ＮＭＯＳトランジス
タのカレントミラー回路の構成とする。
１１，１２のドレイン側に接続された電流源１４，１５
を、図４に示すように抵抗１６、１７に置き換えてもよ
い。また、図５に示すように、ＰＭＯＳトランジスタ１
８，１９からなるカレントミラー回路で構成された能動
負荷に置き換えてもよい。さらに、本第１の実施形態で
示した差動回路は、差動対をＮＭＯＳトランジスタで構
成しているが、これをＰＭＯＳトランジスタに置き換え
てもよい。このときの能動負荷は、ＮＭＯＳトランジス
タのカレントミラー回路の構成とする。
【００２１】［第２の実施形態］図６は請求項３の発明
のカレントミラー回路の構成を示す図である。ここで
は、ソース端子を共通接続したＮＭＯＳトランジスタ２
１，２２のゲート端子を共通接続し、そのゲート端子を
トランジスタ２１のドレイン端子と電流源２３の共通接
続点に接続すると共に、トランジスタ２１のボディ端子
とトランジスタ２２のドレイン端子を接続し、トランジ
スタ２２のボディ端子とトランジスタ２１のドレイン端
子を接続している。
のカレントミラー回路の構成を示す図である。ここで
は、ソース端子を共通接続したＮＭＯＳトランジスタ２
１，２２のゲート端子を共通接続し、そのゲート端子を
トランジスタ２１のドレイン端子と電流源２３の共通接
続点に接続すると共に、トランジスタ２１のボディ端子
とトランジスタ２２のドレイン端子を接続し、トランジ
スタ２２のボディ端子とトランジスタ２１のドレイン端
子を接続している。
【００２２】前記したように、ゲートが共通接続された
一方のトランジスタのボディ端子を他方のトランジスタ
のドレイン端子に接続し、他方のトランジスタのボディ
端子を一方のトランジスタのドレイン端子に接続するこ
とにより、等価的にドレイン抵抗が大きくなる。そのた
め、ドレイン電流はドレイン電圧の変化に依存せず一定
となり、理想特性に近いカレントミラー回路を実現でき
る。
一方のトランジスタのボディ端子を他方のトランジスタ
のドレイン端子に接続し、他方のトランジスタのボディ
端子を一方のトランジスタのドレイン端子に接続するこ
とにより、等価的にドレイン抵抗が大きくなる。そのた
め、ドレイン電流はドレイン電圧の変化に依存せず一定
となり、理想特性に近いカレントミラー回路を実現でき
る。
【００２３】なお、本カレントミラー回路はＮＭＯＳト
ランジスタ２１，２２で構成しているが、これをＰＭＯ
Ｓトランジスタに置き換えてもよい。また、出力側のト
ランジスタ２２のサイズをトランジスタ２１のサイズの
ｎ倍とすることによって、電流Ｉ２２をＩ２１のｎ倍に
することができる。
ランジスタ２１，２２で構成しているが、これをＰＭＯ
Ｓトランジスタに置き換えてもよい。また、出力側のト
ランジスタ２２のサイズをトランジスタ２１のサイズの
ｎ倍とすることによって、電流Ｉ２２をＩ２１のｎ倍に
することができる。
【００２４】［第３の実施形態］図７は請求項４の発明
の定電流源回路の構成を示す図である。ここでは、カレ
ントミラー回路による定電流源回路を挙げる。電流源２
３がドレイン端子とゲート端子に接続されるＮＭＯＳト
ランジスタ２１に対して、ＮＭＯＳトランジスタ２２の
ゲート端子をトランジスタ２１のゲート端子に、ドレイ
ン端子をトランジスタ２１のボディ端子に接続する。
の定電流源回路の構成を示す図である。ここでは、カレ
ントミラー回路による定電流源回路を挙げる。電流源２
３がドレイン端子とゲート端子に接続されるＮＭＯＳト
ランジスタ２１に対して、ＮＭＯＳトランジスタ２２の
ゲート端子をトランジスタ２１のゲート端子に、ドレイ
ン端子をトランジスタ２１のボディ端子に接続する。
【００２５】電流源２３により一定の電流Ｉ２１を与え
ておくことにより、カレントミラー作用によりトランジ
スタ２２により回路ブロックヘ電流を供給できる。この
とき、ドレイン端子とゲート端子が共通接続されたトラ
ンジスタ２１のドレイン電圧は一定であるので、このト
ランジスタ２１のドレイン端子は、回路ブロックヘの電
流源となるトランジスタ２２のボディ端子と接続する必
要がない。
ておくことにより、カレントミラー作用によりトランジ
スタ２２により回路ブロックヘ電流を供給できる。この
とき、ドレイン端子とゲート端子が共通接続されたトラ
ンジスタ２１のドレイン電圧は一定であるので、このト
ランジスタ２１のドレイン端子は、回路ブロックヘの電
流源となるトランジスタ２２のボディ端子と接続する必
要がない。
【００２６】なお、トランジスタ２２のサイズをトラン
ジスタ２１のサイズのｎ倍とすることによって、Ｉ２２
をＩ２１のｎ倍にすることができる。
ジスタ２１のサイズのｎ倍とすることによって、Ｉ２２
をＩ２１のｎ倍にすることができる。
【００２７】［第４の実施形態］図８は図５に示した能
動負荷を接続した差動増幅回路（第１の実施形態）にお
いて、その能動負荷をＰＭＯＳトランジスタ２４，２５
からなるカレントミラー回路（第２の実施形態）に置き
換えた差動増幅回路である。この能動負荷は図７のカレ
ントミラー回路（第３の実施形態）に置き換えても良
い。また、図９は図１２に示した従来の差動増幅回路に
おいて、負荷抵抗１６，１７の部分をＰＭＯＳトランジ
スタ２４，２５からなるカレントミラー回路（第２の実
施形態）に置き換えた差動増幅回路である。このような
構成にすることによって、高利得の差動増幅回路が実現
できる。
動負荷を接続した差動増幅回路（第１の実施形態）にお
いて、その能動負荷をＰＭＯＳトランジスタ２４，２５
からなるカレントミラー回路（第２の実施形態）に置き
換えた差動増幅回路である。この能動負荷は図７のカレ
ントミラー回路（第３の実施形態）に置き換えても良
い。また、図９は図１２に示した従来の差動増幅回路に
おいて、負荷抵抗１６，１７の部分をＰＭＯＳトランジ
スタ２４，２５からなるカレントミラー回路（第２の実
施形態）に置き換えた差動増幅回路である。このような
構成にすることによって、高利得の差動増幅回路が実現
できる。
【００２８】［第５の実施形態］図１０は図３の差動増
幅回路（第１の実施形態）の電流源１３を、図６のカレ
ントミラー回路（第２の実施形態）に置き換えた差動増
幅回路である。なお、この電流源１３は図７のカレント
ミラー回路（第３の実施形態）に置き換えても良い。こ
のような構成にすることにより、高利得の差動増幅回路
が実現できる。
幅回路（第１の実施形態）の電流源１３を、図６のカレ
ントミラー回路（第２の実施形態）に置き換えた差動増
幅回路である。なお、この電流源１３は図７のカレント
ミラー回路（第３の実施形態）に置き換えても良い。こ
のような構成にすることにより、高利得の差動増幅回路
が実現できる。
【００２９】［第６の実施形態］図１１は図１０（第５
の実施形態）で示した差動増幅回路において、電流源１
４、１５をＰＭＯＳトランジスタ２４，２５からなるカ
レントミラー回路（第２の実施形態）の能動負荷に置き
換えたものである。なお、この能動負荷としては図７の
カレントミラー回路（第３の実施形態）のトランジスタ
極性をＰ型にした回路を使用することもできる。このよ
うな構成にすることにより、高利得の差動増幅回路が実
現できる。
の実施形態）で示した差動増幅回路において、電流源１
４、１５をＰＭＯＳトランジスタ２４，２５からなるカ
レントミラー回路（第２の実施形態）の能動負荷に置き
換えたものである。なお、この能動負荷としては図７の
カレントミラー回路（第３の実施形態）のトランジスタ
極性をＰ型にした回路を使用することもできる。このよ
うな構成にすることにより、高利得の差動増幅回路が実
現できる。
【００３０】
【発明の効果】上述のように本発明によれば、等価的に
ドレイン抵抗を大きくすることができるので、低電源電
圧であっても、差動増幅回路に用いれば大きな直流利得
を得ることができ、カレントミラーに用いれば理想特性
に近い特性を得ることができるという利点がある。
ドレイン抵抗を大きくすることができるので、低電源電
圧であっても、差動増幅回路に用いれば大きな直流利得
を得ることができ、カレントミラーに用いれば理想特性
に近い特性を得ることができるという利点がある。
【図１】 第１の実施形態の差動回路の回路図である。
【図２】 図１の差動回路の共通ソース端子に電流源を
付けた差動回路の回路図である。
付けた差動回路の回路図である。
【図３】 図２の差動回路の各ドレイン端子に電流源を
付けた差動増幅回路の回路図である。
付けた差動増幅回路の回路図である。
【図４】 図３の差動増幅回路のドレイン端子の電流源
を負荷抵抗に置き換えた差動増幅回路の回路図である。
を負荷抵抗に置き換えた差動増幅回路の回路図である。
【図５】 図３の差動増幅回路のドレイン端子の電流源
をカレントミラー回路からなる能動負荷に置き換えた差
動増幅回路の回路図である。
をカレントミラー回路からなる能動負荷に置き換えた差
動増幅回路の回路図である。
【図６】 第２の実施形態のカレントミラー回路の回路
図である。
図である。
【図７】 第３の実施形態の定電流源回路の回路図であ
る。
る。
【図８】 第４の実施形態の差動増幅回路の回路図であ
る。
る。
【図９】 第４の実施形態の差動増幅回路の変形例の回
路図である。
路図である。
【図１０】第５の実施形態の差動増幅回路の回路図であ
る。
る。
【図１１】 第６の実施形態の差動増幅回路の回路図で
ある。
ある。
【図１２】 従来の差動増幅回路の回路図である。
【図１３】 従来のカレントミラー回路の回路図であ
る。
る。
１１，１２：ＮＭＯＳトランジスタ、１３，１４，１
５：電流源、１６、１７：負荷抵抗、１８、１９：ＰＭ
ＯＳトランジスタ ２１，２２：ＮＭＯＳトランジスタ、２３：電流源
５：電流源、１６、１７：負荷抵抗、１８、１９：ＰＭ
ＯＳトランジスタ ２１，２２：ＮＭＯＳトランジスタ、２３：電流源
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 AA43 CA35 CA37 FA16 HA10 HA17 HA25 KA05 KA09 MA21 ND01 ND02 ND14 ND22 ND23 TA06 5J091 AA01 AA12 AA43 CA35 CA37 FA16 HA10 HA17 HA25 KA05 KA09 MA21 TA06
Claims (6)
- 【請求項１】２個のＭＯＳトランジスタのソース端子を
共通接続して差動対を構成し、一方のＭＯＳトランジス
タのボディ端子と他方のＭＯＳトランジスタのドレイン
端子とを接続し、前記一方のＭＯＳトランジスタのドレ
イン端子と前記他方のＭＯＳトランジスタのボディ端子
とを接続してなることを特徴とする半導体回路。 - 【請求項２】請求項１において、前記差動対の２個のＭ
ＯＳトランジスタの共通接続のソース端子と電源端子間
に電流源を接続してなることを特徴とする半導体回路。 - 【請求項３】請求項１において、前記差動対の２個のＭ
ＯＳトランジスタのゲート端子を共通接続し、且つ該共
通接続したゲート端子と一方のＭＯＳトランジスタのド
レイン端子とを接続してなることを特徴とする半導体回
路。 - 【請求項４】請求項３において、前記差動対の２個のＭ
ＯＳトランジスタの内のゲート端子とドレイン端子が共
通接続されたＭＯＳトランジスタのドレイン端子と他方
のＭＯＳトランジスタのボディ端子との間の接続を開放
したことを特徴とする半導体回路。 - 【請求項５】請求項２において、前記差動対の２個のＭ
ＯＳトランジスタの各ドレイン端子に能動負荷として請
求項３又は４の発明の半導体回路と同じ構成の半導体回
路を接続したことを特徴とする半導体回路。 - 【請求項６】請求項２又は５の発明において、前記電流
源として請求項３又は４の発明の半導体回路と同じ構成
の半導体回路を使用したことを特徴とする半導体回路。
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|---|---|---|---|---|
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-
2001
- 2001-04-16 JP JP2001116453A patent/JP4029958B2/ja not_active Expired - Fee Related
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