JPS6331123B2 - - Google Patents
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- Publication number
- JPS6331123B2 JPS6331123B2 JP56064892A JP6489281A JPS6331123B2 JP S6331123 B2 JPS6331123 B2 JP S6331123B2 JP 56064892 A JP56064892 A JP 56064892A JP 6489281 A JP6489281 A JP 6489281A JP S6331123 B2 JPS6331123 B2 JP S6331123B2
- Authority
- JP
- Japan
- Prior art keywords
- mos
- transistor
- mos transistor
- gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02P—IGNITION, OTHER THAN COMPRESSION IGNITION, FOR INTERNAL-COMBUSTION ENGINES; TESTING OF IGNITION TIMING IN COMPRESSION-IGNITION ENGINES
- F02P15/00—Electric spark ignition having characteristics not provided for in, or of interest apart from, groups F02P1/00 - F02P13/00 and combined with layout of ignition circuits
- F02P15/12—Electric spark ignition having characteristics not provided for in, or of interest apart from, groups F02P1/00 - F02P13/00 and combined with layout of ignition circuits having means for strengthening spark during starting
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Combustion & Propulsion (AREA)
- Mechanical Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は、入出力伝達特性の高性能化ならびに
集積回路化した場合の特性の安定化をはかること
のできるMOS型トランジスタ構成のインピーダ
ンス変換器に関する。
集積回路化した場合の特性の安定化をはかること
のできるMOS型トランジスタ構成のインピーダ
ンス変換器に関する。
MOS型トランジスタ回路において、任意のア
ナログ電圧、アナログ信号等に対しインピーダン
ス変換が必要な場合、例えば第１図に示すMOS
型トランジスタをソースフオロワーとして使用し
た基本的な回路が使用される。第１図中QOで示
すMOS型トランジスタのしきい値をVT、入力さ
れるアナログ電圧をVIN、出力電圧をVOUTとし、
ROで示す負荷がMOS型トランジスタQOの出力イ
ンピーダンスより充分大きい場合、出力電圧
VOUTはVOUT≒VIN−VTとなる。さらにこの回路を
集積回路化した場合に生じるしきい値VTの基板
バイアス効果による変化分をΔVTとすると、出力
電圧VOUTはVOUT≒VIN−（VT＋ΔVT）となる。
ナログ電圧、アナログ信号等に対しインピーダン
ス変換が必要な場合、例えば第１図に示すMOS
型トランジスタをソースフオロワーとして使用し
た基本的な回路が使用される。第１図中QOで示
すMOS型トランジスタのしきい値をVT、入力さ
れるアナログ電圧をVIN、出力電圧をVOUTとし、
ROで示す負荷がMOS型トランジスタQOの出力イ
ンピーダンスより充分大きい場合、出力電圧
VOUTはVOUT≒VIN−VTとなる。さらにこの回路を
集積回路化した場合に生じるしきい値VTの基板
バイアス効果による変化分をΔVTとすると、出力
電圧VOUTはVOUT≒VIN−（VT＋ΔVT）となる。
この式から明らかなようにソースフオロワ回路
の出力電圧VOUTは、入力されるアナログ電圧VIN
に比べMOS型トランジスタのしきい値VTとその
変化分ΔVTの和だけ変化する。したがつて、第１
図で示すソースフオロワ回路では入力されるアナ
ログ電圧VINと出力電圧VOUTの間に差が生じるば
かりでなく、この差がプロセス上の要因による
MOS型トランジスタのVT、ΔVTの変動、ΔVTの
VOUT依存性、VT、ΔVTの温度依存性等によつて
一定しないという問題が生じる。この問題は、必
要とするアナログレベルVOUTを得ようとする場
合に極めて不都合である。また、この問題を考慮
して、入力レベルを設定することも容易ではな
い。これらは、設計上の制約、プロセスコントロ
ールの問題にかかわつてくる。従つて、しきい値
成分VT、ΔVTおよびこれらの変動とは無関係に
VIN＝VOUTの関係が得られる回路を構成すること
は非常に有益なことである。
の出力電圧VOUTは、入力されるアナログ電圧VIN
に比べMOS型トランジスタのしきい値VTとその
変化分ΔVTの和だけ変化する。したがつて、第１
図で示すソースフオロワ回路では入力されるアナ
ログ電圧VINと出力電圧VOUTの間に差が生じるば
かりでなく、この差がプロセス上の要因による
MOS型トランジスタのVT、ΔVTの変動、ΔVTの
VOUT依存性、VT、ΔVTの温度依存性等によつて
一定しないという問題が生じる。この問題は、必
要とするアナログレベルVOUTを得ようとする場
合に極めて不都合である。また、この問題を考慮
して、入力レベルを設定することも容易ではな
い。これらは、設計上の制約、プロセスコントロ
ールの問題にかかわつてくる。従つて、しきい値
成分VT、ΔVTおよびこれらの変動とは無関係に
VIN＝VOUTの関係が得られる回路を構成すること
は非常に有益なことである。
本発明は、上記の問題に鑑みてなされたもので
あり、本発明の特徴はインピーダンス変換回路
を、MOS型トランジスタで構成される２個のソ
ースフオロワ回路と、両回路間に配置され、しき
い値成分VTならびにΔVTの影響を排除するため
の回路ブロツクとによつて構成し、出力レベルを
しきい値成分VT、ΔVTさらにこれらの温度依存
性の影響を受けることのない一定値となし、VIN
＝VOUTの関係を得たところにある。
あり、本発明の特徴はインピーダンス変換回路
を、MOS型トランジスタで構成される２個のソ
ースフオロワ回路と、両回路間に配置され、しき
い値成分VTならびにΔVTの影響を排除するため
の回路ブロツクとによつて構成し、出力レベルを
しきい値成分VT、ΔVTさらにこれらの温度依存
性の影響を受けることのない一定値となし、VIN
＝VOUTの関係を得たところにある。
以下に本発明のMOS型インピーダンス変換器
について詳述する。
について詳述する。
第２図は、MOS型エンハンスメントトランジ
スタQ1，Q2，Q3，Q4を構成主体として用いて構
成した本発明のMOS型インピーダンス変換器の
実施例を示す図であり、図示するように、MOS
型トランジスタQ1と抵抗R1で構成される第１の
ソースフオロワ回路部にアナログ電圧VINが入力
され、このソースフオロワ回路の出力部にゲート
ドレイン間が接続されたMOS型トランジスタQ2
のソースが接続され、また、MOS型トランジス
タQ2のドレインには、ドレインが抵抗R2を介し
て電源端子へ接続されるとともに、ゲートドレイ
ン間が接続されたMOS型トランジスタQ3のソー
スが接続され、さらに、MOS型トランジスタQ3
のドレインにゲートが接続されたMOS型トラン
ジスタQ4と抵抗R3で第２のソースフオロワ回路
を構成し、この回路に出力電圧VOUTを取り出す
端子を付設した構成となつている。
スタQ1，Q2，Q3，Q4を構成主体として用いて構
成した本発明のMOS型インピーダンス変換器の
実施例を示す図であり、図示するように、MOS
型トランジスタQ1と抵抗R1で構成される第１の
ソースフオロワ回路部にアナログ電圧VINが入力
され、このソースフオロワ回路の出力部にゲート
ドレイン間が接続されたMOS型トランジスタQ2
のソースが接続され、また、MOS型トランジス
タQ2のドレインには、ドレインが抵抗R2を介し
て電源端子へ接続されるとともに、ゲートドレイ
ン間が接続されたMOS型トランジスタQ3のソー
スが接続され、さらに、MOS型トランジスタQ3
のドレインにゲートが接続されたMOS型トラン
ジスタQ4と抵抗R3で第２のソースフオロワ回路
を構成し、この回路に出力電圧VOUTを取り出す
端子を付設した構成となつている。
このように構成された本発明のMOS型インピ
ーダンス変換器の構成主体であるMOS型トラン
ジスタQ1，Q2，Q3およびQ4のしきい値をそれぞ
れVT1，VT2，VT3，VT4とし、さらに、基板バイ
アス効果によるしきい値の変動分をΔVT1，
ΔVT2，ΔVT3，ΔVT4として、図示した回路のVIN
とVOUTとの間のV1，V2，V3およびV4の各ノード
電位を求めると次のようになる。なお、MOS型
トランジスタQ1の出力インピーダンスに比べて
抵抗R1の値が十分に大きく選定されており、
MOS型トランジスタQ2，Q3に対する抵抗R2の
値、MOS型トランジスタQ4に対する抵抗R3の値
も上記と同様の関係に選定され、さらに、動作の
安定化のために抵抗R1とR2との間にR1＜R2の関
係が成立しているものとすると、V1のノード電
位は、 V1＝VIN−（VT1＋ΔVT1） ……(1) であり、V2のノード電位は、V1のノード電位へ
Q2のしきい値成分を加えたもので、 V2＝｛VIN−（VT1＋ΔVT1）｝＋（VT2＋ΔVT2）
……(2) となる。ところで、MOS型トランジスタQ1〜Q4
が、同一基板上に形成されているときには、VT1
＝VT2であり、また、ソース電位が同レベルV1で
あるから、それぞれしきい値の基板バイアス効果
成分、すなわち変動分ΔVT1とΔVT2はΔVT1＝
ΔVT2となる。したがつて、式(2)で示されるV2の
ノード電位はVINに等しくなる。
ーダンス変換器の構成主体であるMOS型トラン
ジスタQ1，Q2，Q3およびQ4のしきい値をそれぞ
れVT1，VT2，VT3，VT4とし、さらに、基板バイ
アス効果によるしきい値の変動分をΔVT1，
ΔVT2，ΔVT3，ΔVT4として、図示した回路のVIN
とVOUTとの間のV1，V2，V3およびV4の各ノード
電位を求めると次のようになる。なお、MOS型
トランジスタQ1の出力インピーダンスに比べて
抵抗R1の値が十分に大きく選定されており、
MOS型トランジスタQ2，Q3に対する抵抗R2の
値、MOS型トランジスタQ4に対する抵抗R3の値
も上記と同様の関係に選定され、さらに、動作の
安定化のために抵抗R1とR2との間にR1＜R2の関
係が成立しているものとすると、V1のノード電
位は、 V1＝VIN−（VT1＋ΔVT1） ……(1) であり、V2のノード電位は、V1のノード電位へ
Q2のしきい値成分を加えたもので、 V2＝｛VIN−（VT1＋ΔVT1）｝＋（VT2＋ΔVT2）
……(2) となる。ところで、MOS型トランジスタQ1〜Q4
が、同一基板上に形成されているときには、VT1
＝VT2であり、また、ソース電位が同レベルV1で
あるから、それぞれしきい値の基板バイアス効果
成分、すなわち変動分ΔVT1とΔVT2はΔVT1＝
ΔVT2となる。したがつて、式(2)で示されるV2の
ノード電位はVINに等しくなる。
V2＝VIN ……(3)
しかしながらこの電位を直接ソースフオロワに
入力すると、出力される電圧レベルは、前述した
理由から、VIN＝VOUTとはならない。MOS型トラ
ンジスタQ3はこの点を考慮して回路内へ挿入さ
れたものであり、MOS型トランジスタQ3を図示
するように挿入すると、V3のノード電位は、 V3＝V2＋（VT3＋ΔVT3） ……(4) になる。この電位がMOS型トランジスタQ4のゲ
ートに加わるので、V4のノード電位は、Q4のし
きい値成分を考えると、 V4＝｛V2＋（VT3＋ΔVT3）｝−（VT4＋ΔVT4）
……(5) となる。ここでVT3＝VT4であり、Q3とQ4のソー
ス電位が同レベルになるので、基板バイアス効果
による変動分ΔVT3とΔVT4はΔVT3＝ΔVT4である。
したがつて、式(5)からV4のノード電位、すなわ
ちVOUTは、V2のノード電位と等しくなり、V4＝
VOUT＝V2となる。V2は式(3)で示したようにVINに
等しく、この結果、VIN＝VOUTが得られる。
入力すると、出力される電圧レベルは、前述した
理由から、VIN＝VOUTとはならない。MOS型トラ
ンジスタQ3はこの点を考慮して回路内へ挿入さ
れたものであり、MOS型トランジスタQ3を図示
するように挿入すると、V3のノード電位は、 V3＝V2＋（VT3＋ΔVT3） ……(4) になる。この電位がMOS型トランジスタQ4のゲ
ートに加わるので、V4のノード電位は、Q4のし
きい値成分を考えると、 V4＝｛V2＋（VT3＋ΔVT3）｝−（VT4＋ΔVT4）
……(5) となる。ここでVT3＝VT4であり、Q3とQ4のソー
ス電位が同レベルになるので、基板バイアス効果
による変動分ΔVT3とΔVT4はΔVT3＝ΔVT4である。
したがつて、式(5)からV4のノード電位、すなわ
ちVOUTは、V2のノード電位と等しくなり、V4＝
VOUT＝V2となる。V2は式(3)で示したようにVINに
等しく、この結果、VIN＝VOUTが得られる。
このように第２図に示す回路では、MOS型ト
ランジスタのしきい値成分が、Q1とQ2およびQ3
とQ4において、それぞれ相殺され、アナログレ
ベルVINの入力に対し、同レベルの出力VOUTが得
られる。さらにプロセス要因、温度変化等による
VT、ΔVTの変動についても上記のごとく、しき
い値成分が相殺されるため、これらによつて
VOUTが変動することはない。
ランジスタのしきい値成分が、Q1とQ2およびQ3
とQ4において、それぞれ相殺され、アナログレ
ベルVINの入力に対し、同レベルの出力VOUTが得
られる。さらにプロセス要因、温度変化等による
VT、ΔVTの変動についても上記のごとく、しき
い値成分が相殺されるため、これらによつて
VOUTが変動することはない。
本発明によるインピーダンス変換回路によれ
ば、MOS型トランジスタのVT、ΔVTの変動、
ΔVTのVOUT依存性、VT、ΔVTの温度依存性等に
影響されることなく、任意のアナログ電圧の入力
に対し、その入力と同レベルの電圧を出力させる
ことが容易に可能となり、前記のようなプロセス
上のばらつきに対する配慮に関し、大きな設計上
の自由度を得ることができる。
ば、MOS型トランジスタのVT、ΔVTの変動、
ΔVTのVOUT依存性、VT、ΔVTの温度依存性等に
影響されることなく、任意のアナログ電圧の入力
に対し、その入力と同レベルの電圧を出力させる
ことが容易に可能となり、前記のようなプロセス
上のばらつきに対する配慮に関し、大きな設計上
の自由度を得ることができる。
また第３図にMOS型トランジスタQ1〜Q4を
MOS型エンハンスメントトランジスタとし、
MOS型デプレツシヨントランジスタQ5，Q6，Q7
を負荷デバイスとして使用した実施例を示す。動
作的には、第２図の回路と同一である。なお、本
発明のMOS型インピーダンス変換器は、Ｐチヤ
ンネル、ならびにＮチヤンネルMOS型トランジ
スタのいずれを用いても構成可能であることは言
うまでもない。
MOS型エンハンスメントトランジスタとし、
MOS型デプレツシヨントランジスタQ5，Q6，Q7
を負荷デバイスとして使用した実施例を示す。動
作的には、第２図の回路と同一である。なお、本
発明のMOS型インピーダンス変換器は、Ｐチヤ
ンネル、ならびにＮチヤンネルMOS型トランジ
スタのいずれを用いても構成可能であることは言
うまでもない。
第１図はMOS型トランジスタを使用したソー
スフオロワのインピーダンス変換回路を示す図、
第２図は本発明の一実施例にかかるMOS型イン
ピーダンス変換器の具体的な回路構成を示す図、
第３図は本発明のMOS型インピーダンス変換器
の他の実施例を示す図である。 Q1〜Q4……MOS型トランジスタ、R1，R2，
R3……抵抗、Q5，Q6，Q7……負荷デバイス用
MOS型トランジスタ。
スフオロワのインピーダンス変換回路を示す図、
第２図は本発明の一実施例にかかるMOS型イン
ピーダンス変換器の具体的な回路構成を示す図、
第３図は本発明のMOS型インピーダンス変換器
の他の実施例を示す図である。 Q1〜Q4……MOS型トランジスタ、R1，R2，
R3……抵抗、Q5，Q6，Q7……負荷デバイス用
MOS型トランジスタ。
Claims (1)
- １ 入力信号がゲートに入力される第１のMOS
型トランジスタおよびこのソースに接続され、同
第１のMOS型トランジスタの出力インピーダン
スよりも大きな値をもつ第１の抵抗とで構成され
る第１のソースフオロワ回路と、同回路の出力端
にソースが繋り、ゲートとドレインが共通接続さ
れた第２のMOS型トランジスタと、同第２の
MOS型トランジスタのゲート・ドレイン共通接
続点にソースが接続されるとともに、ゲートとド
レインが共通接続された第３のMOS型トランジ
スタと、同第３のMOS型トランジスタのゲー
ト・ドレイン共通接続点と電源端子との間に接続
され、抵抗値が前記第１の抵抗よりも大きく選定
された第２の抵抗と、前記第３のMOS型トラン
ジスタのゲート・ドレイン共通接続点にゲートが
接続された第４のMOS型トランジスタおよびこ
のソースに接続され、同第４のMOS型トランジ
スタの出力インピーダンスより大きな値を持つ第
３の抵抗とで構成される第２のソースフオロワ回
路とを備え、さらに、同第２のソースフオロワ回
路に出力信号取出用端子を付設したことを特徴と
するMOS型インピーダンス変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56064892A JPS57180213A (en) | 1981-04-28 | 1981-04-28 | Mos type impedance converter |
| US06/409,346 US4504795A (en) | 1981-04-28 | 1982-08-18 | Impedance conversion circuit using FETs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56064892A JPS57180213A (en) | 1981-04-28 | 1981-04-28 | Mos type impedance converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57180213A JPS57180213A (en) | 1982-11-06 |
| JPS6331123B2 true JPS6331123B2 (ja) | 1988-06-22 |
Family
ID=13271183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56064892A Granted JPS57180213A (en) | 1981-04-28 | 1981-04-28 | Mos type impedance converter |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4504795A (ja) |
| JP (1) | JPS57180213A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1186108B (it) * | 1985-11-27 | 1987-11-18 | Sgs Microelettronica Spa | Circuito ripetitore di tensione a basso offset |
| US6677995B1 (en) * | 1999-02-04 | 2004-01-13 | Agere Systems Inc. | Array readout system |
-
1981
- 1981-04-28 JP JP56064892A patent/JPS57180213A/ja active Granted
-
1982
- 1982-08-18 US US06/409,346 patent/US4504795A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4504795A (en) | 1985-03-12 |
| JPS57180213A (en) | 1982-11-06 |
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