JPH044768B2 - - Google Patents
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- JPH044768B2 JPH044768B2 JP61134473A JP13447386A JPH044768B2 JP H044768 B2 JPH044768 B2 JP H044768B2 JP 61134473 A JP61134473 A JP 61134473A JP 13447386 A JP13447386 A JP 13447386A JP H044768 B2 JPH044768 B2 JP H044768B2
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- 230000010355 oscillation Effects 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/083—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
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Description
【発明の詳細な説明】
〔概要〕
カスケード増幅回路の２段目のトランジスタのゲ
ート或いはベースにも入力信号を加えるようにし
て、二つのトランジスタの接続点に発生する信号
電圧を抑えるようにした。
ート或いはベースにも入力信号を加えるようにし
て、二つのトランジスタの接続点に発生する信号
電圧を抑えるようにした。
〔産業上の利用分野〕
本発明はカスケード増幅回路に係り、特に二つ
のトランジスタの接続点に発生する信号電圧を抑
えるための構成に関する。
のトランジスタの接続点に発生する信号電圧を抑
えるための構成に関する。
第１０図に通常のオペアンプ（演算増幅器）の
構成を示してあり、入力（＋In）と反転入力（−
In）を有する差動段DAとその出力Vdを入力と
し、その位相を反転して出力する出力段OAとで
構成され、オペアンプの出力Voを得ている。そ
して、オペアンプに帰還ループをかけた時、高周
波で発振しないために、通常位相補償用の容量
Ccが出力段OAから差動段DAの出力に挿入され
ている。その場合、通常の低周波領域での動作
は、Ccとしては出力段のトランジスタの利得を
高周波域で下げる帰還容量として働く。ところ
が、例えばMOSトランジスタでは、gmがあまり
大きくないので、オペアンプの出力端子に容量分
が負荷としてあると高周波域で容量のドライブ能
力が低下してしまい、最終段のトランジスタの増
幅率が下がつてしまう。すると、差動段の出力が
位相補償容量Ccを通り抜けて、直接オペアンプ
の出力Voに現れるという現象が生じる。通常の
オペアンプの動作だと、最終段のトランジスタは
ゲートから信号を入力しドレインから信号を取り
出すので、最終段のトランジスタで位相が180度
反転される動作をしているが、差動段の出力が位
相補償容量Ccをそのまま通つてくる動作では位
相が反転しないので、そのような動作状態に入つ
てしまうと、オペアンプの外部に負帰還回路を組
んだ時、通常と逆の位相関係になるので、正帰還
になつてしまう。そのため、オペアンプを含む回
路全体が不安定になつてしまうという問題が生じ
る。
構成を示してあり、入力（＋In）と反転入力（−
In）を有する差動段DAとその出力Vdを入力と
し、その位相を反転して出力する出力段OAとで
構成され、オペアンプの出力Voを得ている。そ
して、オペアンプに帰還ループをかけた時、高周
波で発振しないために、通常位相補償用の容量
Ccが出力段OAから差動段DAの出力に挿入され
ている。その場合、通常の低周波領域での動作
は、Ccとしては出力段のトランジスタの利得を
高周波域で下げる帰還容量として働く。ところ
が、例えばMOSトランジスタでは、gmがあまり
大きくないので、オペアンプの出力端子に容量分
が負荷としてあると高周波域で容量のドライブ能
力が低下してしまい、最終段のトランジスタの増
幅率が下がつてしまう。すると、差動段の出力が
位相補償容量Ccを通り抜けて、直接オペアンプ
の出力Voに現れるという現象が生じる。通常の
オペアンプの動作だと、最終段のトランジスタは
ゲートから信号を入力しドレインから信号を取り
出すので、最終段のトランジスタで位相が180度
反転される動作をしているが、差動段の出力が位
相補償容量Ccをそのまま通つてくる動作では位
相が反転しないので、そのような動作状態に入つ
てしまうと、オペアンプの外部に負帰還回路を組
んだ時、通常と逆の位相関係になるので、正帰還
になつてしまう。そのため、オペアンプを含む回
路全体が不安定になつてしまうという問題が生じ
る。
そのため、従来、差動段用のトランジスタをカ
スケード回路で構成して、その中点に位相補償用
容量を接続することがなされている。カスケード
回路の中点は電圧振幅が小さいため、高周波域で
位相補償容量のコンダクタンス2πs・Ccが大き
くても信号の通り抜けが小さくできる。
スケード回路で構成して、その中点に位相補償用
容量を接続することがなされている。カスケード
回路の中点は電圧振幅が小さいため、高周波域で
位相補償容量のコンダクタンス2πs・Ccが大き
くても信号の通り抜けが小さくできる。
第７図に従来のカスケード回路の例を示してあ
り、トランジスタ（TR１）とトランジスタ
（TR２）を有し、第１のトランジスタTR１はゲ
ートに入力信号Viが印加されソースは低位の電
源に接続したｎチヤネルMOSトランジスタ（TR
１）で、そのドレインが第２のトランジスタ
（TR２）のソースに接続している。また、第２
のトランジスタ（TR２）は（TR１）のドレイ
ンにソースを接続し、ゲートを適当な固定電位
VBに接続しドレインを出力信号電流（Io）端子
としている。
り、トランジスタ（TR１）とトランジスタ
（TR２）を有し、第１のトランジスタTR１はゲ
ートに入力信号Viが印加されソースは低位の電
源に接続したｎチヤネルMOSトランジスタ（TR
１）で、そのドレインが第２のトランジスタ
（TR２）のソースに接続している。また、第２
のトランジスタ（TR２）は（TR１）のドレイ
ンにソースを接続し、ゲートを適当な固定電位
VBに接続しドレインを出力信号電流（Io）端子
としている。
また、第８図に示すのは従来例の折り返し型カ
スケード回路であり、CMOS構成であつて、第
１のトランジスタ（TR１）がｎチャネルMOSト
ランジスタ、第２のトランジスタ（TR２）ｐチ
ヤネルMOSトランジスタであり、TR１のソース
が低位の電源電圧に接続され、そのゲートに入力
信号Viが接続し、そのドレインとTR２のソース
の接続点に定電流源を接続している。第２のトラ
ンジスタTR２のゲートは上記と同様に固定電位
が印加され、そのドレインが出力信号電流端子
（Io）となされている。
スケード回路であり、CMOS構成であつて、第
１のトランジスタ（TR１）がｎチャネルMOSト
ランジスタ、第２のトランジスタ（TR２）ｐチ
ヤネルMOSトランジスタであり、TR１のソース
が低位の電源電圧に接続され、そのゲートに入力
信号Viが接続し、そのドレインとTR２のソース
の接続点に定電流源を接続している。第２のトラ
ンジスタTR２のゲートは上記と同様に固定電位
が印加され、そのドレインが出力信号電流端子
（Io）となされている。
このように、カスケード段に構成してゲート電
位が固定されたTR２を通して負荷を駆動してや
ると、TR２とTR１の接続中点の電位はTR２に
よつてその振幅が抑えこまれることになる。
位が固定されたTR２を通して負荷を駆動してや
ると、TR２とTR１の接続中点の電位はTR２に
よつてその振幅が抑えこまれることになる。
第９図に示すのは、従来のカスケード回路を適
用したオペアンプ回路であり、ここでは第８図の
折り返し型カスケード回路を用いている。図中先
の第８図と符号を統一してあり、差動段を構成す
る第１のカスケード回路のトランジスタをTR
１，TR２と指示し、他のカスケード回路のトラ
ンジスタをTR１′，TR２′と指示している。そ
して、TR２，TR２′のゲートに固定電位VBを与
えている。そして、TR２′のドレインを出力段
のトランジスタTROのゲートに接続してあり、
オペアンプの出力をOUTと指示する。Ccは先に
記述した位相補償用の容量であり、TR１′とTR
２′の接続中点と出力OUT間に挿入されている。
したがつて、位相補償容量Ccは差動段の信号振
幅が抑えこまれるTR１′，TR２′の中点に接続
してあるので、高周波域で出力段のトランジスタ
TROの利得が低下しても、Ccを通り抜けてくる
信号が小さく抑えられることになる。
用したオペアンプ回路であり、ここでは第８図の
折り返し型カスケード回路を用いている。図中先
の第８図と符号を統一してあり、差動段を構成す
る第１のカスケード回路のトランジスタをTR
１，TR２と指示し、他のカスケード回路のトラ
ンジスタをTR１′，TR２′と指示している。そ
して、TR２，TR２′のゲートに固定電位VBを与
えている。そして、TR２′のドレインを出力段
のトランジスタTROのゲートに接続してあり、
オペアンプの出力をOUTと指示する。Ccは先に
記述した位相補償用の容量であり、TR１′とTR
２′の接続中点と出力OUT間に挿入されている。
したがつて、位相補償容量Ccは差動段の信号振
幅が抑えこまれるTR１′，TR２′の中点に接続
してあるので、高周波域で出力段のトランジスタ
TROの利得が低下しても、Ccを通り抜けてくる
信号が小さく抑えられることになる。
従来の第７図，第８図のカスケード回路によ
り、その中点の信号電位は小さく抑えることがで
きるが、なおその程度は十分ではなく、さらに改
善する必要がある。
り、その中点の信号電位は小さく抑えることがで
きるが、なおその程度は十分ではなく、さらに改
善する必要がある。
本発明は、第１及び第２のトランジスタのカス
ケード回路を含む電子回路において、前記第１及
び第２のトランジスタのゲート又はベース同士を
接続して信号入力端子に接続し、前記第１のトラ
ンジスタのドレイン又はコレクタと前記第２のト
ランジスタのソース又はエミツタを接続し、前記
第２のトランジスタのドレイン又はコレクタを出
力信号電流端子となし、前記第１のトランジスタ
のドレイン又はコレクタと前記第２のトランジス
タのソース又はエミツタの接続点に一端を接続
し、前記出力信号電流端子に接続された増幅器の
出力を他端に受けて、前記増幅器の出力を前記一
端へ発振を抑制するように帰還する位相補償手段
を設け、前記入力信号端子に入力される電圧の変
化に対する前記接続点の電圧変化を抑圧するよう
にしたことを特徴とするカスケード回路を含む電
子回路を提供するものである。
ケード回路を含む電子回路において、前記第１及
び第２のトランジスタのゲート又はベース同士を
接続して信号入力端子に接続し、前記第１のトラ
ンジスタのドレイン又はコレクタと前記第２のト
ランジスタのソース又はエミツタを接続し、前記
第２のトランジスタのドレイン又はコレクタを出
力信号電流端子となし、前記第１のトランジスタ
のドレイン又はコレクタと前記第２のトランジス
タのソース又はエミツタの接続点に一端を接続
し、前記出力信号電流端子に接続された増幅器の
出力を他端に受けて、前記増幅器の出力を前記一
端へ発振を抑制するように帰還する位相補償手段
を設け、前記入力信号端子に入力される電圧の変
化に対する前記接続点の電圧変化を抑圧するよう
にしたことを特徴とするカスケード回路を含む電
子回路を提供するものである。
上記において、カスケード回路の第１及び第２
のトランジスタに入力信号を共通に印加すると、
カスケード回路の中点の第１及び第２のトランジ
スタの接続点の信号電圧振幅は、トランジスタの
サイズを適当に選定することにより、０にするこ
とができる。したがつて、位相補償手段を介し
て、回路の出力へカスケード回路から信号が抜け
ることを無くすことができる。
のトランジスタに入力信号を共通に印加すると、
カスケード回路の中点の第１及び第２のトランジ
スタの接続点の信号電圧振幅は、トランジスタの
サイズを適当に選定することにより、０にするこ
とができる。したがつて、位相補償手段を介し
て、回路の出力へカスケード回路から信号が抜け
ることを無くすことができる。
以下に図面を参照して、本発明の実施例を説明
する。
する。
第１図は本発明の第１の実施例であり、カスケ
ード回路の第１のトランジスタTR１としてｎチ
ヤネル・エンハンスメント型トランジスタを用
い、第２のトランジスタTR２としてｎチヤネ
ル・デプレツシヨン型トランジスタを用いた例で
ある。第１図において、第１のトランジスタTR
１のソースは低位の電源に接続し、そのドレイン
は第２のトランジスタTR２のソースに接続し、
第２のトランジスタTR２のドレインを出力電流
端子（Io）としている。そして、本実施例では、
第１及び第２のトランジスタTR１，TR２のゲ
ートに共通に入力信号Viを接続している。
ード回路の第１のトランジスタTR１としてｎチ
ヤネル・エンハンスメント型トランジスタを用
い、第２のトランジスタTR２としてｎチヤネ
ル・デプレツシヨン型トランジスタを用いた例で
ある。第１図において、第１のトランジスタTR
１のソースは低位の電源に接続し、そのドレイン
は第２のトランジスタTR２のソースに接続し、
第２のトランジスタTR２のドレインを出力電流
端子（Io）としている。そして、本実施例では、
第１及び第２のトランジスタTR１，TR２のゲ
ートに共通に入力信号Viを接続している。
このカスケード回路の動作を説明する。TR１
のトランジスタのゲート電圧が上がると、TR１
は電流を流そうとし、そのドレイン電圧を降下す
る方向に働く。これに対して、同じゲート電位が
デプレツシヨン型トランジスタTR２のゲートに
印加されており、そのゲート電位が上がるとTR
２のソース電位は上昇する方向に働く。このよう
に、TR１とTR２はその接続点の電位変化に対
して逆向きに作用するので、TR１，TR２のサ
イズを適当に設定することにより、その接続点の
信号電圧振幅を０にし、位相補償容量を介して、
出力に抜ける信号を殆ど無くすることができる。
のトランジスタのゲート電圧が上がると、TR１
は電流を流そうとし、そのドレイン電圧を降下す
る方向に働く。これに対して、同じゲート電位が
デプレツシヨン型トランジスタTR２のゲートに
印加されており、そのゲート電位が上がるとTR
２のソース電位は上昇する方向に働く。このよう
に、TR１とTR２はその接続点の電位変化に対
して逆向きに作用するので、TR１，TR２のサ
イズを適当に設定することにより、その接続点の
信号電圧振幅を０にし、位相補償容量を介して、
出力に抜ける信号を殆ど無くすることができる。
第２図は本発明の実施例２の回路図であり、カ
スケード回路の第１のトランジスタTR１として
ｎチヤネル・エンハンスメント型トランジスタを
用い、第２のトランジスタTR２としてｐチヤネ
ル・エンハンスメント型トランジスタを用いた例
である。第２図において、第１のトランジスタ
TR１のソースは低位の電源に接続し、そのドレ
インは第２のトランジスタTR２のソースに接続
し、接続点に電流源を接続し、第２のトランジス
タTR２のドレインを出力電流端子（Io）として
いる。そして、本実施例では、第１及び第２のト
ランジスタTR１，TR２のゲートに共通に入力
信号Viを接続している。
スケード回路の第１のトランジスタTR１として
ｎチヤネル・エンハンスメント型トランジスタを
用い、第２のトランジスタTR２としてｐチヤネ
ル・エンハンスメント型トランジスタを用いた例
である。第２図において、第１のトランジスタ
TR１のソースは低位の電源に接続し、そのドレ
インは第２のトランジスタTR２のソースに接続
し、接続点に電流源を接続し、第２のトランジス
タTR２のドレインを出力電流端子（Io）として
いる。そして、本実施例では、第１及び第２のト
ランジスタTR１，TR２のゲートに共通に入力
信号Viを接続している。
このカスケード回路の動作も本質的に第１図と
同様であり、TR１のトランジスタのゲート電圧
が上がると、TR１は電流を流そうとし、そのド
レイン電圧、したがつてTR２のソースとの接続
点の電位を降下する方向に働く。これに対して、
同じゲート電位がｐチヤネル型トランジスタTR
２のゲートに印加されており、そのゲート電位が
上がるとTR１のドレインに接続したTR２のソ
ース電位は上昇する方向に働く。このように、
TR１とTR２はその接続点の電位変化に対して
逆向きに作用するのでそのサイズを適当に選んで
おくと、その接続点の信号電圧振幅を０にし、位
相補償容量を介して出力に抜ける信号を殆んど無
くすことができる。
同様であり、TR１のトランジスタのゲート電圧
が上がると、TR１は電流を流そうとし、そのド
レイン電圧、したがつてTR２のソースとの接続
点の電位を降下する方向に働く。これに対して、
同じゲート電位がｐチヤネル型トランジスタTR
２のゲートに印加されており、そのゲート電位が
上がるとTR１のドレインに接続したTR２のソ
ース電位は上昇する方向に働く。このように、
TR１とTR２はその接続点の電位変化に対して
逆向きに作用するのでそのサイズを適当に選んで
おくと、その接続点の信号電圧振幅を０にし、位
相補償容量を介して出力に抜ける信号を殆んど無
くすことができる。
次に、本発明の実施例のオペアンプの例を第３
図に示している。図中、第１図および第２図と対
応するように、同一部分に同一符号で指示してい
る。破線で囲つたＡ，Ｂは差動段を構成する第１
および第２のカスケード回路であり、この場合前
記第２図のCMOS構成の折り返し型カスケード
回路を差動段に用いた例である。そして、Ａのカ
スケード回路のトランジスタをTR１，TR２と
表し、Ｂのカスケード回路のトランジスタをTR
１′，TR２′と表してあり、TR１，TR２のゲー
トは共通にオペアンプの入力端子（−In）に接続
され、TR１′，TR２′のゲートは共通にオペア
ンプの入力端子（＋In）に接続している。J1，
J1′，J2，J0は電流源であり、TROは出力段のト
ランジスタであり、ゲートにTR２′の出力信号
電流端子に接続し、そのドレインにオペアンプの
出力端子Voが接続し、位相補償容量Ccはオペア
ンプの出力段とカスケード回路Ｂのトランジスタ
TR１′とTR２′の中点の間に挿入されている。
図に示している。図中、第１図および第２図と対
応するように、同一部分に同一符号で指示してい
る。破線で囲つたＡ，Ｂは差動段を構成する第１
および第２のカスケード回路であり、この場合前
記第２図のCMOS構成の折り返し型カスケード
回路を差動段に用いた例である。そして、Ａのカ
スケード回路のトランジスタをTR１，TR２と
表し、Ｂのカスケード回路のトランジスタをTR
１′，TR２′と表してあり、TR１，TR２のゲー
トは共通にオペアンプの入力端子（−In）に接続
され、TR１′，TR２′のゲートは共通にオペア
ンプの入力端子（＋In）に接続している。J1，
J1′，J2，J0は電流源であり、TROは出力段のト
ランジスタであり、ゲートにTR２′の出力信号
電流端子に接続し、そのドレインにオペアンプの
出力端子Voが接続し、位相補償容量Ccはオペア
ンプの出力段とカスケード回路Ｂのトランジスタ
TR１′とTR２′の中点の間に挿入されている。
ここで、トランジスタTR１′およびTR２′の
接続点N′の電位に信号振幅が現れないようにす
ることを考えてみる。差動段では、トランジスタ
一個のgmに対して、TR１′のドレインを流れる
電流をみたときのgmはTR１′のトランジスタの
gmではない。それはTR１′ともう一方のカスケ
ード回路のTR１のソースがつながつているの
で、TR１のトランジスタのほぼ半分のgmがみ
えてくるからである。例えば、この場合、TR
１′の方をTR２のトランジスタのgmの２倍に選
んでおくと接続点N′の信号振幅を０にすること
ができる。
接続点N′の電位に信号振幅が現れないようにす
ることを考えてみる。差動段では、トランジスタ
一個のgmに対して、TR１′のドレインを流れる
電流をみたときのgmはTR１′のトランジスタの
gmではない。それはTR１′ともう一方のカスケ
ード回路のTR１のソースがつながつているの
で、TR１のトランジスタのほぼ半分のgmがみ
えてくるからである。例えば、この場合、TR
１′の方をTR２のトランジスタのgmの２倍に選
んでおくと接続点N′の信号振幅を０にすること
ができる。
以上、本発明の実施例としてMOSトランジス
タを用いた例を示したが、本発明はこれにかぎる
ことなくバイポーラトランジスタや接合型トラン
ジスタにも適用可能である。その場合のカスケー
ド回路を第４図〜第６図に示しており、各部の符
号は先の例と統一している。第４図は上段のトラ
ンジスタTR２に接合型FETを用い、下段のトラ
ンジスタTR１にnpnバイポーラトランジスタを
用いた例であり、接合型FETのゲートとバイポ
ーラトランジスタのベースに共通に入力信号Vi
が印加される。第５図は上段のトランジスタTR
２にｎチヤネル・デプレツシヨン型のMOSトラ
ンジスタを用い、下段のトランジスタTR１に
npnバイポーラトランジスタを用いた例であり、
デプレツシヨン型MOSトランジスタのゲートと
バイポーラトランジスタのベースに共通に入力信
号Viが印加される。さらに、第６図に示したの
はバイポーラトランジスタのみで折り返し型カス
ケード回路を構成した例であり、下段のトランジ
スタTR１としてnpn型バイポーラトランジスタ
を用い、上段のTR２としてpnp型バイポーラト
ランジスタを用いたものであり、pnp型バイポー
ラトランジスタのベースとnpn型バイポーラトラ
ンジスタのベースに共通に入力信号Viが印加さ
れる。
タを用いた例を示したが、本発明はこれにかぎる
ことなくバイポーラトランジスタや接合型トラン
ジスタにも適用可能である。その場合のカスケー
ド回路を第４図〜第６図に示しており、各部の符
号は先の例と統一している。第４図は上段のトラ
ンジスタTR２に接合型FETを用い、下段のトラ
ンジスタTR１にnpnバイポーラトランジスタを
用いた例であり、接合型FETのゲートとバイポ
ーラトランジスタのベースに共通に入力信号Vi
が印加される。第５図は上段のトランジスタTR
２にｎチヤネル・デプレツシヨン型のMOSトラ
ンジスタを用い、下段のトランジスタTR１に
npnバイポーラトランジスタを用いた例であり、
デプレツシヨン型MOSトランジスタのゲートと
バイポーラトランジスタのベースに共通に入力信
号Viが印加される。さらに、第６図に示したの
はバイポーラトランジスタのみで折り返し型カス
ケード回路を構成した例であり、下段のトランジ
スタTR１としてnpn型バイポーラトランジスタ
を用い、上段のTR２としてpnp型バイポーラト
ランジスタを用いたものであり、pnp型バイポー
ラトランジスタのベースとnpn型バイポーラトラ
ンジスタのベースに共通に入力信号Viが印加さ
れる。
また、実施例では本発明に係るカスケード回路
を適用したオペアンプ回路として、第２図の折り
返し型カスケード回路を用いた例で示したが、そ
のカスケード回路を第１図或いは第４図〜第６図
のカスケード回路に置き換えることができるのは
勿論である。
を適用したオペアンプ回路として、第２図の折り
返し型カスケード回路を用いた例で示したが、そ
のカスケード回路を第１図或いは第４図〜第６図
のカスケード回路に置き換えることができるのは
勿論である。
なお、以上において、カスケード回路を構成す
るトランジスタTR１，TR２のゲート或いはベ
−スの入力信号が直接印加されるように示した
が、減衰、レベルシフト後印加するようにしても
よい。また、位相補償手段として容量Ccを用い
た例で説明したが、他の位相補償手段、例えば抵
抗と容量の直列回路等を用いることができる。
るトランジスタTR１，TR２のゲート或いはベ
−スの入力信号が直接印加されるように示した
が、減衰、レベルシフト後印加するようにしても
よい。また、位相補償手段として容量Ccを用い
た例で説明したが、他の位相補償手段、例えば抵
抗と容量の直列回路等を用いることができる。
以上のように本発明によれば、カスケード回路
の二つのトランジスタの接続点の信号電圧振幅を
殆んど０にすることができ、位相補償容量をこの
接続点に接続することにより、高周波域で位相補
償容量を通り抜けて差動段の信号が出力に現れ、
回路全体を不安全にする現象を無くすることがで
きる。
の二つのトランジスタの接続点の信号電圧振幅を
殆んど０にすることができ、位相補償容量をこの
接続点に接続することにより、高周波域で位相補
償容量を通り抜けて差動段の信号が出力に現れ、
回路全体を不安全にする現象を無くすることがで
きる。
第１図は本発明の実施例１のカスケード回路の
回路図、第２図は本発明の実施例２のカスケード
回路の回路図、第３図は本発明に係るカスケード
回路を用いたオペアンプの回路図、第４図〜第６
図は本発明の他の実施例のカスケード回路の回路
図、第７図及び第８図は従来例のカスケード回路
の回路図、第９図は従来例の改良型オペアンプの
回路図、第１０図は一般的オペアンプの構成を示
す回路図である。 TR１，TR１′……カスケード回路の（上段）
トランジスタ、TR２，TR２′……カスケード回
路の（下段）トランジスタ、Vi……信号入力端
子、Io……カスケード回路の出力信号電流端子、
VB……固定電位、Cc……位相補償容量、TRO…
…出力段のトランジスタ。
回路図、第２図は本発明の実施例２のカスケード
回路の回路図、第３図は本発明に係るカスケード
回路を用いたオペアンプの回路図、第４図〜第６
図は本発明の他の実施例のカスケード回路の回路
図、第７図及び第８図は従来例のカスケード回路
の回路図、第９図は従来例の改良型オペアンプの
回路図、第１０図は一般的オペアンプの構成を示
す回路図である。 TR１，TR１′……カスケード回路の（上段）
トランジスタ、TR２，TR２′……カスケード回
路の（下段）トランジスタ、Vi……信号入力端
子、Io……カスケード回路の出力信号電流端子、
VB……固定電位、Cc……位相補償容量、TRO…
…出力段のトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２のトランジスタのカスケード回
路を含む電子回路において、 前記第１及び第２のトランジスタのゲート又は
ベース同士を接続して信号入力端子に接続し、前
記第１のトランジスタのドレイン又はコレクタと
前記第２のトランジスタのソース又はエミツタを
接続し、前記第２のトランジスタのドレイン又は
コレクタを出力信号電流端子となし、 前記第１のトランジスタのドレイン又はコレク
タと前記第２のトランジスタのソース又はエミツ
タの接続点に一端を接続し、前記出力信号電流端
子に接続された増幅器の出力を他端に受けて、前
記増幅器の出力を前記一端へ発振を抑制するよう
に帰還する位相補償手段を設け、 前記入力信号端子に入力される電圧の変化に対
する前記接続点の電圧変化を抑圧するようにした
ことを特徴とするカスケード回路を含む電子回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134473A JPS62290204A (ja) | 1986-06-10 | 1986-06-10 | カスケ−ド回路を含む電子回路 |
| US07/057,194 US4806877A (en) | 1986-06-10 | 1987-06-03 | Amplifier having a cascade circuit |
| KR8705763A KR900007276B1 (en) | 1986-06-10 | 1987-06-08 | Amplifier having a cascade circuit |
| DE3751867T DE3751867D1 (de) | 1986-06-10 | 1987-06-08 | Verstärker in Kaskodeschaltung |
| EP87305036A EP0257736B1 (en) | 1986-06-10 | 1987-06-08 | An amplifier having a cascade circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134473A JPS62290204A (ja) | 1986-06-10 | 1986-06-10 | カスケ−ド回路を含む電子回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62290204A JPS62290204A (ja) | 1987-12-17 |
| JPH044768B2 true JPH044768B2 (ja) | 1992-01-29 |
Family
ID=15129141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61134473A Granted JPS62290204A (ja) | 1986-06-10 | 1986-06-10 | カスケ−ド回路を含む電子回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4806877A (ja) |
| EP (1) | EP0257736B1 (ja) |
| JP (1) | JPS62290204A (ja) |
| KR (1) | KR900007276B1 (ja) |
| DE (1) | DE3751867D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017108355A (ja) * | 2015-12-11 | 2017-06-15 | エスアイアイ・セミコンダクタ株式会社 | 増幅回路及びボルテージレギュレータ |
| JP2022048651A (ja) * | 2020-09-15 | 2022-03-28 | 株式会社東芝 | 半導体回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1217373B (it) * | 1988-03-28 | 1990-03-22 | Sgs Thomson Microelectronics | Stadio ad alta resistenza d'uscita in tecnologia mos,particolarmente per circuiti integrati |
| US4990799A (en) * | 1989-12-26 | 1991-02-05 | Weiss Frederick G | Low-hysteresis regenerative comparator |
| JPH0454724A (ja) * | 1990-06-22 | 1992-02-21 | Sumitomo Electric Ind Ltd | 論理回路 |
| US6084475A (en) * | 1998-10-06 | 2000-07-04 | Texas Instruments Incorporated | Active compensating capacitive multiplier |
| JP5388767B2 (ja) * | 2009-09-08 | 2014-01-15 | 新日本無線株式会社 | カレントミラー回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943613A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | Ｍｏｓ演算増幅器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3449682A (en) * | 1967-01-20 | 1969-06-10 | Hitachi Ltd | Integrated-cascode amplifier with improved frequency characteristic |
| JPS56655Y2 (ja) * | 1976-11-11 | 1981-01-09 | ||
| US4284959A (en) * | 1979-11-13 | 1981-08-18 | Rca Corporation | Folded-cascode amplifier arrangement with cascode load means |
| US4518926A (en) * | 1982-12-20 | 1985-05-21 | At&T Bell Laboratories | Gate-coupled field-effect transistor pair amplifier |
-
1986
- 1986-06-10 JP JP61134473A patent/JPS62290204A/ja active Granted
-
1987
- 1987-06-03 US US07/057,194 patent/US4806877A/en not_active Expired - Lifetime
- 1987-06-08 KR KR8705763A patent/KR900007276B1/ko not_active IP Right Cessation
- 1987-06-08 EP EP87305036A patent/EP0257736B1/en not_active Expired - Lifetime
- 1987-06-08 DE DE3751867T patent/DE3751867D1/de not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943613A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | Ｍｏｓ演算増幅器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017108355A (ja) * | 2015-12-11 | 2017-06-15 | エスアイアイ・セミコンダクタ株式会社 | 増幅回路及びボルテージレギュレータ |
| JP2022048651A (ja) * | 2020-09-15 | 2022-03-28 | 株式会社東芝 | 半導体回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4806877A (en) | 1989-02-21 |
| EP0257736B1 (en) | 1996-08-14 |
| JPS62290204A (ja) | 1987-12-17 |
| KR900007276B1 (en) | 1990-10-06 |
| KR880001100A (ko) | 1988-03-31 |
| EP0257736A1 (en) | 1988-03-02 |
| DE3751867D1 (de) | 1996-09-19 |
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