JPS60148209A - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPS60148209A JPS60148209A JP59004312A JP431284A JPS60148209A JP S60148209 A JPS60148209 A JP S60148209A JP 59004312 A JP59004312 A JP 59004312A JP 431284 A JP431284 A JP 431284A JP S60148209 A JPS60148209 A JP S60148209A
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- JP
- Japan
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- stage
- differential amplifier
- circuit
- output
- differential
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は差動入力差動出力端子を有する差動増幅器に関
するものヤあＬ％にモノリシック集積回路で実現するに
適した差動増幅器に関するものである。
するものヤあＬ％にモノリシック集積回路で実現するに
適した差動増幅器に関するものである。
従来差動増幅器としてはＮチャンネルＭＯＳモノサシ、
り集情化するに適した回路が提嘱されているが、入出力
電圧範囲に制約が有シ応用範囲が限定されていた。
り集情化するに適した回路が提嘱されているが、入出力
電圧範囲に制約が有シ応用範囲が限定されていた。
本発明の目的はかかる制約を受けないＣＭＯＳモノリシ
ック集積化するに適した回路を提供することにある。
ック集積化するに適した回路を提供することにある。
本発明の他の目的は従来回路の同相帰還回路部分から受
ける入出力動作電圧範囲の制約を回避するとどのできる
回路構成手段を提供することにある。
ける入出力動作電圧範囲の制約を回避するとどのできる
回路構成手段を提供することにある。
本発明による差動増幅器は一対の入力端子と一対の出力
端子をそれぞれ有する第１及び第２の差動増幅段を有し
、上記第２差動増幅段の電流センス回路と、電流ミラー
回路と、上記電流センス回路と、上記電流センス回路の
出力を上記電流ミラー回路の入力へ導く回路接続と、上
記電、流ミラ・−回路の出力を上記第１差動増幅段の能
動負荷電流制御端子へ導く回路接続とで構成されている
。
端子をそれぞれ有する第１及び第２の差動増幅段を有し
、上記第２差動増幅段の電流センス回路と、電流ミラー
回路と、上記電流センス回路と、上記電流センス回路の
出力を上記電流ミラー回路の入力へ導く回路接続と、上
記電、流ミラ・−回路の出力を上記第１差動増幅段の能
動負荷電流制御端子へ導く回路接続とで構成されている
。
本発明の一態様によれば第１第２の第１導電型電界効果
トランジスタ（り下ＦＥＴと略す）で構成した共通ソー
ス差動段と、該共通ソース点と第１の電源端子間への定
電流源の回路接続と、第３第４の第２導電型ＦＥＴで構
成した励動負荷回路とからなる第１の差動増幅回路と、
ソースが共に第２の電源端子へ接続された第５第６の第
２導電型ＦＢＴで構成した差動段と、ソースが共に第１
の電源端子へ接続された第７第８の第１導電凰ＦＥＴで
構成した能動負荷回路とからなる第２の作ｉ増幅回路と
、ゲート及びソースが前記第５のＦＥＴのゲー）４びソ
ースと各々共通接続された第９の第２導を型ＦＥ’ｌ’
と、ゲート及びソースが前記第６のＦＥＴのゲート及び
ソースと各々共通接続された第１０の第２導電捜ＦＥＴ
と、第１１第１２の第１導電型ＦＥＴの各々のゲートと
第１１ＦＥＴのドレインとの共通接続を入力とし第１２
ＰＥＴのビレ１．ンを出力とする電流ミラー回路と。
トランジスタ（り下ＦＥＴと略す）で構成した共通ソー
ス差動段と、該共通ソース点と第１の電源端子間への定
電流源の回路接続と、第３第４の第２導電型ＦＥＴで構
成した励動負荷回路とからなる第１の差動増幅回路と、
ソースが共に第２の電源端子へ接続された第５第６の第
２導電型ＦＢＴで構成した差動段と、ソースが共に第１
の電源端子へ接続された第７第８の第１導電凰ＦＥＴで
構成した能動負荷回路とからなる第２の作ｉ増幅回路と
、ゲート及びソースが前記第５のＦＥＴのゲー）４びソ
ースと各々共通接続された第９の第２導を型ＦＥ’ｌ’
と、ゲート及びソースが前記第６のＦＥＴのゲート及び
ソースと各々共通接続された第１０の第２導電捜ＦＥＴ
と、第１１第１２の第１導電型ＦＥＴの各々のゲートと
第１１ＦＥＴのドレインとの共通接続を入力とし第１２
ＰＥＴのビレ１．ンを出力とする電流ミラー回路と。
ゲートドレインが共通接続された第１３の第２導電型Ｆ
Ｂ’ｆ’と、該共通接続点の上記電流ミラー回路の出力
と前記第３把４のＦ’ＥＴの各々のゲートへの回路とか
らなる同相帰還回路とを有し、上記第１第２のＦＢＴの
ゲートの第１第２の差動入力端子への接続と、上記第５
第７ＦＥ’ｌ’のドレインの第１の出力端子への回路接
続と、上記第６第８ＦＥＴのドレインの第２の出力端子
への回路接続と、上記第７第８のＦＥＴのゲートの同相
帰還入力端子への共通接続とを少くとも有する差動増巾
器が得られる。
Ｂ’ｆ’と、該共通接続点の上記電流ミラー回路の出力
と前記第３把４のＦ’ＥＴの各々のゲートへの回路とか
らなる同相帰還回路とを有し、上記第１第２のＦＢＴの
ゲートの第１第２の差動入力端子への接続と、上記第５
第７ＦＥ’ｌ’のドレインの第１の出力端子への回路接
続と、上記第６第８ＦＥＴのドレインの第２の出力端子
への回路接続と、上記第７第８のＦＥＴのゲートの同相
帰還入力端子への共通接続とを少くとも有する差動増巾
器が得られる。
以下図面に従って説明する。
第１図は従来のＮＭＯ８構成の差動増幅器の例であって
米国インデル社のＤａｎｉｅｌ ８ｅｎｄｅｒｏｗｉｃ
ｚ氏の論文ｔ％Ａ Ｆａｍｉｌｙ ｏｆ Ｄｉｆｆｅｒ
ｅｎｔｉａｌ ＮＭＯ８ＡｎａｌｏｇＣｉｒｃｔｙｉｔ
ｓ ｆｏｒ’ｐＣＭ Ｃｏｄｅｃ Ｆｌｌｔｅｒ Ｃｈ
ｉｐ“ＩＥＥＢ Ｊｏｕｒｎａｌ ｏｆ ８ｏ１ｉｄ
−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓｖｏ１．８Ｃ−１７，
Ｎｏ−６，Ｄｅｃ、１９８２に開示された技術である。
米国インデル社のＤａｎｉｅｌ ８ｅｎｄｅｒｏｗｉｃ
ｚ氏の論文ｔ％Ａ Ｆａｍｉｌｙ ｏｆ Ｄｉｆｆｅｒ
ｅｎｔｉａｌ ＮＭＯ８ＡｎａｌｏｇＣｉｒｃｔｙｉｔ
ｓ ｆｏｒ’ｐＣＭ Ｃｏｄｅｃ Ｆｌｌｔｅｒ Ｃｈ
ｉｐ“ＩＥＥＢ Ｊｏｕｒｎａｌ ｏｆ ８ｏ１ｉｄ
−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓｖｏ１．８Ｃ−１７，
Ｎｏ−６，Ｄｅｃ、１９８２に開示された技術である。
ＦＥＴＥ、２は入力差動段２０１を構成している。ディ
プリーションＦＥＴ３，４は能動負荷口２０２を構成し
、ＦＥＴ１〜４と電流源となる。
プリーションＦＥＴ３，４は能動負荷口２０２を構成し
、ＦＥＴ１〜４と電流源となる。
ｐＥ’ｒｓｏとで差動増幅段を構成している。
また差動接続されたＦＥＴ５．６は出力差動段２０３を
構成し、ディプリーション１’ＥＴ７． ８はその能動
負荷回路２０４を構成し、これらと電流源となるＦＢＴ
５１とで第２の差動増幅段が構成されている。回路２０
６および２０７は入力１０１゜１０２と出力端子１０３
，１０４間のオフセット補償回路である。
構成し、ディプリーション１’ＥＴ７． ８はその能動
負荷回路２０４を構成し、これらと電流源となるＦＢＴ
５１とで第２の差動増幅段が構成されている。回路２０
６および２０７は入力１０１゜１０２と出力端子１０３
，１０４間のオフセット補償回路である。
ＦＢＴ５，６の共通ソース接続点から電流源ＦＥＴ５０
のゲートへ至る回路接続は同相帰還ループであシ初段の
差動増幅段の同相出力電位と第２の差動増幅段の同相入
力電位の安定バイアス化に貢献している。また容量とＦ
Ｂ’ｌ’のシリーズ回路２０７と２０６は周波数補償回
路である。
のゲートへ至る回路接続は同相帰還ループであシ初段の
差動増幅段の同相出力電位と第２の差動増幅段の同相入
力電位の安定バイアス化に貢献している。また容量とＦ
Ｂ’ｌ’のシリーズ回路２０７と２０６は周波数補償回
路である。
ところで第１図の回路の入力段の同相出力バイアス電位
はＦＥ’ｌ’５０のゲート・ソース間電圧（Ｖ４Ｓ）
とＦＢＴ５又ＨｓｏＶＧ８とで決ｔＤｆ１７゜１の電源
端子１１０から２ＸＶＧＳの電位となる。
はＦＥ’ｌ’５０のゲート・ソース間電圧（Ｖ４Ｓ）
とＦＢＴ５又ＨｓｏＶＧ８とで決ｔＤｆ１７゜１の電源
端子１１０から２ＸＶＧＳの電位となる。
したがって初段のトランジスタ１．２が線形動作する同
相入力電圧範囲は略ＩＶｅＱ〜２．５ＶＱＧの電圧範囲
となり非常に狭い電圧範囲となっている。
相入力電圧範囲は略ＩＶｅＱ〜２．５ＶＱＧの電圧範囲
となり非常に狭い電圧範囲となっている。
一方出力段の差動増幅段の同相出力電圧範囲はＦＥＴ５
，６のゲートが２・ｖＱｓなる電位に同相バイアスされ
ているためａＩ２ｘＶ４“８以上の電圧範囲に限定され
る。
，６のゲートが２・ｖＱｓなる電位に同相バイアスされ
ているためａＩ２ｘＶ４“８以上の電圧範囲に限定され
る。
一般に広い同相入出力電圧範囲を有しない差動増幅器は
その応用範囲が著しく限定されるという欠点を有してい
る。
その応用範囲が著しく限定されるという欠点を有してい
る。
第１図のＮＭＯ８回路のＦＥＴ３，４，５，６をＰチャ
ンネルＦ’ＥＴで置き代えた回路は相補型ＭＯＳ （０
ＭＯ８） 回路技術で容易に実現しうるが。
ンネルＦ’ＥＴで置き代えた回路は相補型ＭＯＳ （０
ＭＯ８） 回路技術で容易に実現しうるが。
ＰチャンネルＦＥ’ｌ”の有する出力インピーダンスが
ディプリーションＭＯ８（ＦＥＴ３．４．５．６）の出
力インピーダンス（ゲートソース短絡点を見込むインピ
ーダンス）に比して有位であることによる同相出力電圧
範囲の拡大が得られるだけである。
ディプリーションＭＯ８（ＦＥＴ３．４．５．６）の出
力インピーダンス（ゲートソース短絡点を見込むインピ
ーダンス）に比して有位であることによる同相出力電圧
範囲の拡大が得られるだけである。
第２図はＩＥＥＢ Ｊｏｖｒｎａｌ ｏｆ ５ｏｌｉｄ
５ｔａｔｅ Ｃ１ｒｃ−ｔｙｉｔｓ 、 ■ｏｌ −
８Ｃ−６、Ｎｏ６ 、 Ｄｅｃ、 １９７１に掲載され
た論文ゝ’Ａ Ｈｉｇｈ −Ｖｏｌｔａｇｅ Ｍｏｎｏ
ｌｉｔｈｉｃＯｐｅｒｔｉｏｎａｌ Ａｍｐｌｉｆｉｅ
ｒ 〃に開示されているバイポーラトランジスタを用い
た差動増幅器の他の従来例である。逆導電型トランジス
タを用いる事によって同相入力電圧範囲は拡大している
。
５ｔａｔｅ Ｃ１ｒｃ−ｔｙｉｔｓ 、 ■ｏｌ −
８Ｃ−６、Ｎｏ６ 、 Ｄｅｃ、 １９７１に掲載され
た論文ゝ’Ａ Ｈｉｇｈ −Ｖｏｌｔａｇｅ Ｍｏｎｏ
ｌｉｔｈｉｃＯｐｅｒｔｉｏｎａｌ Ａｍｐｌｉｆｉｅ
ｒ 〃に開示されているバイポーラトランジスタを用い
た差動増幅器の他の従来例である。逆導電型トランジス
タを用いる事によって同相入力電圧範囲は拡大している
。
第２図と同等の回路をＣＭＯ８集積回路で構成した例を
第３図に示す。
第３図に示す。
出力段の差動増幅段の差動ＦＥ７５．６をＰチャンネル
型、負荷回路（７，８）をＮチャンネル型ＦＢ’ｌ’で
構成することによ）同相入力電圧範囲は拡大されるが同
相出力電圧範囲はさらに効果的回路手段を用いなければ
拡大することはできない。
型、負荷回路（７，８）をＮチャンネル型ＦＢ’ｌ’で
構成することによ）同相入力電圧範囲は拡大されるが同
相出力電圧範囲はさらに効果的回路手段を用いなければ
拡大することはできない。
次に第４図を参照して本発明の基本構成を示す。
第４図に於いて入力端子１０１，１０２の接続された第
１（入力段）の差動増幅段２００と出力端子１０３，１
０４の接続された第２（出力段）の差動段２１０とに対
し、第２段目２１０の動作電流を検出し、初段の能動負
荷へ帰還する電流センス回路２２０を設けることによシ
安定な直流バイアス点を待っている。端子１０５は差動
段２１０へのバイアス電１圧（ＶＢ）端子である。
１（入力段）の差動増幅段２００と出力端子１０３，１
０４の接続された第２（出力段）の差動段２１０とに対
し、第２段目２１０の動作電流を検出し、初段の能動負
荷へ帰還する電流センス回路２２０を設けることによシ
安定な直流バイアス点を待っている。端子１０５は差動
段２１０へのバイアス電１圧（ＶＢ）端子である。
第５図を参照して本発明で用いる出力段増幅器２１０の
構成について説明する。第５図に於いて。
構成について説明する。第５図に於いて。
ＮｃｈＦＥＴ７．’８が能動負荷、Ｐｃｈ ＦＥＴ５゜
６．９，１０が差動段（５，６）及び電流センスＦＢ’
ｌ’差動段（９，１０）を構成する。これによって差動
増幅回路であって電源まで出力振幅可能な回路を提供し
ている。ここでｐｃｈ ＦＥＴ５゜９は前段からの出力
信号を受ける端子１２１に。
６．９，１０が差動段（５，６）及び電流センスＦＢ’
ｌ’差動段（９，１０）を構成する。これによって差動
増幅回路であって電源まで出力振幅可能な回路を提供し
ている。ここでｐｃｈ ＦＥＴ５゜９は前段からの出力
信号を受ける端子１２１に。
ｐｃｈ ＦＥＴ６，１０は同様に差動入力端子１２２２
に接続されている。端子１２３はセンス電流出力端子で
ある。
に接続されている。端子１２３はセンス電流出力端子で
ある。
本発明による差動増巾回路の具体的実施例を第６図を参
照して説明する。なお、第１図との共通部分には同一番
号をトｔしておる。
照して説明する。なお、第１図との共通部分には同一番
号をトｔしておる。
電流ミラー回路２０５とＰチャンネルＦＢＴ１３とＦＥ
Ｔ９．ｔｏとで同相帰還ループが構成され初段の同相出
力電圧と、出力段差動増幅器の差動段２０３を安定バイ
アスしている。入力段の差動増巾器の同相出力電位は第
２の′Ｗｉ、源端♀１２０からＦＥＴ５．又は６のＶに
ｒｌｓ１段落の電位点であり、したがって第１の差動増
幅段の同相入力電圧は著しく拡大された事になるすなわ
ち同相入力範囲は第１の電源端子から略２ＶＧＳ高い電
位から第２の電源端子から略１ｖＱ８落ちの電位まで広
い電圧範囲に拡大された。一方間相出力電圧範囲第１第
２の電源電圧範囲間で動作し最大の電圧範囲で動作する
ととになる。但し線形動作する範囲は各々の電源電圧か
ら（ｖ５Ｂ−ＶＴ）１段狭まるのみであシこの範囲でも
従来例に比して著しく拡大されている。
Ｔ９．ｔｏとで同相帰還ループが構成され初段の同相出
力電圧と、出力段差動増幅器の差動段２０３を安定バイ
アスしている。入力段の差動増巾器の同相出力電位は第
２の′Ｗｉ、源端♀１２０からＦＥＴ５．又は６のＶに
ｒｌｓ１段落の電位点であり、したがって第１の差動増
幅段の同相入力電圧は著しく拡大された事になるすなわ
ち同相入力範囲は第１の電源端子から略２ＶＧＳ高い電
位から第２の電源端子から略１ｖＱ８落ちの電位まで広
い電圧範囲に拡大された。一方間相出力電圧範囲第１第
２の電源電圧範囲間で動作し最大の電圧範囲で動作する
ととになる。但し線形動作する範囲は各々の電源電圧か
ら（ｖ５Ｂ−ＶＴ）１段狭まるのみであシこの範囲でも
従来例に比して著しく拡大されている。
同第２（出力）段目の差動増幅の同相電圧は第１図、第
２図共差動出力端子１０３，１０４から同相帰還入力端
子１０５への帰還回路（β−Ｎｅｔ−ｗｏｒｋ）によシ
安定バイアスされる。
２図共差動出力端子１０３，１０４から同相帰還入力端
子１０５への帰還回路（β−Ｎｅｔ−ｗｏｒｋ）によシ
安定バイアスされる。
第７図を参照して本発明の他の実施例について説明する
。
。
本実施例はバイポーラトランジスタを用いて構成された
ものである。入力段の差動回路は、入力端子１０１，１
０２にペースが接続したＮＰＮ）ランジスタＢｌ、Ｂ２
による差動入力対と、 ＰＮＰトランジスタＢ３，３３
４．Ｂ１３によって構成されるミラー型負荷回路によっ
て構成される。出力段の差動回路は入力用ＰＮＰ ）ラ
ンジスタＢ５゜Ｂ６、センス用ＰＮＰ ）ランジスタＢ
９．ＢＩＯおよびＮｐＮ負荷トランジスタＢ７．Ｂ４１
によって構成される。トランジスタＢ９．Ｂ１０のコレ
クタはトランジスタＢ１２．Ｂｌｌによって構成される
ミラー回路に入力されている。
ものである。入力段の差動回路は、入力端子１０１，１
０２にペースが接続したＮＰＮ）ランジスタＢｌ、Ｂ２
による差動入力対と、 ＰＮＰトランジスタＢ３，３３
４．Ｂ１３によって構成されるミラー型負荷回路によっ
て構成される。出力段の差動回路は入力用ＰＮＰ ）ラ
ンジスタＢ５゜Ｂ６、センス用ＰＮＰ ）ランジスタＢ
９．ＢＩＯおよびＮｐＮ負荷トランジスタＢ７．Ｂ４１
によって構成される。トランジスタＢ９．Ｂ１０のコレ
クタはトランジスタＢ１２．Ｂｌｌによって構成される
ミラー回路に入力されている。
本実施例も第６図の実施例と同様に動作することは明ら
かである。
かである。
以上説明した通シ、本発明の差動増幅器は同相入出力電
圧範囲を著しく拡大しており広い応用範囲に適用しうる
有効な差動増幅回路手段を提供している。
圧範囲を著しく拡大しており広い応用範囲に適用しうる
有効な差動増幅回路手段を提供している。
さらに本発明は従来例に比して構成素子数を特に増加す
る事なく構成できる上にＣＩ＝１０８構成とする事によ
る同相ループの開ループゲインと共に差動入力から差動
出力への差動利得も著しく向上しておシ当技術分野に於
ける応用範囲の広い差動増幅器を提供している。
る事なく構成できる上にＣＩ＝１０８構成とする事によ
る同相ループの開ループゲインと共に差動入力から差動
出力への差動利得も著しく向上しておシ当技術分野に於
ける応用範囲の広い差動増幅器を提供している。
第１図はＮＭＯＳ構成の従来の差動増巾器を示す回路図
、第２図はバイポーラトランジスタ構成の従来の差動増
巾器を示す回路図、第３図は０ＭＯ８構成の従来の差動
増巾回路を示す回路図、第４図は本発明の基本的構成を
示すブロック図、第５図は本発明による出力段差動回路
の回路図、第６図は本発明の具体的実施例を示す回路図
、第７図は本発明の他の実施例を示す回路図である。 １〜１０・・・・・・ＦＢＩ、Ｂｌ〜Ｂ１３・川・・バ
イポーラトランジスタ。 （（ ＼ ＼ 第５図
、第２図はバイポーラトランジスタ構成の従来の差動増
巾器を示す回路図、第３図は０ＭＯ８構成の従来の差動
増巾回路を示す回路図、第４図は本発明の基本的構成を
示すブロック図、第５図は本発明による出力段差動回路
の回路図、第６図は本発明の具体的実施例を示す回路図
、第７図は本発明の他の実施例を示す回路図である。 １〜１０・・・・・・ＦＢＩ、Ｂｌ〜Ｂ１３・川・・バ
イポーラトランジスタ。 （（ ＼ ＼ 第５図
Claims (1)
- 【特許請求の範囲】 （１）縦読接続された第１及び第２の差動増幅段を有す
る差動増幅器に於いて、前記第２の差動増幅段の電流を
センスするセンス回路と、電流ミラー回路と、前記電流
センス回路の出力を前記電流ミラー回路の人力へ導く回
路接続と、前記電流ミラー回路の出力を前記第１差動増
幅段の能動負荷電流制御端子へ導く回路接続とを有する
ことを特徴とする差動増幅器。 伐）該第２の差動増幅段が、ソースが共に第１の電源端
子へ接続された第１＝篭型Ｆ Ｅ Ｔ対で構成された能
動負荷回路と、ソースが共に第２の電源端子へ接続され
たｉ２導電型ＦＥＴ対で構成された差動段とで構成され
ていることを特徴とする特許請求の範囲第（１）項記載
の差動増幅器。 （３）該センス回路が前記差動段を構成する第２導電型
ＦＥＴ対とソース及びゲートが共通接続された第２４′
ｔＩＬ型電流セン、スＦＥＴ対で構成され。 Ｋ 寛ａ＋シセンスＦＥＴ対の各々のドレインを電流セ
ンス回路の出力へ導く回路接続を有することを特徴とす
る特許請求の範、曲調（２）項記載の差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004312A JPS60148209A (ja) | 1984-01-13 | 1984-01-13 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004312A JPS60148209A (ja) | 1984-01-13 | 1984-01-13 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60148209A true JPS60148209A (ja) | 1985-08-05 |
| JPH0244404B2 JPH0244404B2 (ja) | 1990-10-03 |
Family
ID=11580961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004312A Granted JPS60148209A (ja) | 1984-01-13 | 1984-01-13 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60148209A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990018189A (ko) * | 1997-08-26 | 1999-03-15 | 윤종용 | 폴디드 캐스 코드 연산 증폭기 회로 |
| KR100507297B1 (ko) * | 2001-08-24 | 2005-08-09 | 가부시끼가이샤 도시바 | 차동증폭회로 및 액정표시장치 구동용 반도체 집적회로 |
| JP2007306086A (ja) * | 2006-05-09 | 2007-11-22 | Kawasaki Microelectronics Kk | 入力バッファ |
-
1984
- 1984-01-13 JP JP59004312A patent/JPS60148209A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990018189A (ko) * | 1997-08-26 | 1999-03-15 | 윤종용 | 폴디드 캐스 코드 연산 증폭기 회로 |
| KR100507297B1 (ko) * | 2001-08-24 | 2005-08-09 | 가부시끼가이샤 도시바 | 차동증폭회로 및 액정표시장치 구동용 반도체 집적회로 |
| JP2007306086A (ja) * | 2006-05-09 | 2007-11-22 | Kawasaki Microelectronics Kk | 入力バッファ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0244404B2 (ja) | 1990-10-03 |
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| EXPY | Cancellation because of completion of term |