JPH0244404B2 - - Google Patents
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- JPH0244404B2 JPH0244404B2 JP59004312A JP431284A JPH0244404B2 JP H0244404 B2 JPH0244404 B2 JP H0244404B2 JP 59004312 A JP59004312 A JP 59004312A JP 431284 A JP431284 A JP 431284A JP H0244404 B2 JPH0244404 B2 JP H0244404B2
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- circuit
- differential
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- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 101150079361 fet5 gene Proteins 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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Description
【発明の詳細な説明】
本発明は差動入力差動出力端子を有する差動増
幅器に関するものであり、特にモノリシツク集積
回路で実現するに適した差動増幅器に関するもの
である。
幅器に関するものであり、特にモノリシツク集積
回路で実現するに適した差動増幅器に関するもの
である。
従来差動増幅器としてはＮチヤンネルMOSモ
ノリシツク集積化するに適した回路が提案されて
いるが、入出力電圧範囲に制約が有り応用範囲が
限定されていた。
ノリシツク集積化するに適した回路が提案されて
いるが、入出力電圧範囲に制約が有り応用範囲が
限定されていた。
本発明の目的はかかる制約を受けないCMOS
モノリシツク集積化するに適した回路を提供する
ことにある。
モノリシツク集積化するに適した回路を提供する
ことにある。
本発明の他の目的は従来回路の同相帰還回路部
分から受ける入出力動作電圧範囲の制約を回避す
ることのできる回路構成手段を提供することにあ
る。
分から受ける入出力動作電圧範囲の制約を回避す
ることのできる回路構成手段を提供することにあ
る。
本発明による差動増幅器は一対の入力端子と一
対の出力端子をそれぞれ有する第１及び第２の差
動増幅段を有し、上記第２差動増幅段の電流セン
ス回路と、電流ミラー回路と、上記電流センス回
路と、上記電流センス回路の出力を上記電流ミラ
ー回路の入力へ導く回路接続と、上記電流ミラー
回路の出力を上記第１差動増幅段の能動負荷電流
制御素子へ導く回路接続とで構成されている。
対の出力端子をそれぞれ有する第１及び第２の差
動増幅段を有し、上記第２差動増幅段の電流セン
ス回路と、電流ミラー回路と、上記電流センス回
路と、上記電流センス回路の出力を上記電流ミラ
ー回路の入力へ導く回路接続と、上記電流ミラー
回路の出力を上記第１差動増幅段の能動負荷電流
制御素子へ導く回路接続とで構成されている。
本発明の一態様によれば第１第２の第１導電型
電界効果トランジスタ（以下FETと略す）で構
成した共通ソース差動段と、該共通ソース点と第
１の電源端子間への定電流源の回路接続と、第３
第４の第２導電型FETで構成した動動負荷回路
とからなる第１の差動増幅回路と、ソースが共に
第２の電流端子へ接続された第５第６の第２導電
型FETで構成した差動段と、ソースが共に第１
の電源端子へ接続された第７第８の第１導電型
FETで構成した能動負荷回路とからなる第２の
作動増幅回路と、ゲート及びソースが前記第５の
FETのゲート及びソースと各々共通接続された
第９の第２導電型FETと、ゲート及びソースが
前記第６のFETのゲート及びソースと各々共通
接続された第10の第２導電型FETと、第11第12
の第１導電型FETの各々のゲートと第11FETの
ドレインとの共通接続を入力とし第12FETのド
レインを出力とする電流ミラー回路と、ゲートド
レインが共通接続された第13の第２導電型FET
と、該共通接続点の上記電流ミラー回路の出力と
前記第３第４のFETの各々のゲートへの回路と
からなる同相帰還回路とを有し、上記第１第２の
FETのゲートの第１第２の差動入力端子への接
続と、上記第５第7FETのドレインの第１の出力
端子への回路接続と、上記第６第8FETのドレイ
ンの第２の出力端子への回路接続と、上記第７第
８のFETのゲートの同相帰還入力端子への共通
接続とを少くとも有する差動増巾器が得られる。
電界効果トランジスタ（以下FETと略す）で構
成した共通ソース差動段と、該共通ソース点と第
１の電源端子間への定電流源の回路接続と、第３
第４の第２導電型FETで構成した動動負荷回路
とからなる第１の差動増幅回路と、ソースが共に
第２の電流端子へ接続された第５第６の第２導電
型FETで構成した差動段と、ソースが共に第１
の電源端子へ接続された第７第８の第１導電型
FETで構成した能動負荷回路とからなる第２の
作動増幅回路と、ゲート及びソースが前記第５の
FETのゲート及びソースと各々共通接続された
第９の第２導電型FETと、ゲート及びソースが
前記第６のFETのゲート及びソースと各々共通
接続された第10の第２導電型FETと、第11第12
の第１導電型FETの各々のゲートと第11FETの
ドレインとの共通接続を入力とし第12FETのド
レインを出力とする電流ミラー回路と、ゲートド
レインが共通接続された第13の第２導電型FET
と、該共通接続点の上記電流ミラー回路の出力と
前記第３第４のFETの各々のゲートへの回路と
からなる同相帰還回路とを有し、上記第１第２の
FETのゲートの第１第２の差動入力端子への接
続と、上記第５第7FETのドレインの第１の出力
端子への回路接続と、上記第６第8FETのドレイ
ンの第２の出力端子への回路接続と、上記第７第
８のFETのゲートの同相帰還入力端子への共通
接続とを少くとも有する差動増巾器が得られる。
以下図面に従つて説明する。
第１図は従来のNMOS構成の差動増幅器の例
であつて米国インテル社のDaniel Senderowicz
氏の論文“Ａ Family of Differential NMOS
Analog Circuits for PCM Codec Filter Chip”
IEEE Journal of Solid―State Circuits，vol.
SC―17，NO―６，Dec，1982に開示された技術
である。
であつて米国インテル社のDaniel Senderowicz
氏の論文“Ａ Family of Differential NMOS
Analog Circuits for PCM Codec Filter Chip”
IEEE Journal of Solid―State Circuits，vol.
SC―17，NO―６，Dec，1982に開示された技術
である。
FET１，２は入力差動段２０１を構成してい
る。デイプリーシヨンFET３，４は能動負荷回
２０２を構成し、FET１〜４と電流源となる
FET５０とで差動増幅段を構成している。
る。デイプリーシヨンFET３，４は能動負荷回
２０２を構成し、FET１〜４と電流源となる
FET５０とで差動増幅段を構成している。
また差動接続されたFET５，６は出力差動段
２０３を構成し、デイプリーシヨンFET７，８
はその能動負荷回路２０４を構成し、これらと電
流源となるFET５１とで第２の差動増幅段が構
成されている。回路２０６および２０７は入力１
０１，１０２と出力端子１０３，１０４間のオフ
セツト補償回路である。
２０３を構成し、デイプリーシヨンFET７，８
はその能動負荷回路２０４を構成し、これらと電
流源となるFET５１とで第２の差動増幅段が構
成されている。回路２０６および２０７は入力１
０１，１０２と出力端子１０３，１０４間のオフ
セツト補償回路である。
FET５，６の共通ソース接続点から電流源
FET５０のゲートへ至る回路接続は同相帰還ル
ープであり初段の差動増幅段の同相出力電位と第
２の差動増幅段の同相入力電位の安定バイアス化
に貢献している。また容量とFETのシリーズ回
路２０７と２０６は周波数補償回路である。
FET５０のゲートへ至る回路接続は同相帰還ル
ープであり初段の差動増幅段の同相出力電位と第
２の差動増幅段の同相入力電位の安定バイアス化
に貢献している。また容量とFETのシリーズ回
路２０７と２０６は周波数補償回路である。
ところで第１図の回路の入力段の同相出力バイ
アス電位はFET５０のゲート・ソース間電圧
（VGS）とFET５又は６のVGSとで決まり第１
の電源端子１１０から２×VGSの電位となる。
したがつて初段のトランジスタ１，２が線形動作
する同相入力電圧範囲は略1VGS〜2.5VGSの電
圧範囲となり非常に狭い電圧範囲となつている。
アス電位はFET５０のゲート・ソース間電圧
（VGS）とFET５又は６のVGSとで決まり第１
の電源端子１１０から２×VGSの電位となる。
したがつて初段のトランジスタ１，２が線形動作
する同相入力電圧範囲は略1VGS〜2.5VGSの電
圧範囲となり非常に狭い電圧範囲となつている。
一方出力段の差動増幅段の同相出力電圧範囲は
FET５，６のゲートが２・VGSなる電位に同相
バイアスされているため略２×VGS以上の電圧
範囲に限定される。
FET５，６のゲートが２・VGSなる電位に同相
バイアスされているため略２×VGS以上の電圧
範囲に限定される。
一般に広い同相入出力電圧範囲を有しない差動
増幅器はその応用範囲が著しく限定されるという
欠点を有している。
増幅器はその応用範囲が著しく限定されるという
欠点を有している。
第１図のNMOS回路のFET３，４，７，８を
ＰチヤンネルFETで置き代えた回路は相補型
MOS（CMOS）回路技術で容易に実現しうるが、
ＰチヤンネルFETの有する出力インピーダンス
がデイプリーシヨンMOS（FET３，４，７，８）
の出力インピーダンス（ゲートソース短絡点を見
込むインピーダンス）に比して優位であることに
よる同相出力電圧範囲の拡大が得られるだけであ
る。
ＰチヤンネルFETで置き代えた回路は相補型
MOS（CMOS）回路技術で容易に実現しうるが、
ＰチヤンネルFETの有する出力インピーダンス
がデイプリーシヨンMOS（FET３，４，７，８）
の出力インピーダンス（ゲートソース短絡点を見
込むインピーダンス）に比して優位であることに
よる同相出力電圧範囲の拡大が得られるだけであ
る。
第２図はIEEE Jovrnal of Solid State Circ
―uits，Vol―SC―６，No6，Dec，1971に携載
された論文“Ａ High―Voltage Monolithic
OPertional Amplifier”に開示されているバイ
ポーラトランジスタを用いた差動増幅器の他の従
来例である。逆導電型トランジスタを用いる事に
よつて同相入力電圧範囲は拡大している。
―uits，Vol―SC―６，No6，Dec，1971に携載
された論文“Ａ High―Voltage Monolithic
OPertional Amplifier”に開示されているバイ
ポーラトランジスタを用いた差動増幅器の他の従
来例である。逆導電型トランジスタを用いる事に
よつて同相入力電圧範囲は拡大している。
第２図と同等の回路をCMOS集積回路で構成
した例を第３図に示す。
した例を第３図に示す。
出力段の差動増幅段の差動FET５，６をＰチ
ヤンネル型、負荷回路７，８をＮチヤンネル型
FETで構成することにより同相入力電圧範囲は
拡大されるが同相出力電圧範囲はさらに効果的回
路手段を用いなければ拡大することはできない。
ヤンネル型、負荷回路７，８をＮチヤンネル型
FETで構成することにより同相入力電圧範囲は
拡大されるが同相出力電圧範囲はさらに効果的回
路手段を用いなければ拡大することはできない。
次に第４図を参照して本発明の基本構成を示
す。
す。
第４図に於いて入力端子１０１，１０２の接続
された第１（入力段）の差動増幅段２００と出力
端子１０３，１０４の接続された第２（出力段）
の差動段２１０とに対し、第２段目２１０の動作
電流を検出し、初段の能動負荷へ帰還する電流セ
ンス回路２２０を設けることにより安定な直流バ
イアス点を待つている。端子１０５は差動段２１
０へのバイアス電圧（VB）端子である。
された第１（入力段）の差動増幅段２００と出力
端子１０３，１０４の接続された第２（出力段）
の差動段２１０とに対し、第２段目２１０の動作
電流を検出し、初段の能動負荷へ帰還する電流セ
ンス回路２２０を設けることにより安定な直流バ
イアス点を待つている。端子１０５は差動段２１
０へのバイアス電圧（VB）端子である。
第５図を参照して本発明で用いる出力段増幅器
２１０の構成について説明する。第５図に於い
て、NchFET７，８が能動負荷、Pch FET５，
６，９，１０が差動段５，６及び電流センス
FET差動段９，１０を構成する。これによつて
差動増幅回路であつて電源まで出力振幅可能な回
路を提供している。ここでPch FET５，９は前
段からの出力信号を受ける端子１２１に、Pch
FET６，１０は同様に差動入力端子１２２２接
続されている。端子１２３はセンス電流出力端子
である。
２１０の構成について説明する。第５図に於い
て、NchFET７，８が能動負荷、Pch FET５，
６，９，１０が差動段５，６及び電流センス
FET差動段９，１０を構成する。これによつて
差動増幅回路であつて電源まで出力振幅可能な回
路を提供している。ここでPch FET５，９は前
段からの出力信号を受ける端子１２１に、Pch
FET６，１０は同様に差動入力端子１２２２接
続されている。端子１２３はセンス電流出力端子
である。
本発明による差動増巾回路の具体的実施例を第
６図を参照して説明する。なお、第１図との共通
部分には同一番号を付してある。
６図を参照して説明する。なお、第１図との共通
部分には同一番号を付してある。
電流ミラー回路２０５とＰチヤンネルFET１
３とFET９，１０とで同相帰還ループが構成さ
れ初段の同相出力電圧と、出力段差動増幅器の差
動段２０３を安定バイアスしている。入力段の差
動増巾器の同相出力電位は第２の電源端子１２０
からFET５、又は６のVGS1段落の電位点であ
り、したがつて第１の差動増幅段の同相入力電圧
は著しく拡大された事になるすなわち同相入力範
囲は第１の電源端子から略2VGS高い電位から第
２の電源端子から略1VGS落ちの電位まで広い電
圧範囲に拡大された。一方、同相出力電圧範囲は
第２差動増幅段の出力端子の動作電圧範囲で決ま
り、この端子電圧動作範囲は第１，第２の電源端
子間の電圧範囲まで拡大されることになる。但し
線形動作する範囲は各々電源電圧から（VGS―
VT）１段狭まるのみでありこの範囲でも従来例
に比して著しく拡大されている。
３とFET９，１０とで同相帰還ループが構成さ
れ初段の同相出力電圧と、出力段差動増幅器の差
動段２０３を安定バイアスしている。入力段の差
動増巾器の同相出力電位は第２の電源端子１２０
からFET５、又は６のVGS1段落の電位点であ
り、したがつて第１の差動増幅段の同相入力電圧
は著しく拡大された事になるすなわち同相入力範
囲は第１の電源端子から略2VGS高い電位から第
２の電源端子から略1VGS落ちの電位まで広い電
圧範囲に拡大された。一方、同相出力電圧範囲は
第２差動増幅段の出力端子の動作電圧範囲で決ま
り、この端子電圧動作範囲は第１，第２の電源端
子間の電圧範囲まで拡大されることになる。但し
線形動作する範囲は各々電源電圧から（VGS―
VT）１段狭まるのみでありこの範囲でも従来例
に比して著しく拡大されている。
尚第２（出力）段目の差動増幅の同相電圧は第
１図，第２図共差動出力端子１０３，１０４から
同相帰還入力端子１０５への帰還回路（β―Net
―work）により安定バイアスされる。
１図，第２図共差動出力端子１０３，１０４から
同相帰還入力端子１０５への帰還回路（β―Net
―work）により安定バイアスされる。
第７図を参照して本発明の他の実施例について
説明する。
説明する。
本実施例はバイポーラトランジスタを用いて構
成されたものである。入力段の差動回路は、入力
端子１０１，１０２にベースが接続したNPNト
ランジスタＢ１，Ｂ２による差動入力対と、
PNPトランジスタＢ３，Ｂ４，Ｂ１３によつて
構成されるミラー型負荷回路によつて構成され
る。出力段の差動回路は入力用PNPトランジス
タＢ５，Ｂ６、センス用PNPトランジスタＢ９，
Ｂ１０およびNPN負荷トランジスタＢ７，Ｂ８
によつて構成される。トランジスタＢ９，Ｂ１０
のコレクタはトランジスタＢ１２，Ｂ１１によつ
て構成されるミラー回路に入力されている。
成されたものである。入力段の差動回路は、入力
端子１０１，１０２にベースが接続したNPNト
ランジスタＢ１，Ｂ２による差動入力対と、
PNPトランジスタＢ３，Ｂ４，Ｂ１３によつて
構成されるミラー型負荷回路によつて構成され
る。出力段の差動回路は入力用PNPトランジス
タＢ５，Ｂ６、センス用PNPトランジスタＢ９，
Ｂ１０およびNPN負荷トランジスタＢ７，Ｂ８
によつて構成される。トランジスタＢ９，Ｂ１０
のコレクタはトランジスタＢ１２，Ｂ１１によつ
て構成されるミラー回路に入力されている。
本実施例も第６図の実施例と同様に動作するこ
とは明らかである。
とは明らかである。
以上説明した通り、本発明の差動増幅器は同相
入出力電圧範囲を著しく拡大しており広い応用範
囲に適用しうる有効な差動増幅回路手段を提供し
ている。
入出力電圧範囲を著しく拡大しており広い応用範
囲に適用しうる有効な差動増幅回路手段を提供し
ている。
さらに本発明は従来例に比して構成素子数を特
に増加する事なく構成できる上にCMOS構成と
する事による同相ループの開ループゲインと共に
差動入力から差動出力への差動利得も著しく向上
しており当技術分野に於ける応用範囲の広い差動
増幅器を提供している。
に増加する事なく構成できる上にCMOS構成と
する事による同相ループの開ループゲインと共に
差動入力から差動出力への差動利得も著しく向上
しており当技術分野に於ける応用範囲の広い差動
増幅器を提供している。
第１図はNMOS構成の従来の差動増巾器を示
す回路図、第２図はバイポーラトランジスタ構成
の従来の差動増巾器を示す回路図、第３図は
CMOS構成の従来の差動増巾回路を示す回路図、
第４図は本発明の基本的構成を示すブロツク図、
第５図は本発明による出力段差動回路の回路図、
第６図は本発明の具体的実施例を示す回路図、第
７図は本発明の他の実施例を示す回路図である。 １〜１０……FEI、Ｂ１〜Ｂ１３……バイポー
ラトランジスタ。
す回路図、第２図はバイポーラトランジスタ構成
の従来の差動増巾器を示す回路図、第３図は
CMOS構成の従来の差動増巾回路を示す回路図、
第４図は本発明の基本的構成を示すブロツク図、
第５図は本発明による出力段差動回路の回路図、
第６図は本発明の具体的実施例を示す回路図、第
７図は本発明の他の実施例を示す回路図である。 １〜１０……FEI、Ｂ１〜Ｂ１３……バイポー
ラトランジスタ。
Claims (1)
- １ 第１および第２の入力端子にそれぞれれ制御
電極が接続された第１および第２の駆動用トラン
ジスタと、該第１および第２の駆動用トランジス
タの各共通電極に電流を供給する第１の電流源
と、前記第１および第２の駆動用トランジスタの
各出力電極にそれぞれ接続された第１および第２
の能動負荷と、前記第１および第２の駆動用トラ
ンジスタと前記第１の電流源と前記第１および第
２の能動負荷とを相互接続して第１および第２の
差動出力を得る第１の差動増幅回路を形成する接
続手段と、前記第１および第２の差動出力をそれ
ぞれ制御電極に受ける第３および第４の駆動用ト
ランジスタと、該第３および第４の駆動用トラン
ジスタの各出力電極にそれぞれ接続された第３お
よび第４の能動負荷と、前記第３および第４の駆
動用トランジスタの前記各出力電極に電気的に接
続されて互いに相補な出力信号を得る第１および
第２の出力端子と、共通電極および制御電極が前
記第３の駆動用トランジスタの共通電極および制
御電極にそれぞれ接続された第１の電流センス用
トランジスタと、共通電極および制御電極が前記
第４の駆動用トランジスタの共通電極および制御
電極にそれぞれ接続された第２の電流センス用ト
ランジスタと、前記第１および第２の電流センス
用トランジスタの各出力電極に得られる電流の和
に応じて前記第１の能動負荷の電流を制御する制
御手段とを有することを特徴とする差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004312A JPS60148209A (ja) | 1984-01-13 | 1984-01-13 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004312A JPS60148209A (ja) | 1984-01-13 | 1984-01-13 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60148209A JPS60148209A (ja) | 1985-08-05 |
| JPH0244404B2 true JPH0244404B2 (ja) | 1990-10-03 |
Family
ID=11580961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004312A Granted JPS60148209A (ja) | 1984-01-13 | 1984-01-13 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60148209A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990018189A (ko) * | 1997-08-26 | 1999-03-15 | 윤종용 | 폴디드 캐스 코드 연산 증폭기 회로 |
| JP2003069353A (ja) * | 2001-08-24 | 2003-03-07 | Toshiba Corp | 差動増幅回路および液晶表示装置駆動用半導体集積回路 |
| JP4806289B2 (ja) * | 2006-05-09 | 2011-11-02 | 川崎マイクロエレクトロニクス株式会社 | 入力バッファ |
-
1984
- 1984-01-13 JP JP59004312A patent/JPS60148209A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60148209A (ja) | 1985-08-05 |
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| EXPY | Cancellation because of completion of term |