JP2688477B2 - 増幅器 - Google Patents
増幅器Info
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- JP2688477B2 JP2688477B2 JP7124009A JP12400995A JP2688477B2 JP 2688477 B2 JP2688477 B2 JP 2688477B2 JP 7124009 A JP7124009 A JP 7124009A JP 12400995 A JP12400995 A JP 12400995A JP 2688477 B2 JP2688477 B2 JP 2688477B2
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- transistor
- electrodes
- electrode
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3217—Modifications of amplifiers to reduce non-linear distortion in single ended push-pull amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3044—Junction FET SEPP output stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
Description
【０００１】
【産業上の利用分野】本発明は、線型増幅器、特に、そ
の最終段コンポーネントとして相補型電界効果トランジ
スタ（ＭＯＳＦＥＴ）を使用する増幅器、特に、クラス
ＡＢおよびクラスＢ増幅器に関する。
の最終段コンポーネントとして相補型電界効果トランジ
スタ（ＭＯＳＦＥＴ）を使用する増幅器、特に、クラス
ＡＢおよびクラスＢ増幅器に関する。
【０００２】
【従来の技術】演算電力増幅器において使用されるよう
なクラスＡＢおよびクラスＢ出力増幅段の設計におい
て、以下のような特性を達成することが求められる。 ──高い線型性、すなわち、低い高調波歪み、 ──１対の最終段電力増幅要素の一方から他方への切り
換えによる歪みの少なさ、 ──最大出力電流と非動作時電流(rest current)との比
の大きさ、 ──温度、そして、集積回路として製造されたときの製
造パラメータの変動に由来する、非動作時電流の実質的
なインピーダンス、 そして、 ──回路の簡素さ。
なクラスＡＢおよびクラスＢ出力増幅段の設計におい
て、以下のような特性を達成することが求められる。 ──高い線型性、すなわち、低い高調波歪み、 ──１対の最終段電力増幅要素の一方から他方への切り
換えによる歪みの少なさ、 ──最大出力電流と非動作時電流(rest current)との比
の大きさ、 ──温度、そして、集積回路として製造されたときの製
造パラメータの変動に由来する、非動作時電流の実質的
なインピーダンス、 そして、 ──回路の簡素さ。
【０００３】
【発明が解決しようとする課題】上記の特性のうち１ま
たは２、３を達成する相補型電界効果トランジスタＭＯ
ＳＦＥＴを用いる種々のクラスＡＢまたはクラスＢ出力
増幅段の回路が知られているが、何れも上記の特性の全
てを達成するものではない。本発明は、上記の特性の全
てを達成するクラスＡＢおよびクラスＢ増幅器を提供す
ることを目的とする。
たは２、３を達成する相補型電界効果トランジスタＭＯ
ＳＦＥＴを用いる種々のクラスＡＢまたはクラスＢ出力
増幅段の回路が知られているが、何れも上記の特性の全
てを達成するものではない。本発明は、上記の特性の全
てを達成するクラスＡＢおよびクラスＢ増幅器を提供す
ることを目的とする。
【０００４】
【課題を解決するための手段および作用】図１におい
て、２つのパワーＭＯＳＦＥＴトランジスタ、すなわ
ち、ＭＯＳ型電界効果トランジスタが、ＱpfおよびＱnf
で示されている。これらは、相補型の構成となってい
る。より正確に説明すると、第１のＭＯＳＦＥＴは、ｐ
チャネルトランジスタであり、第２のＭＯＳＦＥＴはｎ
チャネルトランジスタであり、これらは、クラスＡＢま
たはクラスＢ出力増幅段の最終段コンポーネントとして
プッシュプル型に接続されている。これら２つのトラン
ジスタのドレイン電極は互いに接続され、図においてＯ
ＵＴとして示される、その段の出力端子を構成する。一
方のトランジスタのソース電極は、図で＋ＶCCで示され
る正電源電圧端子に、他方のトランジスタのソース電極
は、図で−ＶCCで示される負電源電圧端子に接続され
る。上記の出力端子ＯＵＴは、負荷Ｚo を介して、接地
の記号で示される基準端子に接続される。基準端子は、
正および負の電源電圧＋ＶCCおよび−Ｖ CCの中間の電位
にある。
て、２つのパワーＭＯＳＦＥＴトランジスタ、すなわ
ち、ＭＯＳ型電界効果トランジスタが、ＱpfおよびＱnf
で示されている。これらは、相補型の構成となってい
る。より正確に説明すると、第１のＭＯＳＦＥＴは、ｐ
チャネルトランジスタであり、第２のＭＯＳＦＥＴはｎ
チャネルトランジスタであり、これらは、クラスＡＢま
たはクラスＢ出力増幅段の最終段コンポーネントとして
プッシュプル型に接続されている。これら２つのトラン
ジスタのドレイン電極は互いに接続され、図においてＯ
ＵＴとして示される、その段の出力端子を構成する。一
方のトランジスタのソース電極は、図で＋ＶCCで示され
る正電源電圧端子に、他方のトランジスタのソース電極
は、図で−ＶCCで示される負電源電圧端子に接続され
る。上記の出力端子ＯＵＴは、負荷Ｚo を介して、接地
の記号で示される基準端子に接続される。基準端子は、
正および負の電源電圧＋ＶCCおよび−Ｖ CCの中間の電位
にある。
【０００５】Ｔp およびＴn で示される２つの差動型相
互コンダクタンス増幅回路は、それぞれの出力端子をト
ランジスタＱpfおよびＱnfのゲート端子にそれぞれ接続
し，それぞれの反転入力端子は互いに接続され、ＩＮで
示される、この増幅器の入力端子を形成する。そして、
それぞれの非反転入力端子は、それぞれＦp およびＦ n
で示されるフィードバックシステムを介して出力端子Ｏ
ＵＴに接続される。
互コンダクタンス増幅回路は、それぞれの出力端子をト
ランジスタＱpfおよびＱnfのゲート端子にそれぞれ接続
し，それぞれの反転入力端子は互いに接続され、ＩＮで
示される、この増幅器の入力端子を形成する。そして、
それぞれの非反転入力端子は、それぞれＦp およびＦ n
で示されるフィードバックシステムを介して出力端子Ｏ
ＵＴに接続される。
【０００６】２つの電圧発生回路Ｖref （Ｑpf) および
Ｖref （Ｑnf) は、それぞれ、抵抗Ｒp およびＲn を介
して、トランジスタＱpfおよびＱnfのゲート端子と、上
記の電圧源端子＋ＶCCおよび−ＶCCとの間をそれぞれ接
続している。相互コンダクタンス増幅回路Ｔp およびＴ
n 、並びに、フィードバックシステムＦp およびＦ
n は、相互コンダクタンス増幅回路Ｔp およびＴn の出
力電流が、非動作状態で、すなわち、個々の入力が同一
電圧であるときに、実質的にゼロであるように設計され
る。２つの電圧発生回路Ｖref （Ｑpf) およびＶ
ref （Ｑ nf) は、同一の非動作状態において、トランジ
スタＱpfおよびＱnfのゲート電極とソース電極との間の
電圧によって、それぞれ、両方のトランジスタについて
実質的に等しい、この増幅器の非動作時電流であるとこ
ろの、所定の電流が流れるように設計される。これらの
条件において、負荷Ｚo には全く電流は供給されず、抵
抗Ｒp およびＲn には電流は全く流れない。
Ｖref （Ｑnf) は、それぞれ、抵抗Ｒp およびＲn を介
して、トランジスタＱpfおよびＱnfのゲート端子と、上
記の電圧源端子＋ＶCCおよび−ＶCCとの間をそれぞれ接
続している。相互コンダクタンス増幅回路Ｔp およびＴ
n 、並びに、フィードバックシステムＦp およびＦ
n は、相互コンダクタンス増幅回路Ｔp およびＴn の出
力電流が、非動作状態で、すなわち、個々の入力が同一
電圧であるときに、実質的にゼロであるように設計され
る。２つの電圧発生回路Ｖref （Ｑpf) およびＶ
ref （Ｑ nf) は、同一の非動作状態において、トランジ
スタＱpfおよびＱnfのゲート電極とソース電極との間の
電圧によって、それぞれ、両方のトランジスタについて
実質的に等しい、この増幅器の非動作時電流であるとこ
ろの、所定の電流が流れるように設計される。これらの
条件において、負荷Ｚo には全く電流は供給されず、抵
抗Ｒp およびＲn には電流は全く流れない。
【０００７】上記の条件の何れが変化しても、例えば、
入力端子ＩＮと接地との間の信号を与えることにより、
２つの増幅回路Ｔp およびＴn の間のインバランス(imb
alance) を生じ、その結果、２つの増幅回路Ｔp および
Ｔn の出力端子および抵抗Ｒ p およびＲn に、それぞ
れ、互いに反対符号の電流Ｉtoutp およびＩtoutn が流
れる。抵抗Ｒp およびＲn における電圧降下は、最終段
のトランジスタＱpfおよびＱnfのゲート電極およびソー
ス電極の間の電圧Ｖgsにおいて、反対符号の変化を生ず
る。結局、２つのトランジスタの条件における対応する
変化が生じ、これにより、２つのトランジスタのドレイ
ン電流ＩdpおよびＩdnにおける反対符号の変化を生じ、
２つのトランジスタのドレイン電流の差に等しい出力電
流Ｉout が負荷Ｚo を流れる。
入力端子ＩＮと接地との間の信号を与えることにより、
２つの増幅回路Ｔp およびＴn の間のインバランス(imb
alance) を生じ、その結果、２つの増幅回路Ｔp および
Ｔn の出力端子および抵抗Ｒ p およびＲn に、それぞ
れ、互いに反対符号の電流Ｉtoutp およびＩtoutn が流
れる。抵抗Ｒp およびＲn における電圧降下は、最終段
のトランジスタＱpfおよびＱnfのゲート電極およびソー
ス電極の間の電圧Ｖgsにおいて、反対符号の変化を生ず
る。結局、２つのトランジスタの条件における対応する
変化が生じ、これにより、２つのトランジスタのドレイ
ン電流ＩdpおよびＩdnにおける反対符号の変化を生じ、
２つのトランジスタのドレイン電流の差に等しい出力電
流Ｉout が負荷Ｚo を流れる。
【０００８】上記の回路の設計に際しては、以下の点に
留意すべきである。２つのトランジスタにおいてドレイ
ン電流を最大にするソース・ドレイン間電圧を、それぞ
れ、Ｖgsmax （Ｑpf) およびＶgsmax （Ｑnf) とし、２
つの相互コンダクタンス増幅回路の最大出力電流を、そ
れぞれ、Ｉtmax（Ｔp ) およびＩtmax（Ｔn ) とし、Ｒ
p およびＲn を、同じ参照符号で示される上記の抵抗の
抵抗値とし、Ｖref （Ｑpf) およびＶref （Ｑnf) を同
じ参照符号で示される上記の電圧発生回路の電圧値とす
るとき、次の関係が守られるべきである。
留意すべきである。２つのトランジスタにおいてドレイ
ン電流を最大にするソース・ドレイン間電圧を、それぞ
れ、Ｖgsmax （Ｑpf) およびＶgsmax （Ｑnf) とし、２
つの相互コンダクタンス増幅回路の最大出力電流を、そ
れぞれ、Ｉtmax（Ｔp ) およびＩtmax（Ｔn ) とし、Ｒ
p およびＲn を、同じ参照符号で示される上記の抵抗の
抵抗値とし、Ｖref （Ｑpf) およびＶref （Ｑnf) を同
じ参照符号で示される上記の電圧発生回路の電圧値とす
るとき、次の関係が守られるべきである。
【０００９】Ｉtmax（Ｔp ）・Ｒp ＋Ｖref （Ｑpf) ≧
Ｖgsmax （Ｑpf) 、およびＩtmax（Ｔn ) ・Ｒn ＋Ｖ
ref （Ｑnf) ≧Ｖgsmax （Ｑnf) 。更に、増幅回路Ｔp
およびＴn の相互コンダクタンス値ＧmpおよびＧmnは、
フィードバックシステム、最終段トランジスタＱpfおよ
びＱnfおよび負荷Ｚo の特性が与えられたときに安定で
あるような値であるべきである。
Ｖgsmax （Ｑpf) 、およびＩtmax（Ｔn ) ・Ｒn ＋Ｖ
ref （Ｑnf) ≧Ｖgsmax （Ｑnf) 。更に、増幅回路Ｔp
およびＴn の相互コンダクタンス値ＧmpおよびＧmnは、
フィードバックシステム、最終段トランジスタＱpfおよ
びＱnfおよび負荷Ｚo の特性が与えられたときに安定で
あるような値であるべきである。
【００１０】好適には、上記の増幅器は対称的に作られ
るべきである。すなわち、ｐと符号付けされた部品およ
び構成要素と、ｎと符号付けされた部品および構成要素
とが相補的に等しいように構成されるべきである。この
増幅器のゲインを決定するため、および、この回路をよ
り安定且つ線型にするために使用されるフィードバック
システムＦp およびＦn は、いくつかの応用においては
省略され得、その代わりに、適当な基準電圧発生回路
が、増幅回路Ｔp およびＴn の反転端子への印加のため
に使用され得る。更に、２つのフィードバックシステム
の代わりに、２つの相互コンダクタンス増幅回路に共通
の単一のシステムを設けることもできる。
るべきである。すなわち、ｐと符号付けされた部品およ
び構成要素と、ｎと符号付けされた部品および構成要素
とが相補的に等しいように構成されるべきである。この
増幅器のゲインを決定するため、および、この回路をよ
り安定且つ線型にするために使用されるフィードバック
システムＦp およびＦn は、いくつかの応用においては
省略され得、その代わりに、適当な基準電圧発生回路
が、増幅回路Ｔp およびＴn の反転端子への印加のため
に使用され得る。更に、２つのフィードバックシステム
の代わりに、２つの相互コンダクタンス増幅回路に共通
の単一のシステムを設けることもできる。
【００１１】上記の共通の単一のシステムの例は図２に
示されている。図２の構成は、図１の構成の１変形であ
り、増幅回路Ｔp およびＴn の非反転端子が互いに接続
され、出力端子ＯＵＴと接地との間に接続されＲf1およ
びＲf2で示される２つの抵抗によって形成される電圧分
配回路の中間ノードにも接続されている。２つの抵抗の
抵抗値の比は、この増幅器のゲインを決定する。
示されている。図２の構成は、図１の構成の１変形であ
り、増幅回路Ｔp およびＴn の非反転端子が互いに接続
され、出力端子ＯＵＴと接地との間に接続されＲf1およ
びＲf2で示される２つの抵抗によって形成される電圧分
配回路の中間ノードにも接続されている。２つの抵抗の
抵抗値の比は、この増幅器のゲインを決定する。
【００１２】
【実施例】以下添付図面を用いて本発明の実施例を詳細
に説明する。図３は、本発明によるクラスＡＢまたはク
ラスＢ増幅器の第１の実施例の構成を示す図である。図
３においても、図２の構成要素と等価な構成要素は同じ
符号で示されている。図３に示されている実施例におい
ては、第１の相互コンダクタンス増幅回路Ｔp 、すなわ
ち、最終段ｐチャネルトランジスタＱpfを制御する増幅
回路は、ソース端子を共通にし、Ｑnd1 およびＱnd2 で
示される１対のｎチャネルＭＯＳＦＥＴトランジスタ、
および、上記の共通のソース端子と電源端子−ＶCCとの
間に接続される第１の定電流源Ｉp によって形成される
差動回路である。トランジスタＱnd2 のドレイン電極は
電源端子＋ＶCCに接続され、トランジスタＱnd1 のドレ
イン電極は上記の第１の相互コンダクタンス増幅回路Ｔ
p の出力端子に接続され、すなわち、最終段トランジス
タＱpfのゲート端子に接続される。上記と完全に対称
に、第２の相互コンダクタンス増幅回路Ｔn 、すなわ
ち、最終段ｎチャネルトランジスタＱnfを制御する増幅
回路は、ソース端子を共通にし、Ｑpd1 およびＱpd2 で
示される１対のｐチャネルＭＯＳＦＥＴトランジスタ、
および、上記の共通のソース端子と電源端子＋ＶCCとの
間に接続される第２の定電流源Ｉn によって形成され
る。トランジスタＱpd2 のドレイン電極は電源端子−Ｖ
CCに接続され、トランジスタＱpd1 のドレイン電極は上
記の第２の相互コンダクタンス増幅回路Ｔn の出力端子
に接続され、すなわち、最終段トランジスタＱnfのゲー
ト端子に接続される。
に説明する。図３は、本発明によるクラスＡＢまたはク
ラスＢ増幅器の第１の実施例の構成を示す図である。図
３においても、図２の構成要素と等価な構成要素は同じ
符号で示されている。図３に示されている実施例におい
ては、第１の相互コンダクタンス増幅回路Ｔp 、すなわ
ち、最終段ｐチャネルトランジスタＱpfを制御する増幅
回路は、ソース端子を共通にし、Ｑnd1 およびＱnd2 で
示される１対のｎチャネルＭＯＳＦＥＴトランジスタ、
および、上記の共通のソース端子と電源端子−ＶCCとの
間に接続される第１の定電流源Ｉp によって形成される
差動回路である。トランジスタＱnd2 のドレイン電極は
電源端子＋ＶCCに接続され、トランジスタＱnd1 のドレ
イン電極は上記の第１の相互コンダクタンス増幅回路Ｔ
p の出力端子に接続され、すなわち、最終段トランジス
タＱpfのゲート端子に接続される。上記と完全に対称
に、第２の相互コンダクタンス増幅回路Ｔn 、すなわ
ち、最終段ｎチャネルトランジスタＱnfを制御する増幅
回路は、ソース端子を共通にし、Ｑpd1 およびＱpd2 で
示される１対のｐチャネルＭＯＳＦＥＴトランジスタ、
および、上記の共通のソース端子と電源端子＋ＶCCとの
間に接続される第２の定電流源Ｉn によって形成され
る。トランジスタＱpd2 のドレイン電極は電源端子−Ｖ
CCに接続され、トランジスタＱpd1 のドレイン電極は上
記の第２の相互コンダクタンス増幅回路Ｔn の出力端子
に接続され、すなわち、最終段トランジスタＱnfのゲー
ト端子に接続される。
【００１３】上記のトランジスタＱnd2 およびＱpd2 の
ゲート端子は、上記の２つの相互コンダクタンス増幅回
路の非反転端子に接続され、したがって、それらはフィ
ードバックシステムＲf1およびＲf2に接続される。トラ
ンジスタＱnd1 およびＱpd1のゲート端子は、同じ増幅
回路の反転端子に接続され、この増幅器の入力端子ＩＮ
に接続される。
ゲート端子は、上記の２つの相互コンダクタンス増幅回
路の非反転端子に接続され、したがって、それらはフィ
ードバックシステムＲf1およびＲf2に接続される。トラ
ンジスタＱnd1 およびＱpd1のゲート端子は、同じ増幅
回路の反転端子に接続され、この増幅器の入力端子ＩＮ
に接続される。
【００１４】この例では、この増幅器の非動作時電流を
決定する複数の基準電圧発生回路は、それぞれ、最終段
トランジスタＱpfの偏極(polarization)に関しては、抵
抗Ｒ p 、トランジスタＱnd1 、および、定電流源Ｉp の
直列接続からなり、他方、最終段トランジスタＱnfの偏
極(polarization)に関しては、抵抗Ｒn 、トランジスタ
Ｑpd1 、および、定電流源Ｉn の直列接続からなる。上
記の２つの相互コンダクタンス増幅回路および基準電圧
発生回路は、例えば図２に示されているように分離して
示すことが不可能であるように、複数の構成要素を共通
にする。
決定する複数の基準電圧発生回路は、それぞれ、最終段
トランジスタＱpfの偏極(polarization)に関しては、抵
抗Ｒ p 、トランジスタＱnd1 、および、定電流源Ｉp の
直列接続からなり、他方、最終段トランジスタＱnfの偏
極(polarization)に関しては、抵抗Ｒn 、トランジスタ
Ｑpd1 、および、定電流源Ｉn の直列接続からなる。上
記の２つの相互コンダクタンス増幅回路および基準電圧
発生回路は、例えば図２に示されているように分離して
示すことが不可能であるように、複数の構成要素を共通
にする。
【００１５】上記の２つの定電流源の電流Ｉp およびＩ
n （それぞれ定電流源そのものと同じ符号で示してい
る）は次の条件を満たすべきである。 Ｉp ＝Ｎ・Ｖref ( Ｑpf) ／Ｒp 、およびＩn ＝Ｎ・Ｖ
ref ( Ｑnf )／Ｒn ここで、Ｎは、２つの差動対のトランジスタの間の寸法
比に依存する数であり、Ｖref ( Ｑpf) およびＶref (
Ｑnf )は、それぞれ、非動作時電流を実現するために最
終段トランジスタＱpfおよびＱnfのソースおよびゲート
間に印加される電圧である。トランジスタ間の寸法比、
また、その結果として、上記の数Ｎは、最終段トランジ
スタの（最大ドレイン電流に対応する）最大ゲート・ソ
ース電圧Ｖ gsmax を考慮して決定される。回路の上側部
分を考慮すると、もし、Ｖgsmax ≦２・Ｖref ( Ｑpf)
であれば、トランジスタＱnd1 およびＱnd2 は等しい面
積(areas) を有する。事実、これらの条件においては、
非動作状態で、電流Ｉp はＱ nd1 およびＱnd2 の間で等
しい部分に分けられ、Ｖgsmax ＝（１／２）Ｉp ・Ｒ p
となる。他方で、差動増幅回路は完全にアンバランスに
なると、抵抗Ｒp における電圧降下は、Ｖgsmax ＝Ｉp
・Ｒp となる。
n （それぞれ定電流源そのものと同じ符号で示してい
る）は次の条件を満たすべきである。 Ｉp ＝Ｎ・Ｖref ( Ｑpf) ／Ｒp 、およびＩn ＝Ｎ・Ｖ
ref ( Ｑnf )／Ｒn ここで、Ｎは、２つの差動対のトランジスタの間の寸法
比に依存する数であり、Ｖref ( Ｑpf) およびＶref (
Ｑnf )は、それぞれ、非動作時電流を実現するために最
終段トランジスタＱpfおよびＱnfのソースおよびゲート
間に印加される電圧である。トランジスタ間の寸法比、
また、その結果として、上記の数Ｎは、最終段トランジ
スタの（最大ドレイン電流に対応する）最大ゲート・ソ
ース電圧Ｖ gsmax を考慮して決定される。回路の上側部
分を考慮すると、もし、Ｖgsmax ≦２・Ｖref ( Ｑpf)
であれば、トランジスタＱnd1 およびＱnd2 は等しい面
積(areas) を有する。事実、これらの条件においては、
非動作状態で、電流Ｉp はＱ nd1 およびＱnd2 の間で等
しい部分に分けられ、Ｖgsmax ＝（１／２）Ｉp ・Ｒ p
となる。他方で、差動増幅回路は完全にアンバランスに
なると、抵抗Ｒp における電圧降下は、Ｖgsmax ＝Ｉp
・Ｒp となる。
【００１６】他方で、もし、Ｖgsmax ≧２・Ｖref ( Ｑ
pf) であれば、トランジスタＱnd1の面積(areas) は、
これに対応して、トランジスタＱnd2 の面積より小さく
なるべきである。例えば、もし、Ｖref ( Ｑpf) ／Ｒp
＝Ｖgsmax ／１１Ｒp であれば、トランジスタＱnd1 の
面積(areas) は、トランジスタＱnd2 の面積の１／１０
であり、Ｉp ＝１１・Ｖref ( Ｑpf) ／Ｒp であるべき
である。同様な考えは、この回路の下側の構成にも適用
される。
pf) であれば、トランジスタＱnd1の面積(areas) は、
これに対応して、トランジスタＱnd2 の面積より小さく
なるべきである。例えば、もし、Ｖref ( Ｑpf) ／Ｒp
＝Ｖgsmax ／１１Ｒp であれば、トランジスタＱnd1 の
面積(areas) は、トランジスタＱnd2 の面積の１／１０
であり、Ｉp ＝１１・Ｖref ( Ｑpf) ／Ｒp であるべき
である。同様な考えは、この回路の下側の構成にも適用
される。
【００１７】図４の実施例において、基準電圧発生回路
Ｖref ( Ｑpf) およびＶref ( Ｑnf)は、２つのＭＯＳ
ＦＥＴ（うち１つはｐチャネルでＱprefで示され、他方
はｎチャネルでＱnrefで示される）から形成される。こ
れらのＭＯＳＦＥＴの各々のゲート端子とドレイン端子
とは接続され、２つのＭＯＳＦＥＴのこれらの接続点
は、定電流源Ｉref の両端子にそれぞれ接続される。ま
た、これらのＭＯＳＦＥＴのソース端子は、それぞれ、
正電圧源＋ＶCCおよび負電圧源−ＶCCに接続される。相
互コンダクタンス増幅回路Ｔp およびＴn は、各々が、
ソース端子同士を接続した１対のＭＯＳＦＥＴトランジ
スタを具備する差動回路である。増幅回路Ｔp は２つの
ｎチャネルトランジスタＱ１およびＱ２を具備し、これ
らのトランジスタのソース電極は定電流源Ｉp ′を介し
て負電圧源−ＶCCに接続される。これらのトランジスタ
のドレイン電極と正電圧源＋ＶCCとの間には負荷として
ｐチャネルトランジスタＱ３およびＱ４が接続され、カ
レント・ミラー回路を形成している。増幅回路Ｔp の出
力端子として、トランジスタＱ１のドレイン電極は、ト
ランジスタＱpfのゲート電極に接続され、また、抵抗Ｒ
p ′の１端にも接続される。増幅回路Ｔn は、増幅回路
Ｔp と完全に相似しているが、但し、相補的に構成さ
れ、ソースを共通にするｐチャネルトランジスタＱ５お
よびＱ６、定電流源Ｉn ′、および、カレント・ミラー
型で負荷として接続されるｎチャネルトランジスタＱ７
およびＱ８を接続する。
Ｖref ( Ｑpf) およびＶref ( Ｑnf)は、２つのＭＯＳ
ＦＥＴ（うち１つはｐチャネルでＱprefで示され、他方
はｎチャネルでＱnrefで示される）から形成される。こ
れらのＭＯＳＦＥＴの各々のゲート端子とドレイン端子
とは接続され、２つのＭＯＳＦＥＴのこれらの接続点
は、定電流源Ｉref の両端子にそれぞれ接続される。ま
た、これらのＭＯＳＦＥＴのソース端子は、それぞれ、
正電圧源＋ＶCCおよび負電圧源−ＶCCに接続される。相
互コンダクタンス増幅回路Ｔp およびＴn は、各々が、
ソース端子同士を接続した１対のＭＯＳＦＥＴトランジ
スタを具備する差動回路である。増幅回路Ｔp は２つの
ｎチャネルトランジスタＱ１およびＱ２を具備し、これ
らのトランジスタのソース電極は定電流源Ｉp ′を介し
て負電圧源−ＶCCに接続される。これらのトランジスタ
のドレイン電極と正電圧源＋ＶCCとの間には負荷として
ｐチャネルトランジスタＱ３およびＱ４が接続され、カ
レント・ミラー回路を形成している。増幅回路Ｔp の出
力端子として、トランジスタＱ１のドレイン電極は、ト
ランジスタＱpfのゲート電極に接続され、また、抵抗Ｒ
p ′の１端にも接続される。増幅回路Ｔn は、増幅回路
Ｔp と完全に相似しているが、但し、相補的に構成さ
れ、ソースを共通にするｐチャネルトランジスタＱ５お
よびＱ６、定電流源Ｉn ′、および、カレント・ミラー
型で負荷として接続されるｎチャネルトランジスタＱ７
およびＱ８を接続する。
【００１８】なお、図１〜４の構成においては、接地端
子が、それぞれの増幅器の入力端子および出力端子に共
通の基準端子となっている。図５の実施例において、基
準電圧発生回路Ｖref ( Ｑpf) およびＶref ( Ｑnf)
は、図４を参照して説明したものと同じである。但し、
相互コンダクタンス増幅回路Ｔp およびＴn は分離され
て形成され、且つ、互いに接続されている。更に、２つ
の相互コンダクタンス増幅回路は差動型の回路構成を有
するように構成される。ここで、これらの相互コンダク
タンス増幅回路の構成要素は、個々の相互コンダクタン
ス増幅回路にのみ属すると考えるべきではなく、図２の
機能ブロック図に対応するものである。この差動構成
は、２つのＭＯＳＦＥＴトランジスタＱ１′（ｎチャネ
ル）およびＱ３′（ｐチャネル）を具備する第１の回路
分岐を具備する。これら２つのＭＯＳＦＥＴトランジス
タＱ１′およびＱ３′の各々のゲート電極はドレイン電
極に接続し、また、ソース電極同士は接続され、この差
動回路の反転入力端子ＩＮ−を形成する。そして、ＭＯ
ＳＦＥＴトランジスタＱ１′のドレイン電極は定電流源
Ｇ１を介して正電圧源＋ＶCCに接続し、ＭＯＳＦＥＴト
ランジスタＱ３′のドレイン電極は、定電流源Ｇ２を介
して負電圧源−ＶCCに接続する。上記の差動構成は、ま
た、２つのＭＯＳＦＥＴトランジスタＱ２′（ｎチャネ
ル）およびＱ４′（ｐチャネル）を具備する第２の回路
分岐を具備する。これら２つのＭＯＳＦＥＴトランジス
タＱ２′およびＱ４′のソース電極同士は接続され、こ
の差動回路の非反転入力端子ＩＮ＋を形成する。そし
て、これらのＭＯＳＦＥＴトランジスタＱ２′およびＱ
４′のゲート電極は、それぞれ、上記のＭＯＳＦＥＴト
ランジスタＱ１′およびＱ３′のゲート電極に接続され
る。更に、ＭＯＳＦＥＴトランジスタＱ２′のドレイン
電極は、ゲート電極とドレイン電極とを接続するｐチャ
ネルＭＯＳＦＥＴトランジスタＱ５′を介して正電圧源
＋ＶCCに接続し、ＭＯＳＦＥＴトランジスタＱ４′のド
レイン電極は、ゲート電極とドレイン電極とを接続する
ｎチャネルＭＯＳＦＥＴトランジスタＱ８′を介して負
電圧源−ＶCCに接続する。２つのｐチャネルトランジス
タＱ６′およびＱ７′はトランジスタＱ５′に、そし
て、２つのｎチャネルトランジスタＱ９′およびＱ１
０′はトランジスタＱ８′に、それぞれ、カレント・ミ
ラー配置で接続される。トランジスタＱ６′のドレイン
電極は、最終段ｎチャネルトランジスタＱnfのゲート電
極に接続され、トランジスタＱ７′のドレイン電極は、
最終段ｐチャネルトランジスタＱpfのゲート電極に接続
される。同様に、トランジスタＱ１０′のドレイン電極
は、最終段ｎチャネルトランジスタＱnfのゲート電極に
接続され、トランジスタＱ９′のドレイン電極は、最終
段ｐチャネルトランジスタＱpfのゲート電極に接続され
る。上記の差動構成の入力端子は、図示しないが、もし
必要ならば、適当な偏極手段に接続される。例えば、入
力端子ＩＮ＋は接地され得、入力端子ＩＮ−は、直列に
接続された抵抗を介して信号発生源に接続され得る。こ
の実施例では、入力信号は、２つの入力端子ＩＮ−およ
びＩＮ＋の間に印加され、この増幅器の入力と出力との
間にはフィードバックシステムが設けられていないこと
に注意すべきである。
子が、それぞれの増幅器の入力端子および出力端子に共
通の基準端子となっている。図５の実施例において、基
準電圧発生回路Ｖref ( Ｑpf) およびＶref ( Ｑnf)
は、図４を参照して説明したものと同じである。但し、
相互コンダクタンス増幅回路Ｔp およびＴn は分離され
て形成され、且つ、互いに接続されている。更に、２つ
の相互コンダクタンス増幅回路は差動型の回路構成を有
するように構成される。ここで、これらの相互コンダク
タンス増幅回路の構成要素は、個々の相互コンダクタン
ス増幅回路にのみ属すると考えるべきではなく、図２の
機能ブロック図に対応するものである。この差動構成
は、２つのＭＯＳＦＥＴトランジスタＱ１′（ｎチャネ
ル）およびＱ３′（ｐチャネル）を具備する第１の回路
分岐を具備する。これら２つのＭＯＳＦＥＴトランジス
タＱ１′およびＱ３′の各々のゲート電極はドレイン電
極に接続し、また、ソース電極同士は接続され、この差
動回路の反転入力端子ＩＮ−を形成する。そして、ＭＯ
ＳＦＥＴトランジスタＱ１′のドレイン電極は定電流源
Ｇ１を介して正電圧源＋ＶCCに接続し、ＭＯＳＦＥＴト
ランジスタＱ３′のドレイン電極は、定電流源Ｇ２を介
して負電圧源−ＶCCに接続する。上記の差動構成は、ま
た、２つのＭＯＳＦＥＴトランジスタＱ２′（ｎチャネ
ル）およびＱ４′（ｐチャネル）を具備する第２の回路
分岐を具備する。これら２つのＭＯＳＦＥＴトランジス
タＱ２′およびＱ４′のソース電極同士は接続され、こ
の差動回路の非反転入力端子ＩＮ＋を形成する。そし
て、これらのＭＯＳＦＥＴトランジスタＱ２′およびＱ
４′のゲート電極は、それぞれ、上記のＭＯＳＦＥＴト
ランジスタＱ１′およびＱ３′のゲート電極に接続され
る。更に、ＭＯＳＦＥＴトランジスタＱ２′のドレイン
電極は、ゲート電極とドレイン電極とを接続するｐチャ
ネルＭＯＳＦＥＴトランジスタＱ５′を介して正電圧源
＋ＶCCに接続し、ＭＯＳＦＥＴトランジスタＱ４′のド
レイン電極は、ゲート電極とドレイン電極とを接続する
ｎチャネルＭＯＳＦＥＴトランジスタＱ８′を介して負
電圧源−ＶCCに接続する。２つのｐチャネルトランジス
タＱ６′およびＱ７′はトランジスタＱ５′に、そし
て、２つのｎチャネルトランジスタＱ９′およびＱ１
０′はトランジスタＱ８′に、それぞれ、カレント・ミ
ラー配置で接続される。トランジスタＱ６′のドレイン
電極は、最終段ｎチャネルトランジスタＱnfのゲート電
極に接続され、トランジスタＱ７′のドレイン電極は、
最終段ｐチャネルトランジスタＱpfのゲート電極に接続
される。同様に、トランジスタＱ１０′のドレイン電極
は、最終段ｎチャネルトランジスタＱnfのゲート電極に
接続され、トランジスタＱ９′のドレイン電極は、最終
段ｐチャネルトランジスタＱpfのゲート電極に接続され
る。上記の差動構成の入力端子は、図示しないが、もし
必要ならば、適当な偏極手段に接続される。例えば、入
力端子ＩＮ＋は接地され得、入力端子ＩＮ−は、直列に
接続された抵抗を介して信号発生源に接続され得る。こ
の実施例では、入力信号は、２つの入力端子ＩＮ−およ
びＩＮ＋の間に印加され、この増幅器の入力と出力との
間にはフィードバックシステムが設けられていないこと
に注意すべきである。
【００１９】図５の回路の動作について以下に考察す
る。非動作状態では、すなわち、入力端子ＩＮ−および
ＩＮ＋の間に何ら信号が存在しないときには２つの定電
流源Ｇ１およびＧ２によって決定される電流がトランジ
スタＱ１′およびＱ３′を通って流れる。トランジスタ
Ｑ２′およびＱ４′の寸法がトランジスタＱ１′および
Ｑ３′の寸法と等しいときには、トランジスタＱ１′お
よびＱ３′を通って流れる電流と同じ電流が、また、ト
ランジスタＱ２′およびＱ４′を通って流れる。この同
じ電流は、トランジスタＱ５′を通過すると共に、トラ
ンジスタＱ６′およびＱ７′にて反映され、また、トラ
ンジスタＱ８′を通過すると共に、トランジスタＱ９′
およびＱ１０′にて反映される。トランジスタＱ６′を
流れる電流はトランジスタＱ１０′を通って流れる電流
に等しいので、抵抗Ｒn ′を通って電流は流れず、且
つ、トランジスタＱnfのゲート電極の電圧は、トランジ
スタＱ nfref および定電流源Ｉref によって形成される
基準電圧発生回路によって決定される基準電圧Ｖref (
Ｑnf )に等しくなる。同様に、トランジスタＱ９′を流
れる電流はトランジスタＱ７′を通って流れる電流に等
しいので、抵抗Ｒp ′を通って電流は流れず、且つ、ト
ランジスタＱpfのゲート電極の電圧は、トランジスタＱ
pfref および定電流源Ｉref によって形成される基準電
圧発生回路によって決定される基準電圧Ｖref ( Ｑpf)
に等しくなる。したがって、上記の同じ電流、すなわ
ち、非動作時電流は、最終段トランジスタＱnfおよびＱ
pfを流れ、負荷Ｚo には何ら電流は流れない。
る。非動作状態では、すなわち、入力端子ＩＮ−および
ＩＮ＋の間に何ら信号が存在しないときには２つの定電
流源Ｇ１およびＧ２によって決定される電流がトランジ
スタＱ１′およびＱ３′を通って流れる。トランジスタ
Ｑ２′およびＱ４′の寸法がトランジスタＱ１′および
Ｑ３′の寸法と等しいときには、トランジスタＱ１′お
よびＱ３′を通って流れる電流と同じ電流が、また、ト
ランジスタＱ２′およびＱ４′を通って流れる。この同
じ電流は、トランジスタＱ５′を通過すると共に、トラ
ンジスタＱ６′およびＱ７′にて反映され、また、トラ
ンジスタＱ８′を通過すると共に、トランジスタＱ９′
およびＱ１０′にて反映される。トランジスタＱ６′を
流れる電流はトランジスタＱ１０′を通って流れる電流
に等しいので、抵抗Ｒn ′を通って電流は流れず、且
つ、トランジスタＱnfのゲート電極の電圧は、トランジ
スタＱ nfref および定電流源Ｉref によって形成される
基準電圧発生回路によって決定される基準電圧Ｖref (
Ｑnf )に等しくなる。同様に、トランジスタＱ９′を流
れる電流はトランジスタＱ７′を通って流れる電流に等
しいので、抵抗Ｒp ′を通って電流は流れず、且つ、ト
ランジスタＱpfのゲート電極の電圧は、トランジスタＱ
pfref および定電流源Ｉref によって形成される基準電
圧発生回路によって決定される基準電圧Ｖref ( Ｑpf)
に等しくなる。したがって、上記の同じ電流、すなわ
ち、非動作時電流は、最終段トランジスタＱnfおよびＱ
pfを流れ、負荷Ｚo には何ら電流は流れない。
【００２０】次に、２つの入力端子ＩＮ−およびＩＮ＋
の間に信号を印加することによる上記の差動回路のイン
バランスについて、例えば、入力端子ＩＮ＋における電
位が入力端子ＩＮ−における電位より高い場合について
考察する。このインバランスによってトランジスタＱ
４′における電流が増加し、トランジスタＱ２′におけ
る電流が減少する。その結果、トランジスタＱ８′、Ｑ
９′、および、Ｑ１０′における電流が増加し、トラン
ジスタＱ５′、Ｑ６′、および、Ｑ７′における電流が
減少する。トランジスタＱ６′における電流とトランジ
スタＱ１０′における電流とが異なることにより、ま
た、トランジスタＱ９′における電流とトランジスタＱ
７′における電流とが異なることにより、トランジスタ
Ｑpfのゲートおよびソース間の電圧Ｖgs( Ｑpf) が基準
電圧Ｖref ( Ｑpf) に対して増加し、トランジスタＱnf
のゲートおよびソース間の電圧Ｖgs( Ｑnf) が基準電圧
Ｖref( Ｑnf) に対して減少するように、それぞれ異な
る電流が抵抗Ｒn ′およびＲp′を通って流れる。その
結果、２つの最終段トランジスタを通って流れる電流も
また異なり、２つの最終段トランジスタを通って流れる
電流の差に等しい電流が負荷Ｚo を通って流れる。
の間に信号を印加することによる上記の差動回路のイン
バランスについて、例えば、入力端子ＩＮ＋における電
位が入力端子ＩＮ−における電位より高い場合について
考察する。このインバランスによってトランジスタＱ
４′における電流が増加し、トランジスタＱ２′におけ
る電流が減少する。その結果、トランジスタＱ８′、Ｑ
９′、および、Ｑ１０′における電流が増加し、トラン
ジスタＱ５′、Ｑ６′、および、Ｑ７′における電流が
減少する。トランジスタＱ６′における電流とトランジ
スタＱ１０′における電流とが異なることにより、ま
た、トランジスタＱ９′における電流とトランジスタＱ
７′における電流とが異なることにより、トランジスタ
Ｑpfのゲートおよびソース間の電圧Ｖgs( Ｑpf) が基準
電圧Ｖref ( Ｑpf) に対して増加し、トランジスタＱnf
のゲートおよびソース間の電圧Ｖgs( Ｑnf) が基準電圧
Ｖref( Ｑnf) に対して減少するように、それぞれ異な
る電流が抵抗Ｒn ′およびＲp′を通って流れる。その
結果、２つの最終段トランジスタを通って流れる電流も
また異なり、２つの最終段トランジスタを通って流れる
電流の差に等しい電流が負荷Ｚo を通って流れる。
【００２１】上記の幾つかの異なる実施例を実際に解析
することにより、本発明の増幅器は、２つの最終段トラ
ンジスタの制御が連続して行われるため、また、非動作
時電流を決定する回路と負荷に要求される電流を供給す
る回路とが互いに実質的に独立に動作するために、２つ
の最終段トランジスタの一方と他方の間で切り換わると
きに高い線型性および低い歪みを実現する。このことに
より、更に、非動作時電流の値を高い精度で低い値にセ
ットでき、最終段構成要素の動作が制御回路によって制
限されることが全く無いので、最大出力電流と非動作時
電流との比を高くすることができる。２つの相補的な最
終段構成要素の制御回路の全体的な対称性から導かれる
補償の可能性によって、温度および製造プロセスにおけ
るパラメータの変化への依存性はかなりの程度制限され
得る。最後に、回路の簡素さは明らかであり、それ故、
本発明による増幅器は、面積が非常に制限された集積回
路における製造に適している。
することにより、本発明の増幅器は、２つの最終段トラ
ンジスタの制御が連続して行われるため、また、非動作
時電流を決定する回路と負荷に要求される電流を供給す
る回路とが互いに実質的に独立に動作するために、２つ
の最終段トランジスタの一方と他方の間で切り換わると
きに高い線型性および低い歪みを実現する。このことに
より、更に、非動作時電流の値を高い精度で低い値にセ
ットでき、最終段構成要素の動作が制御回路によって制
限されることが全く無いので、最大出力電流と非動作時
電流との比を高くすることができる。２つの相補的な最
終段構成要素の制御回路の全体的な対称性から導かれる
補償の可能性によって、温度および製造プロセスにおけ
るパラメータの変化への依存性はかなりの程度制限され
得る。最後に、回路の簡素さは明らかであり、それ故、
本発明による増幅器は、面積が非常に制限された集積回
路における製造に適している。
【００２２】以上、本発明の幾つかの実施例のみについ
て図示し、説明したが、同じ発明概念の範囲の中で明ら
かに多くの変形が考えられ得る。例えば、前記相互コン
ダクタンス増幅回路は、ＭＯＳＦＥＴトランジスタの代
わりにバイポーラトランジスタによって構成され得、抵
抗Ｒn （Ｒn ′）およびＲp （Ｒp ′）は、ドレイン電
極とゲート電極との間を短絡したＭＯＳＦＥＴトランジ
スタの構成を実質的に有する抵抗手段であってもよい。
更に、ＭＯＳＦＥＴパワー・トランジスタＱpfおよびＱ
nfの代わりに、それぞれ１を超える数のトランジスタを
具備するパワー部品を設けることができる。
て図示し、説明したが、同じ発明概念の範囲の中で明ら
かに多くの変形が考えられ得る。例えば、前記相互コン
ダクタンス増幅回路は、ＭＯＳＦＥＴトランジスタの代
わりにバイポーラトランジスタによって構成され得、抵
抗Ｒn （Ｒn ′）およびＲp （Ｒp ′）は、ドレイン電
極とゲート電極との間を短絡したＭＯＳＦＥＴトランジ
スタの構成を実質的に有する抵抗手段であってもよい。
更に、ＭＯＳＦＥＴパワー・トランジスタＱpfおよびＱ
nfの代わりに、それぞれ１を超える数のトランジスタを
具備するパワー部品を設けることができる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
高い線型性、小さいスイッチング歪み、最大出力電流と
非動作時電流との間の大きな比、温度および製造時の変
動によらない非動作時電流、回路の簡素さを実現するこ
とができる。
高い線型性、小さいスイッチング歪み、最大出力電流と
非動作時電流との間の大きな比、温度および製造時の変
動によらない非動作時電流、回路の簡素さを実現するこ
とができる。
【図１】本発明の増幅器の基本ブロック図である。
【図２】図１の構成の１変形を示すブロック図である。
【図３】本発明による増幅器の第１の実施例の構成を示
す図である。
す図である。
【図４】本発明による増幅器の第２の実施例の構成を示
す図である。
す図である。
【図５】本発明による増幅器の第３の実施例の構成を示
す図である。
す図である。
Ｑpf，Ｑnf…ＭＯＳ型電界効果トランジスタ ＋ＶCC…正電源電圧端子 −ＶCC…負電源電圧端子 Ｔp ，Ｔn …差動型相互コンダクタンス増幅回路 Ｒp ，Ｒn ，Ｒp ′，Ｒn ′…抵抗 Ｖref （Ｑpf) ，Ｖref （Ｑnf) …（基準）電圧発生回
路 Ｆp ，Ｆn …フィードバックシステム Ｚo …負荷 ＩＮ…入力端子 ＯＵＴ…出力端子
路 Ｆp ，Ｆn …フィードバックシステム Ｚo …負荷 ＩＮ…入力端子 ＯＵＴ…出力端子
Claims (1)
- 【請求項１】 各々が第１および第２の被制御電流電極
と１つの制御電極とを有し、互いに相補的であって、プ
ッシュプル型に接続され、各々の前記第１の被制御電流
電極をそれぞれ電源の第１および第２の端子（＋ＶCC，
−ＶCC）に接続し、前記第２の被制御電流電極同士を互
いに接続すると共に増幅器の出力端子（ＯＵＴ）にも接
続してなる第１および第２の電界効果トランジスタ（Ｑ
pf，Ｑnf）と、 前記第１および第２の電界効果トランジスタ（Ｑpf，Ｑ
nf）の前記制御電極に接続される１つの出力端子を各々
が有する第１および第２の相互コンダクタンス増幅回路
（Ｔp ，Ｔn ）であって、該第１および第２の相互コン
ダクタンス増幅回路（Ｔp ，Ｔn ）の各々が、他方の相
互コンダクタンス増幅回路の入力端子に接続されて、当
該増幅器の１つの入力端子（ＩＮ）を形成するような入
力端子を有し、非動作状態において実質的にゼロである
出力電流を有するように設計された前記第１および第２
の相互コンダクタンス増幅回路（Ｔp ，Ｔn ）と、 それぞれが前記第１および第２の電界効果トランジスタ
（Ｑpf，Ｑnf）の前記制御電極に接続される第１および
第２の電圧発生回路（Ｖref （Ｑpf) ，Ｖref（Ｑnf)
）であって、該第１および第２の電圧発生回路（Ｖ
ref （Ｑpf) ，Ｖref （Ｑnf) ）の電圧は、非動作時に
前記第１および第２の電界効果トランジスタ（Ｑpf，Ｑ
nf）を通って流れる電流に実質的に等しい電流を決定す
るように選択される第１および第２の電圧発生回路（Ｖ
ref （Ｑpf) ，Ｖref （Ｑnf) ）と、前記第１および第
２の電界効果トランジスタ（Ｑpf，Ｑnf）の前記制御電
極と前記電源の前記第１および第２の端子（＋ＶCC，−
ＶCC）の間にそれぞれが接続される第１および第２の抵
抗手段とを有してなる前記増幅器において、 前記第１の抵抗手段は、ゲートおよびドレイン電極を共
通にするｐチャネルの第１の電界効果基準トランジスタ
（Ｑpref）を介して前記第１の電源端子（＋ＶCC）に接
続される第１の抵抗（Ｒp ′）であり、前記第２の抵抗
手段は、ゲートおよびドレイン電極を共通にするｎチャ
ネルの第２の電界効果基準トランジスタ（Ｑnref）を介
して前記第２の電源端子（−ＶCC）に接続される第２の
抵抗（Ｒn ′）であり、前記第１の電界効果基準トラン
ジスタの前記共通のゲートおよびドレイン電極と前記第
２の電界効果基準トランジスタの前記共通のゲートおよ
びドレイン電極との間には、前記第１および第２の電界
効果基準トランジスタ（Ｑpref, Ｑnref）と共に前記第
１および第２の電圧発生回路（Ｖref （Ｑpf) ，Ｖref
（Ｑnf) ）を形成するように、基準電流発生回路（Ｉ
ref ）が接続され、 前記第１および第２の相互コンダク
タンス増幅回路（Ｔ p ，Ｔ n ）は差動型に構成され、該
差動型の構成は、 前記第１および第２の電源端子（＋Ｖ CC ，−Ｖ CC ）の間
に挿入される第１の回路分岐であって、 前記第１の電源端子（＋Ｖ CC ）に接続される端子を有す
る第１の定電流発生回路（Ｇ１）と、 第１および第２の被制御電流電極および第１の制御電極
を有し、その第１の被制御電流電極をその第１の制御電
極に接続する第１の導電型の第１のトランジスタ（Ｑ
１′）と、 第３および第４の被制御電流電極および第２の制御電極
を有し、その第３の被制御電流電極をその第２の制御電
極に接続する第２の導電型の第２のトランジスタ（Ｑ
３′）と、 前記第２の電源端子（−Ｖ CC ）に接続される端子を有す
る第２の定電流発生回路（Ｇ２）とを、互いに直列に具
備し、 前記第１および第２のトランジスタ（Ｑ１′，Ｑ３′）
の前記第２および第４の被制御電流電極は互いに接続さ
れて、当該増幅器の前記入力端子（ＩＮ）を構成する、
前記差動型構成の前記反転入力端子を形成する第１の回
路分岐と、 各々が第５および第６の被制御電流電極および第３の制
御電極を有する第３および第４のトランジスタ（Ｑ
２′，Ｑ４′）を具備する第２の回路分岐であって、 前記第３および第４のトランジスタ（Ｑ２′，Ｑ４′）
は、それぞれ前記第１および第２の導電型であって、 当該増幅器のもう１つの入力端子を構成する前記差動構
成の非反転入力端子（ＩＮ＋）を形成するように前記第
３および第４のトランジスタ（Ｑ２′，Ｑ４′）の前記
第５の被制御電流電極同士を接続し、 前記第３および第４のトランジスタ（Ｑ２′，Ｑ４′）
の前記第３の制御電極を前記第１の回路分岐の前記第１
および第２のトランジスタ（Ｑ１′，Ｑ３′）の前記第
１および第２の制御電極にそれぞれ接続し、 前記第２および第１の導電型で、各々が第７および第８
の被制御電流電極および第４の制御電極を有し、各々の
前記第７の被制御電流電極と前記第４の制御電極とを接
続する第５および第６のトランジスタ（Ｑ５′，Ｑ
８′）の前記第４の制御電極に、前記第３および第４の
トランジスタ（Ｑ２′，Ｑ４′）の前記第６の被制御電
流電極を、それぞれ接続し、更に、前記第５および第６
のトランジスタ（Ｑ５′，Ｑ８′）の前記第８の被制御
電流電極に、それぞれ、前記第１および第２の電源端子
（＋Ｖ CC ，−Ｖ CC ）を接続する第２の回路分岐と、 各々が第９および第１０の被制御電流電極および第５の
制御電極を有する、前記第２の導電型の第１の対のトラ
ンジスタ（Ｑ６′，Ｑ７′）であって、該第１の対のト
ランジスタ（Ｑ６′，Ｑ７′）の前記第５の制御電極を
前記第５のトランジスタ（Ｑ５′）の前記第４の制御電
極に接続し、前記第１の対のトランジスタ（Ｑ６′，Ｑ
７′）の前記第９の被制御電流電極を前記第１の電源端
子（＋Ｖ CC ）に接続し、前記第１の対のトランジスタ
（Ｑ６′，Ｑ７′）の一方の前記第１０の被制御電流電
極を前記第２の電界効果トランジスタ（Ｑ nf ）の前記制
御電極に接続し、他方の前記第１０の被制御電流電極を
前記第１の電界効果トランジスタ（Ｑ pf ）の前記制御電
極に接続する第１の対のトランジスタ（Ｑ６′，Ｑ
７′）と、 各々が第１１および第１２の被制御電流電極および第６
の制御電極を有する、前記第１の導電型の第２の対のト
ランジスタ（Ｑ９′，Ｑ１０′）であって、該第２の対
のトランジスタ（Ｑ９′，Ｑ１０′）の前記第６の制御
電極を前記第６のトランジスタ（Ｑ８′）の前記第４の
制御電極に接続し、前記第２の対のトランジスタ（Ｑ
９′，Ｑ１０′）の前記第１１の被制御電流電極を前記
第２の電源端子（−Ｖ CC ）に接続し、前記第２の対のト
ランジスタ（Ｑ９′，Ｑ１０′）の一方の前記第１２の
被制御電流電極を前記第１の電界効果トランジスタ（Ｑ
pf ）の前記制御電極に接続し、他方の前記第１２の被制
御電流電極を前記第２の電界効果トランジスタ（Ｑ nf ）
の前記制御電極に接続する前記第２の対のトランジス タ
（Ｑ９′，Ｑ１０′）とを具備することを特徴とする増
幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94830239A EP0684698B1 (en) | 1994-05-23 | 1994-05-23 | Class AB output amplifier stage |
| IT94830239:3 | 1994-05-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321568A JPH07321568A (ja) | 1995-12-08 |
| JP2688477B2 true JP2688477B2 (ja) | 1997-12-10 |
Family
ID=8218447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7124009A Expired - Lifetime JP2688477B2 (ja) | 1994-05-23 | 1995-05-23 | 増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5621357A (ja) |
| EP (1) | EP0684698B1 (ja) |
| JP (1) | JP2688477B2 (ja) |
| DE (1) | DE69421692T2 (ja) |
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| US7098736B2 (en) | 2003-01-16 | 2006-08-29 | Fuji Electric Device Technology Co., Ltd. | Amplifier circuit |
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| US10177713B1 (en) | 2016-03-07 | 2019-01-08 | Ali Tasdighi Far | Ultra low power high-performance amplifier |
| IT201700100359A1 (it) * | 2017-09-07 | 2019-03-07 | St Microelectronics Srl | Circuito amplificatore, sistema e dispositivo corrispondenti |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1995-05-23 JP JP7124009A patent/JP2688477B2/ja not_active Expired - Lifetime
- 1995-05-23 US US08/448,259 patent/US5621357A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| EP0684698B1 (en) | 1999-11-17 |
| JPH07321568A (ja) | 1995-12-08 |
| DE69421692T2 (de) | 2000-07-06 |
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