KR19990018189A - 폴디드 캐스 코드 연산 증폭기 회로 - Google Patents

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이재욱
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윤종용
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Abstract

본 발명의 연산 증폭기 회로는 차동 입력 신호를 입력받기 위한 제1차 동 입력 쌍과 제1 및 제2 차동 출력들을 포함하는 차동 출력 쌍을 갖는 제1 차동 입력부와; 상기 입력부의 상기 제1차동 출력 쌍에 연결된 제2 차동 입력쌍과, 상기 연산 증폭기 회로의 제1출력에 연결된 제1캐스코드 전류원과, 그리고 상기 연산 증폭기 회로의 제2출력에 연결된 제2캐스코드 전류원을 갖는 캐스코드 전류원부와; 상기 연산 증폭기 회로의 상기 제1출력에 연결된 제1미러 전류원과 상기 연산 증폭기 회로의 상기 제2출력에 연결된 제2미러 전류원을 갖는 캐스코드 전류 미러부 및; 상기 연산 증폭기 회로의 상기 제1 및 제2출력들의 전압들을 받아들여서 상기 제1 및 제2출력들의 직류 바이어스 레벨들이 원하는 레벨보다 높거나 낮을 때 상기 캐스코드 전류원부의 상기 제1 및 제2 캐스코드 전류원들을 통해 흐르는 전류량을 조정하기 위한 제어 신호를 발생하는 바이어스 조정부를 포함한다.

Description

폴디스 캐스 코드 연산 증폭기 회로
본 발명은 아날로그 집적 회로들(analog intergrated circuits)에 관한 것으로서, 더 구체적으로 연산 증폭기(operational amplifier)에 관한 것이다.
일반적으로 op-amp로서 잘 알려진 연산 증폭기 회로는 아날로그 집적회로들(ICs)에서 중요한 구성 요소이다. 이상적인 연산 증폭기는 무한 이득(infinite gain), 무한 입력 임피던스(infinite input impedance) 및 제로 출력 임피던스(zero output impedance)를 갖는 차동 입력 단일 또는 차동 출력 증폭기(single-ended or differential-ended output amplifier)이다. 그러므로, 상기 연산 증폭기는 집적 회로들에서 다양한 응용들에 적합하다.
그러나, 실질적인 연산 증폭기는 이상적인 동작과는 다르게 동작된다. 이러한 다른 동작들 중 주된 영향들은 (1) 정확하게 증폭될 신호들의 주파수 범위를 제한하고, (2) 검출된 신호들의 크기를 더 낮게 제한하며, (3) 상기 증폭기를 구비한 피드백 시스템에 사용되는 수동 소자들의 입력 임피던스 크기를 더 높게 하는 것이다. 따라서, 상기 연산 증폭기(op-amp)의 이득 및 속도는 상기 연산 증폭기의 이상적이지 않은 동작에 의해서 열화된다. 속도 및 이득은 집적 회로에 구현된 전반적인 아날로그 회로의 달성 가능한 정확성 및 속도를 최종적으로 결정하기 때문에 많은 아날로그 집적 회로들에 있어, 연산 증폭기의 이득 및 속도는 가장 중요한 스펙들이다.
반도체 기술이 발전함에 따라 최근 휴대용 기기들에 대한 소비자들의 욕구가 증가하여 개인 휴대 통신 기기 및 노트북 컴퓨터와 같이 소용량의 배터리에 의해서 동작하는 전자 기기들이 빠르게 발전하고 있다. 그리고, 낮은 공급 전원에서 오랜 시간 동안 동작하는 저전압 저전력 회로의 구현은 시스템 설계에 있어서 매우 중요한 요소들 중 하나로 작용하고 있다. 이와 관련하여 현재 여러 가지 저전력 회로 설계를 위한 기법들이 디지탈 및 아날로그 영역에서 연구 개발되고 있다.
디지탈 영역에서 시스템 전력 소모를 줄이기 위한 가장 효과적인 방법들중의 하는 낮은 공급 전원을 사용ㅎ는 것이며, 이러한 경우 디지탈 게이트의 지연 시간을 줄이고 고속 시스템에의 응용이 가능하도록 하기 위해 낮은 문턱 전압의 특성을 갖는 소자가 사용되고 있다. 그러나, 누설 전류의 증가로 인한 정적(static) 전력 소모의 증가 및 낮은 드레솔드 전압(threshold voltage)이 가능한 공정을 필요로 한다는 단점이 있다. 단열(adiabatic)시스템의 경우, 전달된 에너지를 다시 환원시킴으로써 전력 소모를 크게 줄일 수 있다. 그러나, 고밀도를 요구하면서 고속으로 동작하는 시스템의 응용에는 한계가 있다. 그 외에 패스 트랜지스터(pass transistor)을 사용하는 시스템의 경우, 기존의 CMOS 패스 트랜지스터의 속도를 향상시키며 저전압에서도 동작이 가능하도록 하는 다양한 형태의 디지탈 논리 회로가 개발되고 있으나, 드레솔드 전압으로 인한 성능 저하가 보상되어야 한다.
아날로그 직접 회로에서 아날로그 회로 및 디지탈 회로가 공존하는 대규모 혼성 모드(mixde-mode) 집적 회로 시스템에서 전력을 가장 많이 소비하는 블록들 중 하나는 연산 증폭기 회로이며, 저전력 시스템의 구현을 위해 저전압에서 동작하는 CMOS 연산 증폭기 회로의 설계가 필수적이ㄷ. 기존의 저전압 CMOS 연산 증폭기 회로 설계시에는 출력단에 요구되는 큰 출력 신호 폭 및 높은 전압 이득을 얻기 위해 상기 증폭기를 다단 구조로 사용하며, 하나의 연산 증폭기 만을 사용하는 증폭기 구조보다 큰 면적과 큰 소비 전력을 필요로 하는 단점이 있다. 이러한 문제를 전체 시스템 측면에서 해결하기 위한 실례로 여러 단으로 구성된 파이프라인 A/D 변환기 시스템에 적용된 연산 증폭기를 들수 있다.
도1을 참조하면, 종래 기술에 따른 연산 증폭기 회로를 보여주는 회로도가 도시되어 있다. 연산 증폭기 회로는 차동 입력부(100) 및 폴디드 캐스코드 이득단(110)으로 구성되며, 상기 폴디드 캐스코드 이득단 (110)은 캐스코드 전류 미러부 (120)와 캐스코드 전류원부 (130)을 포함한다. 일반적으로, 모오스 아날로그 증폭기 (MOS analog amplifier)의 하나로서 폴디드 캐스코드 증폭기(folded-cascode amplifier) 또는 완전 차동 증폭기(fully-differential amplifier)에 있어서, 그것을 구성하는 트랜지스터들의 매칭 문제와 갑작스러운 온도 변화 및 시간 변화가 발생하는 경우, 출력쌍(OUTN, OUTP)의 DC 바이어스 전압(bias voltage)의 레벨이 원하는 레벨을 이탈할 수 있다. 이러한 경우, 종래 연산 증폭기 회로는 그것의 출력쌍 (OUTN, OUTP)의 바이어스 전압이 원하는 레벨을 벗어날 때 이를 보상할 수 없다.
따라서 본 발명의 목적은 출력단의 안정된 DC 바이어스 전압을 유지할 수 있는 연산 증폭기 회로를 제공하는 것이다.
도1은 종래 기술에 따른 연산 증폭기 회로를 보여주는 회로도;
도2는 본 발명에 따른 연산 증폭기 회로를 보여주는 회로도,
도면의 주요부분에 대한 부호의 설명
100 : 차동 입력부 110 : 폴디드 캐스코드 이득단
120, 150 : 캐스코드 전류 미러부 130 : 캐스코드 전류원부
140 : 바이어스 조정부 160 : 전류 분배부
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 차동입력 신호를 입력받기 위한 제1차동 입력 쌍과 제1 및 제2차동 출력들을 포함하는 차동 출력 쌍을 갖는 제1차동 입력부와; 상기 입력부의 상기 제1차동 출력 쌍에 연결된 제2차동 입력 쌍과, 상기 연산 증폭기 회로의 제1 출력에 연결된 제1캐스코드 전류원과, 그리고 상기 연산 증폭기 회로의 제2출력에 연결된 제2캐스코드 전류원을 갖는 캐스코드 전류원부와; 상기 연산 증폭기 회로의 상기 제1출력에 연결된 제1미러 전류원과 상기 연산 증폭기 회로의 상기 제1출력에 연결된 제2미러 전류원을 갖는 캐스코드 전류 미러부 및; 상기 연산 증폭기 회로의 상기 제1 및 제2출력들의 전압들을 받아들여서 상기 제1 및 제2출력들의 직류 바이어스 레벨들이 원하는 레벨보다 높거나 낮을 때 상기 캐스코드 전류원부의 상기 제1 및 제2 캐스코드 전류원들을 통해 흐르는 전류량을 조정하기 위한 제어 신호를 발생하여서, 상기 제1 및 제2출력들의 직류 바이어스 전압을 안정화시키기 위한 바이어스 조정부를 포함한다.
이 실시예에 있어서, 상기 바이어스 조정부는 상기 직류 바이어스 전압이 상기 원하는 레벨보다 낮을 때 상기 제1 및 제2 캐스코드 전류원부를 통해서 흐르는 전류량이 감소되도록 상기 제어 신호를 발생하고, 상기 직류 바이어스 전압이 상기 원하는 레벨보다 높을 때 상기 제1 및 제2 캐스코드 전류원부를 통해서 흐르는 전류량이 증가되도록 상기 제어 신호를 발생한다.
이 실시예에 있어서, 상기 바이어스 조정부는, 제3 미러 전류원과 제4 미러 전류원들에 접속되며, 상기 제1 및 제2 출력단들의 전압들을 받아들여서 상기 제3미러 전류원을 통해서 공급되는 전류량을 소정 비로 분배함으로써 상기 직류 바이어스 전압이 높을 때와 낮을 때에 각각 대응하는 상기 제어 신호를 출력하는 전류 분배 수단을 포함한다.
이 실시예에 있어서, 상기 전류 분배 수단은, 상기 연산 증폭기 회로의 상기 제1출력에 접속된 게이트 및 상기 전류 미러 수단의 상기 제3미러 전류원과 접지 전위 사이에 형성되는 소오스-드레인 채널을 갖는 제1트랜지스터와; 상기 연산 증폭기 회로의 상기 제2출력에 접속된 게이트 및 상기 제3미러 전류원과 상기 접지 전위 사이에 형성되는 소오스-드레인 채널을 갖는 제2트랜지스터와; 상기 제4미러 전류원과 상기 접지 전위 사이에 형성되는 드레인-소오스 채널 및 상기 제4미러 전류원에 접속된 게이트를 갖는 제3트랜지스터와; 소오스, 드레인 및 게이트를 가지며, 상기 게이트가 상기 제3트랜지스터의 드레인 및 게이트에 공통 접속되고, 상기 소오스가 상기 제3미러 전류원에 접속된 제4트랜지스터 및; 소오스 그리고 상호 접속된 드레인 및 게이트를 가지며, 상기 드레인이 상기 제4트랜지스터의 드레인에 연결되고, 상기 소오스가 상기 접지 전위에 연결되며, 상기 게이트가 상기 캐스코드 전류원부에 접속된 제5트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제1, 제2 및 제4트랜지스터들의 사이즈는 1 : 1 : 2의 비로 구성된다.
이와 같은 회로에 의해서, 연산 증폭기 회로의 출력단의 직류 바이어스 전압을 검출하여 캣코드 전류원부를 통해 흐르는 전류량을 조절할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도2에 의거하여 상세히 설명한다.
도2를 참조하면, 본 발명의 신규한 연산 증폭기 회로는 바이어스 조정부(140)를 제공하며, 상기 바이어스 조정부(140)는 연산 증폭기 회로의 트랜지스터들의 미스매치(mismatch) 및 온도와 시간 변화에 따른 상기 연산 증폭기 회로의 출력들(OUTN, OUTP)의 직류 바이어스 전압 변화를 보정하기 위한 것이다. 이로써, 외부 조건 변화 및 트랜지스터들의 미스매치에 따른 출력단의 직류 바이어스 전압(DC bias voltage)은 안정하게 유지된다.
다시 도2를 참조하면, 본 발명에 따른 연산 증폭기 회로의 회로 구성을 보여주는 회로도가 도시되어 있다. 차동 입력(VIN) 및 차동 출력(VOUT)을 갖는 CMOS 연산 증폭기 회로는 차동 입력부(differential input section)(100), 폴디드 캐스코드 입력단(folded-cascode gain stge)(110) 및 바이어스 조정부(bias regulating section)(140)을 포함한다. 상기 차동 입력은 양의 입력 단자(10)와 음의 입력 단자(12)를 포함한 차동 입력 쌍으로 구성된다. 입력 전압 신호(VIN)은 상기 입력 단자들(10) 및 (12) 양단에 인가된다. 상기 입력 전압(VIN)은 입력 단자들(10) 및 (12)에 각각 인가된 2개의 단일 입력 전압들(signle-ended input voltages)(INN) 및 (INP)으로 구성된다.
연산 증폭기 회로는 상기 캐스코드 전류 미러 출력들(OUTN) 및 (OUTP)에 각각 연결된 출력 단자들(14) 및 (16)을 포함한다. 상기 출력 단자들(14) 및 (16)은 차동 출력(VOUT)을 형성한다. 상기 차동 출력 전압(VOUT)은 상기 출력 단자들(14) 및 (16) 양단에서 발생된다. 상기 차동 출력 전압(VOUT)은 상기 캐스코드 전류 미러 출력 (OUTP)에서 생성된 출력 신호들(OUTP)을 포함한다.
상기 차동 입력부(100)는 상기 차동 입력 단자들(10) 및 (12)에 접속된 트랜지스터들의 차동 입력 쌍을 갖는다. 상기 차동 입력부(100)는 캐스코드 전류원(150)에 신호 전류들(I1) 미 (I2)을 공급하기 위한 트랜지스터들의 차동 출력 쌍을 포함한다.
상기 차동 입력부(100)는 차동 증폭기(differential amplifier)을 형성하는 하나의 P-채널 MOS 전계 효과 트랜지스터(field-effect-transistor)(히아, PMOS트랜지스터라 칭함)(M101)과 2개의 N-채널 MOS 전개 효과 트랜지스터들(이하, NMOS 트랜지스터라 칭함)(M102) 및 (M103)을 포함하며, 상기 P-채널 MOS 트랜지스터 (또는, PMOS 트랜지스터)(M101)은 입력 MOS 트랜지스터들(M102) 및 (M103)을 위한 바이어스 전류원(bias current siurce)을 형성한다. 양의 차동 입력 단자(10)은 입력 전압(INN)을 입력받기 위한 상기 NMOS 트랜지스터(M102)의 게이트에 연결된다. 음의 차동 입력 단자(12)는 입력 전압(INP)을 입력받기 위한 상기 NMOS 트랜지스터(M103)의 게이트에 연결된다.
상기 트랜지스터들(M102) 및 (M103)의 드레인들은 상기 전류원에 접속된 공통 소오스 노드(1)를 형성하기 위해 공통으로 연결된다. 바이어스 전류원을 형성하고 있는 상기 PMOS 트랜지스터(M101)의 소오스는 전원 전압(VDD)을 입력 받는 전원 단자(2)에 접속된다. 상기 트랜지스터(M101)의 게이트는 바이어스 전압(BIAS1)에 연결된다. 상기 트랜지스터(M101)의 드레인은 상기 트랜지스터들(M102) 및 (M103)로 바이어스 전류를 제공하기 위해 그것의 공통 소오스 노드(1)에 연결된다.
상기 폴디드 캐스코드 이득단(110)은 캐스코드 전류 미러부(120)과 캐스코드 전류원부(130)를 포함한다. 상기 캐스코드 전류 미러부(120)는 전류(I3)을 공급하기 위한 상기 캐스코드 전류원부(130)의 대응되는 입력에 연결된 제1출력(OUTN)을 갖는다. 상기 캐스코드 전류 미러부(120)는 전류(I4)을 공급하기 위한 상기 캐스코드 전류원부(130)의 대응되는 입력에 연결된 제2출력(OUTP)을 포함한다.
상기 캐스코드 전류 미러부(120)는 4개의 PMOS 트랜지스터들(M104)~(M107)로 구성되고, 2개의 전류원들을 포함한다. 상기 전류원들 중 제1미러 전류원은 출력 단자(14)에 접속된 상기 PMOS 트랜지스터들(M104) 및 (M105)로 구성되며, 제2미러 전류원은 상기 출력 단자(16)에 접속된 상기 PMOS 트랜지스터들(M106) 및 (M107)로 구성된다.
상기 제1미러 전류원의 트랜지스터들(M104) 및 (M105)의 채널들은 상기 전원 단자(2)와 상기 캐스코드 전류 미러부(120)의 제1출력(OUTN), 즉 증폭기의 출력 단자(OUTN) (14) 사이에 직렬로 형성된다. 그리고, 상기 트랜지스터들(M104) 및 (M105)의 게이트들은 상기 바이어스 전압들(BIAS1) 및 (BIAS2)에 각각 연결된다. 상기 제2미러 전류원의 트랜지스터들(M106) 및 (M107)의 채널들은 상기 전원 단자(2)와 상기 캐스코드 전류 미러부(140)의 제2 출력(OUTP), 즉 증폭기의 출력 단자(OUTP)(16)사이에 직렬로 형성된다. 그리고, 상기 트랜지스터들(M106) 및 (M107)의 게이트들은 상기 바이어스 전압들(BIAS1) 및 (BIAS2)에 각각 접속된다.
상기 캐스코드 전류원부(130)은 2개의 전류원들을 포함하며, 상기 전류원들은 NMOS 트랜지스터들 (M108) 및 (M109)로 이루어진 제1 캐스코드 전류원과NMOS 트랜지스터들(M110) 및 (M111)로 이루어진 제2캐스코드 전류원으로 구성된다. 상기 제1캐스코드 전류원의 트랜지스터들(M108) 및 (M109)의 채널들은 상기 출력단자(OUTN)(14)와 접지 전압(VSS)이 인가되는 접지 단자(3) 사이에 직렬로 형성된다. 그리고, 상기 트랜지스터(M108)의 게이트는 바이어스 전압(BIAS3)에 연결되고, 상기 트랜지스터(M109)의 게이트는상기 바이어스 조정부(140)에 접속된다. 상기 제2캐스코드 전류원의 트랜지스터들(M110) 및 (M111)의 채널들은 상기 출력 단자(OUTP)(16)와 상기 접지 단자(3)사이에 직렬로 형성된다. 그리고 상기 트랜지스터(M110)의 게이트는 상기 바이어스 전압(BIAS3)에 연결되고, 상기 트랜지스터(M111)의 게이트는 상기 바이어스 조정부(140)에 접속된다.
상기 바이어스 조정부(140)는 상기 제1 및 제2출력들(OUTP, OUTN)의 직류 바이어스 전압을 안정화시키기 위한 것으로서, 상기 연산 증폭기 회로의 상기 제1 및 제2 출력들(OUTP, OUTN)의 전압들을 받아들여서 상기 제1 및 제2 출력들(OUTP, OUTN)의 직류 바이어스 전압들이 원하는 레벨보다 높거나 낮을 때 상기 캐스코드 전류원부(130)을 통해서 흐르는 전류의 양을 조정하기 위한 제어 신호(SFB)를 발생한다.
상기 바이어스 조정부(140)는 캐스코드 전류 미러부(150)와 전류 분배부(160)로 구성된다. 상기 전류 분배부(160)는 상기 캐스코드 전류 미러부(150)에 접속되며, 상기 제1 및 제2 출력단들(OUTN, OUTP)의 전압 레벨들에 따라 상기 캐스코드 전류 미러부(150)을 통해서 공급되는 전류의 양을 소정 비로 분배함으로써 상기 출력단들(OUTN, OUTP)의 직류 바이어스 전압이 높을 때 그리고 낮을 때 각각 대응하는 상기 제어 신호(SFB)를 출력한다.
상기 캐스코드 전류 미러부(150)는 4개의 PMOS 트랜지스터들(M112)-(M115)로 구성되고, 2개의 전류원들을 포함한다. 상기 전류원들 중 제1 미러 전류원은 상기 PMOS 트랜지스터들(M112) 및 (M113)로 구성되며, 상기 제2 미러 전류원은 상기 PMOS 트랜지스터들(M114) 및 (M115)로 구성된다.
상기 제1미러 전류원의 트랜지스터들(M112) 및 (M113)의 채널들은 상기 전원 단자(2)와 상기 전류 분배부(160) 사이에 직렬로 형성된다. 그리고, 상기 트랜지스터들(M112) 및 (M113)의 게이트들은 상기 바이어스 전압들(BIAS1) 및 (BIAS2)에 각각 연결된다. 상기 제2미러 전류원의 트랜지스터들(M114) 및 (M115)의 채널들은 상기 전원 단자(2)와 상기 전류 분배부(160) 사이에 직렬로 형성된다. 그리고, 상기 트랜지스터들 (M114) 및 (M115)의 게이트들은 상기 바이어스 전압들 (BIAS1) 및 (BIAS2)에 각각 접속된다. 여기서, 상기 트랜지스터들 (M112) 및 (M113)의 사이즈는 동일하고, 그리고 상기 트랜지스터들(M114) 및 (M115)의 사이즈는 동일하다. 그리고, 상기 트랜지스터들(M114, M115)의 사이즈는 상기 트랜지스터들(M112, M113)의 사이즈에 비해 2-3배 크게 설계된다.
상기 전류 분배부(160)는 3개의 PMOS 트랜지스터들(M116), (M117) 및 (M118)과 2개의 NMOS 트랜지스터들(M119) 및 (M120)으로 구성된다. 상기 PMOS 트랜지스터(M116)의 소오스-드레인 채널은 상기 캐스코드 전류 미러부(150)의 제1미러 전류원과 상기 접지 단자 (3) 사이에 형성되고, 그것의 게이트는 상기 출력단(16)에 접속된다. 상기 PMOS 트랜지스터 (M117)의 소오스-드레인 채널은 상기 캐스코드 전류 미러부(150)의 제1미러 전류원과 상기 접지 단자(3) 사이에 형성되고, 그것의 게이트는 상기 출력단(14)에 접속된다. 그리고, 상기 PMOS 트랜지스터(M118)는 소오스, 드레인 및 게이트를 가지며, 상기 소오스는 상기 캐스코드 전류 미러부(150)의 상기 제1미러 전류원에 접속된다. 상기 트랜지스터들 (M117-M118)의 사이즈의 비율을 1 : 1 : 2의 비율로 설계된다.
상기 NMOS 트랜지스터(M119)의 게이트 및 드레인은 상호 접속되어 상기 캐스크드 전류 미러부(150)의 제2미러 전류원에 접속되고, 그것의 소오스는 상기 접지 단자(3)에 연결되어 있다. 아울러, 상기 NMOS 트랜지스터 (M119)의 드레인 및 게이트 공통 접속점은 상기 PMOS 트랜지스터(M118)의 게이트는 접속된다. 상기 NMOS 트랜지스터(M120)의 드레인은 상기 PMOS트랜지스터의 드레인과 접속되고, 그것의 소오스는 상기 접지 단자(3)에 접속되며, 그것의 드레인 게이트 공통 접속점은 상기 캐스코드 전류원부(130)의 NMOS 트랜지스터들(M109) 및 (M111)의 게이트들과 공통 접속되어 있다.
참조도면 도2에 의거하여, 본 발명에 따른 연산 증폭기 회로의 동작이 이하 설명된다. 먼저, 출력단자들(14) 및 (16)의 출력 바이어스 전압이 원하는 레벨보다 높아질 경우, 바이어스 조정부(140)의 PMOS 트랜지스터들 (M116) 및 (M117)을 통해서 흐르는 전류는 감소하게 된다. 여기서, 전류 분배부(160)의 트랜지스터들(m116-m118)의 공통 소오스 접속점으로 흐르는 전류는 PMOS 트랜지스터(M112)을 통해서 흐르는 전류와 동일하다. 따라서, 상기 트랜지스터(M118)을 통해서 흐르는 전류는 상기 트랜지스터들(M116) 및 (M117)을 통해서 흐르는 전류에 비해서 많은 전류가 흐르게 된다. 이로써, NMOS 트랜지스터(M120)을 통해서 흐르는 전류도 증가하게 되고, 그 결과 캐스코드 전류원부(130)의 트랜지스트들(M109) 및 (M111)을 통해서 흐르는 전류 역시 증가하게 된다.
차동 입력부(100)의 입력 트랜지스터들(M102) 및 (M103)을 통해서 흐르는 전류는 트랜지스터(M101)에 의해서 일정하기 때문에, 트랜지스터들(M109) 및 (M111)을 통해서 흐르는 전류는 하기한 수학식 1과 같이 표현될 수 있다.
[수학식 1]
IM109= IM102+IM104
IM111= IM103+ IM106
여기서, 트랜지스터들(M101) 및 (M112)을 통해서 흐르는 전류는 동일하다.
따라서, 상기 트랜지스터들(M102) 및 (M103)을 통해서 흐르는 전류량은 변화되지 않기 때문에, 상기 트랜지스터들(M109) 및 (M111)을 통해서 흐르는 전류량이 증가하게 된다. 결국, 트랜지스터들(M104) 및 (M106)을 통해서 흐르는 전류량이 상기 수학식 1을 만족하여야 하기 때문에, 상기 트랜지스터들(M104) 및 (M106)을 통해서 흐르는 전류량은 감소되어야만 한다. 그러나, 상기 트랜지스터들(M104) 및 (M106)을 통해서 흐르는 전류량이 고정되어 있기 때문에, 상기 출력 단자들(14) 및 (16)의 전압 레벨이 감소하게 된다. 그러므로, 외부 조건이나 트랜지스터들의 미스매치에 의해서 출력 바이어스 전압이 틀어져서 바이어스 전압이 상승할 경우 본 발명에 따른 바이어스 조정부(140)을 통해 상기 출력 단자들(14) 및 (16)의 직류 바이어스 전압이 감소되고, 그 결과 안정된 바이어스 레벨을 유지하게 된다. 이와 반대의 경우도 마찬가지이다.
상기 캐스코드 전류 미러부(120)의 트랜지스터들(M104) 및 (M106)의 사이즈가 일치하지 않는 경우, 상기 트랜지스터들(M104) 및 (106)을 통해서 흐르는 전류량이 증가되었다고 가정하자. 이러한 경우, 상기 출력단자들(14) 및 (16)의 본래 직류 바이어스 전압이 낮아지게 되며, 이에따라 상기 트랜지스터들 (M116) 및 (M117)을 통해서 흐르는 전류가 증가하게 되고 상기 트랜지스터(M118)을 통해서 흐르는 전류량은 감소하게 되고, 그리고 상기 트랜지스터(120)을 통해서 흐르는 전류 역시 감소하게 된다. 결국, 상기 캐스코드 전류원부(130)의 상기 트랜지스터들(M109) 및 (M111)을 통해서 흐르는 전류는 감소하게 되며, 상기 입력 트랜지스터들(M102) 및 (M103)을 통해 흐르는 전류는 일정하기 때문에 상기 수학식 1에 따라 캐스코드 전류 미러부(120)의 트랜지스터들(M104) 및 (M106)을 통해서 흐르는 전류는 감소해야 한다. 따라서, 상기 출력단자들(14) 및 (16)의 전압은 증가한다. 그러므로, 상기 트랜지스터들(M104) 및 (M106)의 미스매치에 의해서 출력 바이어스 전압이 틀어져서 직류 바이어스 전압이 감소할 경우 본 발명에 따른 바이어스 조정부(140)을 통해 상기 출력단자들(14) 및 (16)의 직류 바이어스 전압이 상승하고, 그 결과 안정된 바이어스 레벨을 유지하게 된다.
상기한 바와 같이, 외부 조건이나 트랜지스터들의 미스매치에 따른 연산증폭기 회로의 출력단자들의 직류 바이어스 전압이 원하는 레벨보다 낮아지거나 높아지는 경우 바이어스 조정부를 통해서 안정된 직류 바이어스 레벨로 자동적으로 조정(보정)될 수 있다.

Claims (5)

  1. 차동 입력 신호를 입력받기 위한 제1차동 입력 쌍과 제1 및 제2차동 출력들을 포함하는 차동 출력 쌍을 갖는 제1차동 입력부와; 상기 입력부의 상기 제1차동 출력 쌍에 연결된 제2차동 입력 쌍과, 상기 연산 증폭기 회로의 제1 출력에 연결된 제1캐스코드 전류원과, 그리고 상기 연산증폭기 회로의 제2출력에 연결된 제2캐스코드 전류원을 갖는 캐스코드 전류원부와; 상기 연산 증폭기 회로의 상기 제1출력에 연결된 제1미러 전류원과 상기 연산 증폭기 회로의 상기 제2출력에 연결된 제2미러 전류원을 갖는 캐스코드 전류 미러부 및; 상기 연산 증폭기 회로의 상기 제1 및 제2 출력들의 전압들을 받아들여서 상기 제1 및 제2출력들의 직류 바이어스 레벨들이 원하는 레벨보다 높거나 낮을 때 상기 캐스코드 전류원부의 상기 제1 및 제2 캐스코드 전류원들을 통해 흐르는 전류량을 조정하기 위한 제어 신호를 발생하여서, 상기 제1 및 제2 출력들의 직류 바이어스 전압을 안정화시키기 위한 바이어스 조정부를 포함하는 연산 증폭기 회로.
  2. 제1항에 있어서, 상기 바이어스 조정부는 상기 직류 바이어스 전압이 상기 원하는 레벨보다 낮을 때 상기 제1 및 제2 캐스코드 전류원부를 통해서 흐르는 전류량이 감소되도록 상기 제어 신호를 발생하고, 상기 직류 바이어스 전압이 상기 원하는 레벨보다 높을 때 상기 제1 및 제2 캐스코드 전류원부를 통해서 흐르는 전류량이 증가되도록 상기 제어 신호를 발생하는 연산 증폭기 회로.
  3. 제2항에 있어서, 상기 바이어스 조정부는, 제3미러 전류원과 제4미러 전류원을 갖는 전류 미러 수단 및; 상기 전류 미러 수단의 상기 제3 및 제4 미러 전류원들에 접속되며, 상기 제1 및 제2 출력단들의 전압들을 받아들여서 상기 제3 미러 전류원을 통해서 공급되는 전류량을 소정 비로 분배함으로써 상기 직류 바이어스 전압이 높을 때와 낮을 때에 각각 대응하는 상기 제어 신호를 출력하는 전류 분배 수단을 포함하는 연산 증폭기 회로.
  4. 제3항에 있어서, 상기 전류 분배 수단은, 상기 연산 증폭기 회로의 상기 제1출력에 접속된 게이트 및 상기 전류 미러 수단의 상기 제3미러 전류원과 접지 전위 사이에 형성되는 소오스-드레인 채널을 갖는 제1트랜지스터와; 상기 연산 증폭기 회로의 상기 제2출력에 접속된 게이트 및 상기 제3미러 전류원과 상기 접지 전위 사이에 형성되는 소오스-드레인 채널을 갖는 제2트랜지스터와; 상기 제4미러 전류원과 상기 접지 전위 사이에 형성되는 드레인-소오스 채널 및 상기 제4 미러 전류원에 접속된 게이트를 갖는 제3트랜지스터와; 소오스, 드레인 및 게이트를 가지며, 상기 게이트가 상기 제3트랜지스터의 드레인 및 게이트에 공통접속되고, 상기 소오스가 상기 제3미러 전류원에 접속된 제4트랜지스터 및; 소오스 그리고 상호 접속된 드레인 및 게이트를 가지며, 상기 드레인이 상기 제4 트랜지스터의 드레인에 연결되고, 상기 소오스가 상기 접지 전위에 연결되며, 상기 게이트가 상기 캐스코드 전류원부에 접속된 제5 트랜지스터를 포함하는 연산 증폭기 회로.
  5. 제4항에 있어서, 사익 제1, 제2 및 제4 트랜지스터들의 사이느는 1 : 1 : 2의 비로 구성되는 연상 증폭기 회로.
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