KR100284024B1 - 저전압 씨모오스 연산 증폭기 회로 및 그것을 구비한 샘플 앤드 홀드 회로 - Google Patents

저전압 씨모오스 연산 증폭기 회로 및 그것을 구비한 샘플 앤드 홀드 회로 Download PDF

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Abstract

여기에 개시되는 연산 증폭기 회로에 있어서, 캐스코드 전류 미러는 차동 입력부에 그리고 차동 출력과 제1기준 전위 사이에 전기적으로 연결된다. 캐스코드 전류원은 상기 차동 입력부에 그리고 상기 차동 출력 및 제2기준 전위 사이에 전기적으로 연결된다. 바이어스 회로는 상기 차동 입력부, 상기 캐스코드 전류 미러 및 상기 캐스코드전류원에 연결되며, 제어 신호의 제1천이에 응답하여 상기 캐스코드 전류원 및 상기 차동 입력부를 순차적으로 활성화시킨다.

Description

저전압 씨모오스 연산 증폭기 회로 및 그것을 구비한 샘플 앤드 홀드 회로
본 발명은 아날로그 집적 회로들(analog intergrated circuits)에 관한 것으로서, 더 구체적으로 연산 증폭기(operational amplifier)에 관한 것이다.
일반적으로 “op-amp”로서 알려진 연산 증폭기 회로는 아날로그 집적 회로들(ICs)에서 중요한 구성 요소이다. 이상적인 연산 증폭기는 무한 이득(infinitegain), 무한 입력 임피던스(infinite input impedance) 및 제로 출력 임피던스(zero output impedance)를 갖는 차동 입력의 단일 또는 차동 출력 증폭기(single-ended or differential-ended output amplifier)이다. 그러므로, 상기 연산 증폭기는 집적 회로들에서 다양한 응용들에 적합하다.
그러나, 실질적인 연산 증폭기는 이상적인 동작과는 다르게 동작된다. 이러한 다른 동작들 중 주된 영향들은 (1) 정확하게 증폭될 신호들의 주파수 범위를 제한하고, (2) 검출된 신호들의 크기를 더 낮게 제한하며, (3) 상기 증폭기를 구비한 피드백 시스템에 사용되는 수동 소자들의 입력 임피던스 크기를 더 높게 하는 것이다. 따라서, 상기 연산 증폭기(op-amp)의 이득 및 속도는 상기 연산 증폭기의 이상적이지 않은 동작에 의해서 열화된다. 속도 및 이득은 집적 회로에 구현된 전반적인 아날로그 회로의 달성 가능한 정확성 및 속도를 최종적으로 결정하기 때문에 많은 아날로그 집적 회로들에 있어, 연산 증폭기의 이득 및 속도는 가장 중요한 스펙들이다.
반도체 기술이 발전함에 따라 최근 휴대용 기기들에 대한 소비자들의 욕구가 증가하여 개인 휴대 통신 기기 및 노트북 컴퓨터와 같이 소용량의 배터리에 의해서 동작하는 전자 기기들이 빠르게 발전하고 있다. 그리고, 낮은 공급 전원에서 오랜시간 동안 동작하는 저전압 저전력 회로의 구현은 시스템 설계에 있어서 매우 중요한 요소들 중 하나로 작용하고 있다. 이와 관련하여 현재 여러 가지 저전력 회로 설계를 위한 기법들이 디지털 및 아날로그 영역에서 연구 개발되고 있다.
디지털 영역에서 시스템 전력 소모를 줄이기 위한 가장 효과적인 방법들 중의 하나는 낮은 공급 전원을 사용하는 것이며, 이러한 경우 디지털 게이트의 지연시간을 줄이고 고속 시스템에의 응용이 가능하도록 하기 위해 낮은 문턱 전압의 특성을 갖는 소자가 사용되고 있다. 그러나, 누설 전류의 증가로 인한 정적(static) 전력 소모의 증가 및 낮은 드레솔드 전압(threshold voltage)이 가능한 공정을 필요로 한다는 단점이 있다. 단열(adiabatic) 시스템의 경우, 전달된 에너지를 다시 환원시킴으로써 전력 소모를 크게 줄일 수 있다. 그러나, 고밀도를 요구하면서 고속으로 동작하는 시스템의 응용에는 한계가 있다. 그 외에 패스 트랜지스터(pass transistor)을 사용하는 시스템의 경우, 기존의 CMOS 패스 트랜지스터의 속도를 향상시키며 저전압에서도 동작이 가능하도록 하는 다양한 형태의 디지털 논리 회로가 개발되고 있으나, 드레솔드 전압으로 인한 성능 저하가 보상되어야 한다.
아날로그 집적 회로에서 아날로그 회로 및 디지털 회로가 공존하는 대규모 혼성 모드(mixed-mode) 집적 회로 시스템에서 전력을 가장 많이 소비하는 블록들 중 하나는 연산 증폭기 회로이며, 저전력 시스템의 구현을 위해 저전압에서 동작하는 CMOS 연산 증폭기 회로의 설계가 필수적이다. 기존의 저전압 CMOS 연산 증폭기 회로 설계시에는 출력단에 요구되는 큰 출력 신호 폭 및 높은 전압 이득을 얻기 위해 상기 증폭기를 다단 구조로 사용하며, 하나의 연산 증폭기 만을 사용하는 증폭기 구조보다 큰 면적과 큰 소비 전력을 필요로 하는 단점이 있다. 이러한 문제를 전체 시스템 측면에서 해결하기 위한 실례로 여러 단으로 구성된 파이프라인 A/D변환기 시스템에 적용된 연산 증폭기를 들 수 있다.
제1도는 종래 기술에 따른 연산 증폭기 회로를 보여주는 회로도이다. 그리고, 제2도는 제1도의 연산 증폭기 회로 내의 MOSFET들이 적절히 동작되도록 바이어스 전압들 (BIAS1)∼(BIAS5)을 공급하기 위한 바이어스 회로를 보여주는 회로도이다. 제1도를 참조하면, 종래 연산 증폭기 회로는 P 채널 및 N 채널 입력부들 (P channel and N channel input sections)(110) 및 (120)을 갖는 차동 입력부(differential input section)(100), 캐스코드 전류 미러(cascode current mirror)(140) 및 캐스코드 전류원(cascode current source)(150)을 포함한 폴디드 캐스코드 이득단(folded cascode gain stage)(130), 그리고 공통 모드 궤환 회로(common mode feedback circuit)(이하, CMFB라 칭함)(160)로 구성된다. 상기 공통 모드 궤환 회로(CMFB)는 차동 출력 전압의 공통 모드를 잡아주기 위해 출력단에 스위치, 커패시터 및 클럭 등을 사용하여 동작하며, 그 결과 연산 증폭기 회로의 저전압 및 저전력 동작을 용이하게 할 수 있다.
제1도에 도시된 연산 증폭기는 출력단에서 첫 번째 폴(dominant pole:ωp1)을 가지며, 소신호의 동시 이동 경로들, 즉 노드들(T1), (T2), (T3) 및 (T4)에서 비슷한 크기의 두 번째 폴(second pole : ωp2)을 갖는다. 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와같이, PMOS 트랜지스터의 정공 이동도(mobility)는 NMOS 트랜지스터의 전자 이동도보다 작기 때문에, 상기 PMOS 트랜지스터는 상기 NMOS 트랜지스터보다 통상적으로 2배 이상 크게 설계된다. 이로인해, 상기 노드들 (T3) 및 (T4)에서의 기생 커패시턴스보다 큰 상기 노드들(T1) 및 (T2)에서 상기 폴은 연산 증폭기 회로의 동작에 큰 영향을 미치게 된다. 따라서, 상기 노드들(T1) 및 (T2)에서의 폴을 주로 고려한다면, 단위 이득 주파수에서 위상 여유(phase margin : ΦPM)는 다음과 같이 표현된다.
[수학식]
Figure kpo00001
Figure kpo00002
여기서, 상기 입력 트랜스컨덕턱스(transconductance : gm,n)은 상기 P 채널 입력부 (110)의 트랜스컨덕턴스와 상기 N 채널 입력부(120)의 트랜스컨덕턴스의 합으로 구성되며, 상기 (gm,p7)은 PMOS 트랜지스터 (M10)의 트랜스컨덕턱스이고, 상기 (CL)은 출력단의 부하 커패시터이고, 상기 (Cp)는 노드 (T2)의 기생 커패시턴스이다.
제1도의 연산 증폭기 회로는 제2도에 도시된 독립적으로 설계된 바이어스 회로로부터 바이어스 전압들 (BIAS1)∼(BIAS5)을 공급받는다. 제2도에서, 스위치(SW1)은 클럭 신호에 의해 동작된다. 상기 연산 증폭기 회로는 상기 클럭 신호의 반 주기 동안 스위치-오프될 때 PMOS 트랜지스터들 (M21) 및 (M22)의 (W/L)에 따라 전류 공급이 일부 또는 완전히 차단되는 전력 하강 모드로 동작되고, 상기 클럭 신호의 나머지 반 주기 동안 상기 스위치 (SW1)가 온될 때 대응되는 바이어스 전압들(또는 전류들)이 공급됨에 따라 정상 동작 모드로 동작된다. 여기서, 바이어스 전압(BIAS5)은 상기 증폭기 회로의 공통 모드 궤환 회로(CMFB)를 바이어스하기 위한 전압이며, 상기 공통 모드 궤환 회로(CMFB)는 클럭 신호에 의해서 동작된다. 상기 회로(CMFB)의 바이어스 전압(BIAS5)은 정상 동작 모드시 상기 클럭 신호의 잡음이 심하기 때문에 상기 증폭기 회로의 바이어스 전압들(BIAS1)∼(BIAS4)과 분리 설계된다.
그러나, 전력 하강 모드에서 정상 동작 모드로 전환될 때, 상기 바이어스 회로의 PMOS 트랜지스터(M23)를 통해 상기 바이어스 전압(BIAS4)이 발생됨에 따라 상기 연산 증폭기 회로의 상기 N 채널 입력부(120)는 가장 먼저 바이어스된다. 그 다음으로 PMOS 트랜지스터들(M18) 및 (M20)를 통해 상기 바이어스 전압들(BIAS1) 및 (BIAS2)이 발생되고, 그 결과 상기 연산 증폭기 회로의 캐스코드 전류 미러가 바이어스된다. 다시말해서, 상기 바이어스 전압(BIAS4)에 의한 상기 N 채널 입력부(120)의 트랜지스터들 (M4), (M5) 및 (M6)을 통해 흐르는 전류가 상기 캐스코드 전류 미러의 PMOS 트랜지스터들 (M9) 및 (M10)을 통해 흐르는 전류보다 앞선다.
따라서, 상기 전력 하강 모드에서 상기 정상 동작 모드로 전환될 때 순간적으로 상기 트랜스컨덕턴스(gm,n)이 트랜스컨덕턴스(gm,p7)보다 커지게 된다. 이를 수학식에 적용하게 되면, 상기 연산 증폭기 회로의 출력단의 위상 여유 (ΦPM)가 나빠지고, 그 결과 출력을 얻을 때 까지 걸리는 정착 시간(settling time)이 길어진다. 이러한 현상은 상기 전력 하강 모드시 상기 증폭기 회로로 공급되는 전류를 완전히 차단하기 위해 상기 바이어스 회로의 PMOS 트랜지스터 (M21)을 제거할 경우 더욱 심하게 나타난다.
따라서, 본 발명의 목적은 동작 모드 전환시 향상된 위상 여유를 갖는 연산 증폭기 회로 및 그것의 바이어스 회로를 제공하는 데 있다.
본 발명의 다른 목적은 동작 모드 전환 동작이 빠른 정착 시간을 갖는 연산 증폭기 회로 및 그것의 바이어스 회로를 구비한 샘플 앤드 홀드 회로를 제공하는데 있다.
본 발명의 다른 목적은 안정된 출력을 얻을 수 있는 연산 증폭기 회로 및 그것의 바이어스 회로를 제공하는 데 있다.
본 발명의 또 다른 목적은 저전력 연산 증폭기 회로 및 그것의 바이어스 회로를 제공하는 데 있다.
제1도는 종래 기술에 따른 연산 증폭기 회로를 보여주는 회로도.
제2도는 제1도의 연산 증폭기 회로의 트랜지스터들을 바이어스하기 위한 바이어스 회로를 보여주는 회로도.
제3도는 본 발명에 따른 연산 증폭기 회로 및 그것의 바이어스 회로의 구성을 보여주는 블록도.
제4도는 제3도의 연산 증폭기 회로를 보여주는 회로도.
제5도는 제3도의 바이어스 전압 발생 회로를 보여주는 회로도.
제6도는 본 발명의 바람직한 실시예에 따른 샘플 앤드 홀드 회로를 보여주는 회로도.
제7도는 본 발명 및 종래 기술에 따른 제6도의 샘플 앤드 홀드 회로의 출력 신호 파형을 보여주는 도면.
제8도는 바이어스 전류 차단 비율에 따른 샘플 앤드 홀드 회로의 출력 신호 파형을 보여주는 도면.
제9도는 제8도의 일부분을 확대한 도면.
제10도는 공급 전류 차단 비율에 따른 샘플 앤드 홀드 회로의 정규화된 전력소모를 보여주는 도면.
제11도는 공급 전류 차단 비율에 따른 출력 신호 파형의 정착 시간을 보여주는 도면.
* 도면의 주요부분에 대한 부호의 설명
110 : P 채널 입력부 120 : N 채널 입력부
140 : 캐스코드 전류 미러 150 : 캐스코드 전류원
160 : 공통 모드 궤환 회로 170 : 바이어스 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 연산 증폭기 회로는 차동 입력부와; 상기 차동 입력부에 그리고 차동 출력과 제1기준 전위 사이에 전기적으로 연결된 캐스코드 전류 미러와; 상기 차동 입력부에 그리고 상기 차동 출력 및 제2기준 전위 사이에 전기적으로 연결된 캐스코드 전류원 및; 상기 차동 입력부, 상기 캐스코드 전류 미러 및 상기 캐스코드전류원에 연결되며, 제어 신호의 제1천이에 응답하여 상기 캐스코드 전류원 및 상기 차동 입력부를 순차적으로 활성화시키는 바이어스 회로를 포함한다.
이 실시예에 있어서, 상기 바이어스 회로는 상기 제어 신호의 제2천이에 응답하여 상기 캐스코드 전류 미러, 상기 캐스코드 전류원 및 상기 차동 입력부를 비활성화시킨다.
이 실시예에 있어서, 상기 차동 입력부는 제1 및 제2차동 증폭기들을 포함하며, 상기 제1차동증폭기는 상기 캐스코드 전류 미러에 전기적으로 연결된 차동 출력을 가지며; 그리고 상기 제2차동 증폭기는 상기 캐스코드 전류원에 전기적으로 연결된 차동 출력을 갖는다.
이 실시예에 있어서, 상기 제1차동 증폭기는 차동 입력에 전기적으로 연결된 게이트들을 갖는 제1 및 제2NMOS 트랜지스터들과, 상기 제1 및 제2 NMOS 트랜지스터들의 소오스들에 전기적으로 연결된 제3 NMOS 트랜지스터를 포함하고; 상기 제2차동 증폭기는 상기 차동 입력에 전기적으로 연결된 게이트들을 갖는 제1 및 제2 PMOS 트랜지스터들과, 상기 제1 및 제2 PMOS 트랜지스터들의 소오스들에 전기적으로 연결된 제3 PMOS 트랜지스터를 포함하며; 상기 제3 NMOS 트랜지스터의 소오스 및 게이트는 상기 제1기준 전위 및 상기 바이어스 회로에 각각 연결되며, 상기 제3 PMOS 트랜지스터의 소오스 및 게이트는 상기 제1기준 전위와 상기 바이어스 회로에 각각 연결된다.
이 실시예에 있어서, 공통 모드 패드백 회로를 부가적으로 포함하며, 상기 바이어스 회로는 제1 내지 제6바이어스 신호 라인들 상에 제1 내지 제6바이어스 신호들을 발생한다.
이 실시예에 있어서, 상기 캐스코드 전류 미러는 상기 제1 및 제2바이어스 신호 라인들에 전기적으로 연결되고; 상기 캐스코드 전류원은 상기 제5바이어스 신호 라인에 전기적으로 연결되고; 상기 제3NMOS 트랜지스터의 게이트는 상기 제3바이어스 신호 라인에 전기적으로 연결되고; 상기 공통 모드 패드백 회로는 상기 제6바이어스 신호 라인에 전기적으로 연결되며; 상기 제3PMOS 트랜지스터의 게이트는 상기 제4바이어스 신호 라인에 전기적으로 연결된다.
이 실시예에 있어서, 상기 제어 신호의 제1천이는 클락 신호의 상승 에지이고, 상기 제어 신호의 제2천이는 상기 클락 신호의 하강 에지이다.
이와같은 회로에 의해서, 동작 모드 전환시 바이어스 회로를 통해 연산 증폭기 회로의 트랜지스터들을 요구하는 동작 순서에 따라 순차적으로 바이어스할 수 있다.
이하, 본 발명의 실시예에 다른 참조 도면들 제3도 내지 제11도에 의거하여 설명된다.
제3도를 참조하면, 본 발명의 신규한 연산 증폭기 회로는 N 채널 입력부(120) 및 P 채널 입력부 (110)를 포함한 차동 입력부(100), 캐스코드 전류 미러(140) 및 캐스코드 전류원(150)을 포함한 폴디드 캐스코드 이득단(130), 그리고 상기 회로들 (100) 및 (130)을 요구되는 동작 상태로 바이어스하기 위한 바이어스 전압들(BIAS1)∼(BIAS6)을 발생하는 바이어스 회로(170)를 제공한다. 상기 바이어스 회로(170)는 가장 먼저 상기 캐스코드 전류 미러 (140)를 바이어스하기 위한 상기 제1 및 제2바이어스 전압들(BIAS1) 및 (BIAS2)을 발생하고, 그 다음 상기 N 채널 입력부(120) 및 상기 P 채널 입력부(110)를 바이어스하기 위한 상기 제4 및 제3바이어스 전압들(BIAS4) 및 (BIAS3)을 순차적으로 소정 간격을 두고 발생한다.
이와 같이, 상기 연산 증폭기의 회로들을 상기한 순서에 따라 바이어스함에 따라 먼저 트랜스컨덕턴스(gm,p7)이 형성되고 난 후 정상 동작 모드의 트랜스컨덕턴스(gm,n)가 형성된다. 그리고, 상기 바이어스 전압(BIAS4)을 바이어스 전압(BIAS3)보다 늦게 공급되도록 함으로써 정상 동작 모드의 트랜스컨덕턴스(gm,n)에 도달하는 시간을 지연시킬 수 있다. 따라서, 이러한 바이어스 전압의 공급에 의해 위상(ωunity)이 위상(ωp2)으로부터 밀리는 효과(pole splitting effect)을 얻을 수 있다. 결국, 동작 모드 전환시 정상 동작 모드에 이르는 시간, 즉 빠른 정착 시간을 얻을 있을 뿐만아니라 안정된 전압을 출력할 수 있다. 아울러, 오픈 루프 형태로 동작하는 연산 증폭기 회로 및 그것을 구비한 시스템에서 소모되는 전력을 줄일 수 있다.
다시 제3도를 참조하면, 차동 입력 (VIN) 및 차동 출력(VOUT)을 갖는 CMOS 연산 증폭기 회로 및 그것의 바이어스 회로의 구성을 보여주는 블록도가 도시되어 있다. 상기 차동 입력은 양의 입력 단자(10)와 음의 입력 단자(12)를 포함한 차동 입력 쌍으로 구성된다. 입력 전압 신호(VIN)은 상기 입력 단자들(10) 및 (12) 양단에 인가된다. 상기 입력 전압(VIN)은 입력 단자들(10) 및 (12)에 각각 인가된 2개의 단일 입력 전압들 (signle-ended input voltages)(INN) 및 (INP)으로 구성된다. 제3도의 증폭기는 차동 입력부 (100) 및 폴디드 캐스코드 이득단(folded cascode gain stage)(130)을 포함한다.
상기 차동 입력부 (100)는 P 채널 입력부(110) 및 N 채널 입력부(120)를 포함한다. 상기 P 채널 입력부(110)는 상기 차동 입력 단자들(10) 및 (12)에 접속된 트랜지스터들의 차동 입력 쌍을 갖는다. 상기 P 채널 입력부(110)는 캐스코드 전류원 (150)에 신호 전류들(13) 및 (14)을 공급하기 위한 트랜지스터들의 차동 출력 쌍을 포함한다. 상기 N 채널 입력부(120)는 상기 차동 입력 단자들(10) 및 (12)에 연결된 차동 입력 쌍을 갖는다. 상기 N채널 입력부(120)는 캐스코드 전류 미러 (140)로부터 신호 전류들(I1) 및 (I2)을 흘려주기 위한 차동 출력 쌍을 포함한다.
상기 폴디드 캐스코드 이득단(130)은 캐스코드 전류 미러(140)과 캐스코드 전류원(150)를 포함한다. 상기 캐스코드 전류 미러(140)는 전류(I5)을 공급하기 위한 상기 캐스코드 전류원(150)의 대응되는 입력에 연결된 제1출력(OUTN)을 갖는다. 상기 캐스코드 전류 미러(140)는 전류(16)을 공급하기 위한 상기 캐스코드 전류원(150)의 대응되는 입력에 연결된 제2출력(OUTP)을 포함한다.
연산 증폭기 회로는 상기 캐스코드 전류 미러 출력들 (OUTN) 및 (OUTP)에 각각 연결된 출력 단자들 (26) 및 (28)을 포함한다. 상기 출력 단자들(26) 및 (28)은 차동 출력 (VOUT)을 형성한다. 상기 차동 출력 전압(VOUT)은 상기 출력 단자들 (26) 및 (28) 양단에서 발생된다. 상기 차동 출력 전압(VOUT)은 상기 캐스코드 전류 미러 출력(OUTN)에서 생성된 출력 신호들 (OUTN)과 상기 캐스코드 전류 미러 출력 (OUTP)에서 생성된 출력 신호들 (OUTP)을 포함한다.
상기 바이어스 회로(170)는 소정 주기를 갖는 클럭 신호 (CLK)에 응답하여 상기 연산 증폭기 회로의 트랜지스터들을 요구되는 동작 상태로 바이어스하기 위한 바이어스 전압들(BIAS1)∼(BIAS6)을 발생한다. 상기 클럭 신호(CLK)를 이용한 연산 증폭기 회로가, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 오픈 루프 형태로 동작하는 경우, 상기 연산 증폭기 회로는 상기 클럭 신호(CLK)의 반 주기 동안 정상 동작 모드로 동작하고, 나머지 반 주기 동안은 전력 하강 모드로 동작하게 된다. 이때, 상기 바이어스 회로(170)은 상기 연산 증폭기 회로가 상기 전력 하강 모드에서 상기 정상 동작 모드로 전환될 때 상기 바이어스 전압들 (BIAS1)∼(BIAS6)을 소정 기간 간격을 두고 순차적으로 공급하게 된다.
즉, 상기 클럭 신호(CLK)가 전력 하강 모드에서 정상 동작 모드로 인가되면, 상기 회로(170)는 상기 바이어스 전압들(BIAS1) 및 (BIAS2)을 가장 먼저 상기 캐스코드 전류 미러(140)에 공급하고, 그 다음 상기 바이어스 전압(BIAS3)을 상기 P 채널 입력부(110)에 공급하고, 그리고 상기 바이어스 전압(BIAS4)을 상기 N 채널 입력부(120)에 공급하게 된다.
이로써, 상기 연산 증폭기의 회로들을 상기한 순서에 따라 바이어스함에 따라 먼저 트랜스컨덕턴스(gm,P1)이 형성되고 소정 시간이 경과된 후 정상 동작 모드의 트랜스컨덕턴스(gm,n)가 형성된다. 그리고, 상기 바이어스 전압(BIAS4)을 바이어스 전압(BIAS3)보다 늦게 공급되도록 함으로써 정상 동작 모드의 트랜스컨덕턴스(gm,n)에 도달하는 시간을 지연시킬 수 있다. 결국, 동작 모드 전환시 정상 동작 모드에 이르는 시간, 즉 빠른 정착 시간을 얻을 수 있을 뿐만 아니라 안정된 전압을 출력할 수 있다.
제4도는 제3도의 입력부(100) 및 캐스코드 이득단(130)의 상세 회로를 보여주는 회로도이다.
제4도를 참조하면, P 채널 입력부 (110)는 차동 증폭기(differential amplifier)을 형성하는 3개의 P-채널 MOS 전계 효과 트랜지스터들(field-effect-transistors) (이하, MOS 트랜지스터라 칭함)(M100), (M101) 및 (M102)을 포함하며, 상기 P-채널 MOS 트랜지스터 (또는, PMOS 트랜지스터)(M100)은 입력 MOS 트랜지스터들 (M101) 및 (M102)을 위한 바이어스 전류원(bias current source)을 형성한다. 양의 차동 입력 단자(10)는 입력 전압(INN)을 입력받기 위한 상기 PMOS 트랜지스터 (M101)의 게이트에 연결된다. 음의 차동 입력 단자(12)는 입력 전압(INP)을 입력받기 위한 상기 PMOS 트랜지스터(M102)의 게이트에 연결된다. 상기 트랜지스터들 (M101) 및 (M102) 의 소오스들은 상기 전류원에 접속된 공통 소오스 노드 (1)를 형성하기 위해 공통으로 연결된다. 바이어스 전류원을 형성하고 있는 상기 PMOS 트랜지스터 (M100)의 소오스는 전원 전압(VDD)을 입력받는 전원 단자(2)에 접속된다. 상기 트랜지스터 (M100)의 게이트는 바이어스 전압 (BIAS4)을 입력받기 위한 단자(20)에 연결된다. 상기 트랜지스터(M100)의 드레인은 상기 트랜지스터들 (M101) 및 (M102)로 바이어스 전류를 제공하기 위해 그것의 공통 소오스 노드 (1)에 연결된다.
N 채널 입력부(120)은 차동 증폭기(differential amplifier)을 형성하는 3개의 NMOS 트랜지스터들 (M103), (M104) 및 (M105)을 포함하며, 상기 NMOS 트랜지스터 (M105)은 입력 MOS 트랜지스터들 (M103) 및 (M104)을 위한 바이어스 전류원(bias current source)을 형성한다. 상기 양의 차동 입력 단자(10)는 상기 입력 전압 (INN)을 입력받기 위한 상기 NMOS 트랜지스터 (M103)의 게이트에 연결된다. 상기 음의 차동 입력 단자 (12)는 상기 입력 전압 (INP)을 입력받기 위한 상기 NMOS 트랜지스터 (M104)의 게이트에 연결된다. 상기 트랜지스터들 (M101) 및 (M102)의 소오스들은 전류원을 형성하기 위한 상기 트랜지스터 (M105)의 드레인에 공통으로 연결된다. 상기 NMOS 트랜지스터 (M105)의 소오스는 접지 전압 (VSS)을 입력받기 위한 접지 단자(3)에 접속된다. 상기 트랜지스터 (M105)의 게이트는 바이어스 전압(BIAS3)을 입력받기 위한 단자(18)에 연결된다. 상기 트랜지스터(M105)의 드레인은 상기 트랜지스터들 (M101) 및 (M102)의 소오스들에 공통 접속된다.
제4도에 도시된 바와같이, 폴디드 캐스코드 이득단(130)은 4개의 PMOS 트랜지스터들 (M106)∼(M109)을 포함한 캐스코드 전류 미러 (140)와 4개의 NMOS 트랜지스터들 (M110)∼(M113)을 포함한 캐스코드 전류원(150)으로 구성된다. 상기 캐스코드 전류 미러(140)는 2개의 전류원들을 포함한다. 상기 전류원들 중 제1미러 전류원은 출력 단자(26)에 접속된 상기 PMOS 트랜지스터들 (M106) 및 (M108)로 구성되며, 제2미러 전류원은 상기 출력 단자(28)에 접속된 상기 PMOS 트랜지스터들 (M107) 및 (M109)로 구성된다.
상기 제1 및 제2미러 전류원들은 상기 N 채널 입력부 (120)를 바이어스하기 위한 전류원의 미러로서 구성된다. 상기 제1미러 전류원의 트랜지스터들 (M106) 및 (M108)의 채널들은 상기 전원 단자 (2)와 상기 캐스코드 전류 미러(140)의 제1출력(OUTN), 즉 증폭기의 출력 단자(OUTN)(26) 사이에 직렬로 형성된다. 그리고, 상기 트랜지스터들 (M106) 및 (M108)의 게이트들은 상기 바이어스 전압들(BIAS1) 및 (BIAS2)이 각각 인가되는 단자들 (14) 및 (16)에 접속된다. 상기 제1미러 전류원의 트랜지스터들 (M107) 및 (M109)의 채널들은 상기 전원 단자(2)와 상기 캐스코드 전류 미러(140)의 제2출력 (OUTP), 즉 증폭기의 출력 단자(OUTP)(28) 사이에 직렬로 형성된다. 그리고, 상기 트랜지스터들 (M107) 및 (M109)의 게이트들은 상기 바이어스 전압들(BIAS1) 및 (BIAS2)이 인가되는 상기 단자들 (14) 및 (16)에 각각 접속된다.
상기 캐스코드 전류원(150)은 2개의 전류원들을 포함하며, 상기 전류원들은 NMOS 트랜지스터들 (M110) 및 (M112)으로 이루어진 제1캐스코드 전류원과 NMOS 트랜지스터들 (M111) 및 (M113)으로 이루어진 제2캐스코드 전류원으로 구성된다. 상기 제1캐스코드 전류원의 트랜지스터들 (M110) 및 (M112)의 채널들을 상기 출력 단자(OUTN)(26)와 접지 전압 (VSS)이 인가되는 접지 단자(3) 사이에 직렬로 형성된다. 그리고, 상기 트랜지스터 (M110)의 게이트는 바이어스 전압(BIAS5)의 공급을 위한 단자(22)에 접속되고, 상기 트랜지스터 (M112)의 게이트는 공통 모드 궤환 회로(160)에 접속된다. 상기 제2캐스코드 전류원의 트랜지스터들 (M111) 및 (M113)의 채널들은 상기 출력 단자(OUTP)(28)와 상기 접지 단자(3)사이에 직렬로 형성된다. 그리고, 상기 트랜지스터 (M111)의 게이트는 상기 바이어스 전압(BIAS5)의 공급을 위한 상기 단자(22)에 접속되고, 상기 트랜지스터(M113)의 게이트는 상기 공통 모드 궤환 회로(160)에 접속된다.
제5도를 참조하면, 상기 차동 압력부(100) 및 상기 폴디드 캐스코드 이득단(130)의 트랜스터들(M100), (M105), (M106)∼(M111)을 요구되는 동작 상태로 바이어스하기 위한 바이어스 회로가 도시되어 있다. 바이어스 회로(170)는 9개의 PMOS 트랜지스터들 (M114), (M116), (M120), (M124A), (M124B), (M126) 및 (M128), 7개의 NMOS 트랜지스터들 (M115), (M117), (M121), (M123), (M125) 및 (M127), 하나의 스위치 (SW1)그리고 전류원 (IBIAS)로 구성된다.
상기 트랜지스터들 (M114) 및 (M115)의 채널들은 전원 단자(2)와 접지 단자 사이에 직렬로 형성되고, 상기 트랜지스터 (M115)의 드레인 및 게이트가 바이어스 전압(BIAS6)이 출력되는 단자 (24)에 공통으로 접속된다. 상기 트랜지스터들 (M116) 및 (M117)의 채널들은 전원 단자(2)와 접지 단자(3) 사이에 직렬로 형성되고, 상기 트랜지스터 (M116)의 게이트와 드레인은 상호 접속되어, 바이어스 전압(BIAS4)이 출력되는 단자 (20)에 연결된다. 상기 트랜지스터들 (M118) 및 (M119)의 채널들은 상기 전원 단자(2)와 상기 접지 단자(3) 사이에 직렬로 형성되고, 상기 트랜지스터 (M115)의 드레인 및 게이트는 상호 접속되어 상기 트랜지스터(M117)의 게이트에 연결된다.
상기 트랜지스터들 (M120) 및 (M121)은 상기 전원 단자 (2)와 상기 접지 단자 (3) 사이에 직렬로 형성된 채널들을 가지며, 상기 트랜지스터 (M120)의 게이트와 드레인은 상호 접속되어 상기 트랜지스터 (M118)의 게이트에 연결된다. 게다가, 상기 트랜지스터 (M120)의 드레인은 바이어스 전압(BIAS1)이 출력되는 단자(14)에 접속된다.
상기 트랜지스터들 (M122) 및 (M123)은 상기 전원 단자 (2)와 상기 접지 단자 (3)사이에 직렬로 형성된 채널들을 가지며, 상기 트랜지스터 (M122)의 게이트와 드레인은 상호 접속되어 바이어스 전압(BIAS3)이 출력되는 단자 (16)에 연결되어 있다. 그리고, 상기 트랜지스터 (M125)의 채널은 상기 스위치 (SW1)의 일단자(4)와 상기 접지 단자(3) 사이에 형성되고, 그것의 게이트 및 드레인이 상호 접속된다. 게다가, 상기 트랜지스터들 (M121), (M123) 및 (M125)의 게이트들은 함께 연결된다. 상기 트랜지스터 (M124A)는 상기 전원 단자 (2)와 상기 트랜지스터(M123)을 통해 상기 접지 단자(3) 사이에 형성된 채널을 갖는다.
상기 트랜지스터 (M124B)의 채널은 상기 전원 단자(2)와 상기 스위치 (SW1)의 타단자 (5) 사이에 형성된다. 상기 트랜지스터들 (M126) 및 (M127)의 채널들은 상기 전원 단자 (2)와 상기 접지 단자 (3) 사이에 직렬로 형성되고, 상기 트랜지스터 (M127)의 게이트와 드레인은 함께 연결되어 바이어스 전압(BIAS5)의 출력을 위한 단자 (22)에 접속된다. 상기 트랜지스터 (M128)의 소오스는 상기 전원 단자 (2)에 접속되고, 그것의 드레인은 상기 전류원 (IBIAS)을 통해 상기 접지 단자(3)에 연결된다. 아울러, 상기 트랜지스터들 (M114), (M124A), (M124B) 및 (M126)의 게이트들은 상기 트랜지스터 (M128)의 게이트와 함께 연결된다.
연산 증폭기 회로의 출력단의 위상 여유(ΦPM)를 좋게 유지하여 안정된 신호 처리 결과를 얻기 위한 선결 과제는 동작 모드 전환시 트랜스컨덕턴스(gm,n)이 트랜스컨덕턴스(gm,P7)보다 항상 작게되도록 하는 것이다. 이를 달성하기 위해 캐스코드 전류 미러 (140)의 트랜지스터들 (M108) 및 (M109)에 상기한 바이어스 회로(170)에서 발생된 바이어스 전압들(BIAS1) 및 (BIAS2)을 공급하여 트랜스컨덕턴스(gm,P7)을 키워준 후, 트랜스컨덕턴스(gm,n)을 키워줌으로써 상기 수학식에서 알 수 있듯이 동작 모드 전환시 정상 동작 모드에서의 위상 여유 (ΦPM)보다 향상된 위상 여유 (ΦPM)를 갖는다. 따라서, 제1도의 트랜지스터들 (M1), (M7), 그리고 (M8)에 공급된 바이어스 전압(BIAS1)을 분리하여, 제4도에 도시된 바와같이, 캐스코드 전류 미러 (140)의 트랜지스터들 (M106) 및 (M107)의 게이트들은 바이어스 전압(BIAS1)에 의해서 제어되고, 소정 시간이 경과된 후 P 채널 입력부(110)의 트랜지스터(M100)의 게이트가 바이어스 전압(BIAS4)에 의해서 제어되도록 하였다.
다시말해서, 스위치(SW1)이 온되면 바이어스 회로(170)의 트랜지스터들 (M121) 및 (M123)을 통해 상기 바이어스 전압들(BIAS1) 및 (BIAS2)이 가장 먼저 상기 캐스코드 전류 미러 (140)에 공급된 후, 그 다음에 트랜지스터 (M119)을 통해 상기 바이어스 전압(BIAS3)이 N 채널 입력부(120)에 공급되어 트랜스컨덕턴스(gm,n1)이 형성된다. 계속해서, 트랜지스터 (M117)을 통해 바이어스 전압(BIAS4)이 P 채널 입력부(110)에 공급되어 트랜스컨덕턴스(gm,P1)을 형성함으로써 정상 동작 모드의 트랜스컨덕턴스(gm,n)에 도달된다. 그리고, 바이어스 전압(BIAS4)을 바이어스 전압(BIAS3)보다 늦게 공급되도록 함으로써 정상 동작 모드의 트랜스컨덕턴스(gm,n)에 도달하는 시간이 지연된다. 이러한 순차적인 바이어스 전압들의 공급을 통해(ωunity)로부터 상대적으로 (ωp2)가 밀어지는 효과(pole splitting effect)을 얻을 수 있고, 동작 모드 전환 순간부터 정상 동작 모드에 이를 때 까지 안정된 전압을 출력할 수 있다.
특히, 영상 신호 처리를 위한 고속 시스템의 경우 충분한 입력 트랜스컨덕턴스를 얻기 위해 증폭기 회로에 사용되는 소자들의 크기가 커지게 된다. 이때, 전력 하강 모드에서 증폭기 회로에 전류 공급을 완전히 차단할 경우 정상 동작 모드로의 전환시 빠른 동작 속도를 얻기 힘들다. 따라서, 상기 바이어스 회로(170)의 트랜지스터들 (M124A) 및 (M124B)를 따로 분리하여 동작 모드에 무관하게 소정 전류를 상기 트랜지스터 (M124A)을 통해 연산 증폭기 회로에 항상 공급해 줌으로써, 동작 모드 전환시 빠른 속도로 동작 가능하다. 여기서, 상기 바이어스 전압들(BIAS5) 및 (BIAS6)은 출력의 공통 모드 전압을 유지하기 위한 회로의 바이어스 전압으로서 동작 모드에 관계없이 항상 공급되며, 이러한 바이어스 전압들(BIAS5) 및 (BIS6)은 전체적인 전력 소모에 큰 영향을 주지 않는다.
제6도를 참조하면, 본 발명의 연산 증폭기 회로를 구비한 샘플 앤드 홀드 회로를 보여주는 회로도가 도시되어 있다. 제6도에 도시된 CMOS 샘플 앤드 홀드 회로는 본 발명에 따른 연산 증폭기 회로 및 그것의 바이어스 회로(170)를 구비하고 있다. 상기 샘플 앤드 홀드 회로는 차동 입력 쌍(SINN) 및 (SINP)의 올바른 샘플링 및 홀딩 동작을 위한 2개의 상호 중첩되지 않은 클럭 위상들(nonoverlapping clock phases)(Q1) 및 (Q2)에 의해서 동작된다. 상기 클럭 신호(Q2)에 의해서 상기 차동 입력 쌍(SINN) 및 (SINP)이 커패시터(C1) 및 (C2)에 샘플링되며, 상기 커패시터들 (C1) 및 (C2)의 일 단자들 (6) 및 (7) 사이에 연결되고 상기 클럭 위상(Q1)에 의해서 제어되는 스위치 트랜지스터들 (M133) 및 (M134)은 상기 클럭 위상(Q2)에 의해서 제어되는 스위칭 트랜지스터들 (Q130)∼(Q132)보다 앞서 턴-오프되기 때문에 상기 단자들 (6) 및 (7)은 높은 임피던스 노드가 되어 차동 입력 쌍에 의존하는 피드스투 오차 (feedthorough error)을 최소화한다.
상기 샘플 앤드 홀드 회로는 클럭 위상 (Q1)의 제어에 따라 궤환 커패시터들(CF1) 및 (CF2)에 의해 입력된 신호를 그대로 유지하는 홀딩 모드로 동작되며, 홀딩 모드 동작시 2개의 입력 샘플링 커패시터들 (C1) 및 (C2)을 서로 연결시킴으로써 단일 입력의 경우 생길 수 있는 입력단의 공통 모드 전압의 변화에 의한 영향을 최소화한다. 이와같이, 샘플 앤드 홀드 회로가 샘플링 모드로 동작할 때 입력 전압의 샘플링이 오픈 루프의 형태로 이루어지기 때문에 연산 증폭기 회로는 사용되지 않는다. 이러한 경우, 상기 연산 증폭기 회로는 전력 하강 모드로 동작된다. 전력 하강 모드시 증폭기의 출력 노드가 일정한 바이어스 전압에 연결되어 있지 않으면 임의의 방향으로 움직일 수 있으며, 이는 홀딩 모드에서의 정착 시간에 나쁜 영향을 주게 된다. 이를 방지하기 위해 전력 하강 모드에서 연산 증폭기 회로의 차동 출력 쌍(SOUTN) 및 (SOUTP)은 트랜지스터 (M139)에 의해 공통 모드 수준의 전압으로 고정된다. 출력단의 커패시터들 (CL1) 및 (CL2)는 부하 커패시터로서 실제 시스템에 응용되었을 때 샘플 앤드 홀드 회로가 구동하는 회로 블록의 입력 커패시터 및 상기 샘플 앤드 홀드 회로의 출력단의 기생 커패시턴스를 모델링한 것이다.
제7도는 전력 하강 모드시 증폭기에 전류 공급을 완전히 차단하는 경우, 종래 기술에 따른 전력 소모 및 본 발명에 따른 전력 소모를 비교하기 위한 샘플 앤드 홀드 회로의 출력 신호 파형을 비교한 도면이다. 종래 기술에 따른 출력 신호 파형은 동작 모드 전환시 연산 증폭기 회로의 출력단에 나쁜 위상 여유로 인한 오버 슈트(overshoot)가 나타나고 안정된 출력 전압을 얻기까지의 시간이 오래 걸림을 알 수 있다. 비이어스 회로(170)의 트랜지스터들 (M124B) 및 (M124A)의 비율을 120:0(전력 하강 모드시 공급 전류를 완전히 차단하는 경우), 100:20, 80:40 및 0:120으로 변환시킬 경우, 각 비율에 따른 출력 신호 파형은 제8도에 도시된 바와같다.
제8도에서 시간 (100nS)∼(150nS) 사이의 구간을 좀 더 확대한 파형이 제9도에 도시되어 있다. 제9도에서 알 수 있듯이, 전체 전력 소모를 줄이기 위해 공급 전류 차단 비율을 크게 하더라도 출력 전압의 변화율(slew rate)만 떨어질 뿐 위상 여유가 나빠지지 않기 때문에 전력 최소화 기법을 사용하지 않을 경우에 비해 정착 시간에는 큰 영향을 미치지 않는다. 그러나, 고속 영향 신호 처리 시스템과 같이 높은 출력 전압의 변화율을 필요로하는 시스템에 응용될 경우 그것의 동작 속도에 따라 트랜지스터들 (M124B)와(M124A)의 크기 비율을 최적화할 필요는 있다.
공급 전류 차단 비율에 따른 샘플 앤드 홀드 회로의 전체 전력 소모는 제10도에 도시된 바와같다. 이때, 10mW 정도의 가장 큰 전력이 소모되는 정상 동작 모드로 동작하는 경우를 기준인 1로 정규화하여 도시하였다. 10비트의 정확도로 정착하는 시간의 변화는 제11도에 도시된 바와같다. 정착 시간은 공급 전류 차단 비율이 크면 클수록 길어지는 반면에 전체적인 샘플 앤드 홀드 회로의 전력 소모는 최대 42%까지 절감할 수 있음을 알 수 있다.
상기한 바와같이, 오프 루프 형태로 동작하는 COMS 연산 증폭기 회로의 트랜지스터들을 바이어스하기 위한 바이어스 회로를 통해 상기 증폭기가 전력 하강 모드에서 정상 동작 모드로 전환시 요구되는 순서에 따라 상기 트랜지스터들을 순차적으로 바이어스되도록 하였다. 그 결과, 동작 모드 전환시 지연되는 정착 시간을 빠르게 가져갈 수 있을 뿐만아니라 향상된 위상 여유를 가짐으로써 안정된 출력을 얻을 수 있고, 소모되는 전력을 줄일 수 있다.

Claims (7)

  1. 차동 입력부(100)와; 상기 차동 입력부(100)에 그리고 차동 출력(VOUT)과 제1기준 전위 사이에 전기적으로 연결된 캐스코드 전류 미러(140)와; 상기 차동 입력부(100)에 그리고 상기 차동 출력 및 제2기준 전위 사이에 전기적으로 연결된 캐스코드 전류원(150) 및; 상기 차동 입력부(100), 상기 캐스코드 전류 미러(140) 및 상기 캐스코드 전류원(150)에 연결되며, 제어 신호(CLK)의 제1천이에 응답하여 상기 캐스코드 전류원(150) 및 상기 차동 입력부(100)를 순차적으로 활성화시키는 바이어스 회로(170)를 포함하는 연산 증폭기 회로.
  2. 제1항에 있어서, 상기 바이어스 회로(170)는 상기 제어 신호(CLK)의 제2천이에 응답하여 상기 캐스코드 전류 미러(140), 상기 캐스코드 전류원(150) 및 상기 차동 입력부(100)를 비활성화시키는 연산 증폭기 회로.
  3. 제2항에 있어서, 상기 차동 입력부(100)는 제1 및 제2차동 증폭기들(120, 110)을 포함하며, 상기 제1차동증폭기(120)는 상기 캐스코드 전류 미러(140)에 전기적으로 연결된 차동 출력을 가지며; 그리고 상기 제2차동 증폭기(110)는 상기 캐스코드 전류원(150)에 전기적으로 연결된 차동 출력을 갖는 연산 증폭기 회로.
  4. 제3항에 있어서, 상기 제1차동 증폭기(120)는 차동 입력에 전기적으로 연결된 게이트들을 갖는 제1 및 제2NMOS 트랜지스터들 (M103, M104)과, 상기 제1 및 제2NMOS 트랜지스터들의 소오스들에 전기적으로 연결된 제3NMOS 트랜지스터(M105)를 포함하고; 상기 제2차동 증폭기(110)는 상기 차동 입력에 전기적으로 연결된 게이트들을 갖는 제1 및 제2PMOS 트랜지스터들 (M101, M102)과, 상기 제1 및 제2 PMOS 트랜지스터들의 소오스들에 전기적으로 연결된 제3PMOS 트랜지스터(M100)를 포함하며; 상기 제3NMOS 트랜지스터의 소오스 및 게이트는 상기 제1기준 전위 및 상기 바이어스 회로(170)에 각각 연결되며, 상기 제3PMOS 트랜지스터의 소오스 및 게이트는 상기 제1기준 전위와 상기 바이어스 회로(170)에 각각 연결되는 연산 증폭기 회로.
  5. 제4항에 있어서, 공통 모드 피드백 회로(160)를 부가적으로 포함하며, 상기 바이어스 회로(170)는 제1 내지 제6바이어스 신호 라인들(14, 16, 18, 20, 22, 24) 상에 제 1 내지 제6바이어스 신호들(BIAS1-BIAS6)을 발생하는 연산 증폭기 회로.
  6. 제4항에 있어서, 상기 캐스코드 전류 미러(140)는 상기 제1 및 제2바이어스 신호 라인들(14,16)에 전기적으로 연결되고; 상기 캐스코드 전류원(150)은 상기 제5바이어스 신호 라인(22)에 전기적으로 연결되고; 상기 제3NMOS 트랜지스터 (M105)의 게이트는 상기 제3바이어스 신호 라인(18)에 전기적으로 연결되고; 상기 공통 모드 피드백 회로(160)는 상기 제6바이어스 신호 라인(24)에 전기적으로 연결되며; 상기 제3PMOS 트랜지스터(M100)의 게이트는 상기 제4바이어스 신호 라인(20)에 전기적으로 연결되는 연산 증폭기 회로.
  7. 제5항에 있어서, 상기 제어 신호(CLK)의 제1천이는 클락 신호의 상승 에지이고, 상기 제어 신호(CLK)의 제2천이는 상기 클락 신호의 하강 에지인 연산 증폭기 회로.
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6614285B2 (en) 1998-04-03 2003-09-02 Cirrus Logic, Inc. Switched capacitor integrator having very low power and low distortion and noise
US6369745B1 (en) * 1998-04-03 2002-04-09 Cirrus Logic, Inc. Analog to digital switched capacitor converter using a delta sigma modulator having very low power, distortion and noise
US6107883A (en) * 1998-09-10 2000-08-22 Seiko Epson Corporation High gain, high speed rail-to-rail amplifier
US6150883A (en) * 1999-07-22 2000-11-21 Burr-Brown Corporation Rail-to-rail input/output operational amplifier and method
US6529070B1 (en) * 1999-10-25 2003-03-04 Texas Instruments Incorporated Low-voltage, broadband operational amplifier
US6265941B1 (en) * 1999-11-12 2001-07-24 Agere Systems Guardian Corp. Balanced differential amplifier having common mode feedback with kick-start
US6278323B1 (en) * 2000-04-12 2001-08-21 Intel Corporation High gain, very wide common mode range, self-biased operational amplifier
US6388522B1 (en) * 2000-08-23 2002-05-14 Texas Instruments Incorporated Common mode feedback bias for low voltage opamps
US6750715B2 (en) * 2001-04-16 2004-06-15 Zeevo, Inc. Logarithmic IF amplifier with dynamic large signal bias circuit
US6525613B2 (en) 2001-05-25 2003-02-25 Infineon Technologies Ag Efficient current feedback buffer
JP3791354B2 (ja) 2001-06-04 2006-06-28 セイコーエプソン株式会社 演算増幅回路、駆動回路、及び駆動方法
JP3820918B2 (ja) 2001-06-04 2006-09-13 セイコーエプソン株式会社 演算増幅回路、駆動回路、及び駆動方法
JP3497495B2 (ja) * 2001-11-21 2004-02-16 株式会社半導体理工学研究センター サンプルホールド回路
KR100413182B1 (ko) * 2001-11-30 2003-12-31 한국전자통신연구원 차동 선형 증폭기
US6583669B1 (en) 2002-04-08 2003-06-24 National Semiconductor Corporation Apparatus and method for a compact class AB turn-around stage with low noise, low offset, and low power consumption
US6970043B2 (en) * 2002-10-29 2005-11-29 Fairchild Semiconductor Corporation Low voltage, low power differential receiver
US6870424B2 (en) * 2002-10-29 2005-03-22 Fairchild Semiconductor Corporation Low voltage differential in differential out receiver
US6781460B2 (en) * 2002-10-29 2004-08-24 Fairchild Semiconductor Corp. Low power low voltage differential signal receiver with improved skew and jitter performance
US6747514B1 (en) * 2003-02-25 2004-06-08 National Semiconductor Corporation MOSFET amplifier with dynamically biased cascode output
JP3920236B2 (ja) * 2003-03-27 2007-05-30 Ｎｅｃエレクトロニクス株式会社 差動増幅器
JP2004328487A (ja) * 2003-04-25 2004-11-18 Renesas Technology Corp 演算増幅器
US6943619B1 (en) * 2003-05-21 2005-09-13 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Practical active capacitor filter
US6822513B1 (en) * 2003-05-28 2004-11-23 Ami Semiconductor, Inc. Symmetric and complementary differential amplifier
KR100574968B1 (ko) * 2004-02-10 2006-04-28 삼성전자주식회사 옵셋 보상회로를 갖는 연산증폭기
FR2868626B1 (fr) * 2004-03-31 2006-06-23 St Microelectronics Sa Amplificateur differentiel a deux sorties et a entree unique a linearite amelioree
JP4826073B2 (ja) * 2004-08-05 2011-11-30 日本電気株式会社 差動増幅器、及びそれを用いた表示装置のデータドライバ
KR100638487B1 (ko) * 2004-11-11 2006-10-26 삼성전자주식회사 공통모드 피드백 회로를 구비한 상보형 트랜스컨덕턴스증폭기 및 트랜스컨덕턴스 증폭방법
KR20060099322A (ko) * 2005-03-11 2006-09-19 엘지전자 주식회사 저전압 차동신호 수신장치
US7521993B1 (en) * 2005-05-13 2009-04-21 Sun Microsystems, Inc. Substrate stress signal amplifier
US20070159264A1 (en) * 2006-01-10 2007-07-12 Samsung Electronics Co., Ltd. Phase-locked loop with adaptive bandwidth
US7764092B2 (en) * 2006-01-10 2010-07-27 Samsung Electronics Co., Ltd. Phase locked loop and phase locking method
JP2008048039A (ja) * 2006-08-11 2008-02-28 Sharp Corp 演算増幅回路およびそれを用いた半導体装置
US7532072B1 (en) * 2007-03-02 2009-05-12 Linear Technology Corporation Method to control the output common mode in a differential OPAMP with rail-to-rail input stage
CN101295983B (zh) * 2007-04-25 2010-06-09 中国科学院微电子研究所 一种双采样全差分采样保持电路
US7541871B2 (en) 2007-05-02 2009-06-02 Micron Technology, Inc. Operational transconductance amplifier (OTA)
US7564308B1 (en) * 2007-06-13 2009-07-21 National Semiconductor Corporation Self-biased operational amplifier
JP5045294B2 (ja) * 2007-07-30 2012-10-10 富士通セミコンダクター株式会社 カスコードカレントミラー回路を有する内部電源回路
US7646244B1 (en) 2008-07-24 2010-01-12 National Semiconductor Corporation Apparatus and method for unity gain buffer with high switching speed and low quiescent current
US7821339B1 (en) * 2009-04-27 2010-10-26 Broadcom Corporation Composite differential RF power amplifier layout
TWI479800B (zh) * 2010-09-27 2015-04-01 Novatek Microelectronics Corp 差動放大器電路
CN102447443A (zh) * 2010-09-30 2012-05-09 联咏科技股份有限公司 差动放大器电路
US8598913B2 (en) * 2010-11-22 2013-12-03 Fairchild Semiconductor Corporation Reduced temperature dependent hysteretic comparator
US9634655B2 (en) * 2015-02-24 2017-04-25 Panasonic Corporation Drive device having first and second switching devices with different gate widths
US9998120B1 (en) * 2017-03-02 2018-06-12 Xilinx, Inc. Circuit for and method of shifting a high range input common mode voltage
CN109905105B (zh) * 2019-02-18 2023-06-20 长沙理工大学 低延迟低电压电流比较器及电路模块
CN110289818A (zh) * 2019-06-21 2019-09-27 清能华波（北京）科技有限公司 基于常数过驱动偏置的高温度鲁棒性的运算放大器电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4533876A (en) * 1983-10-18 1985-08-06 American Microsystems, Inc. Differential operational amplifier with common mode feedback
IT1200788B (it) * 1985-10-14 1989-01-27 Sgs Microelettronica Spa Amplificatore operazionale tutto differenziale interno per circuiti integrati di tipo cmos
ATE108961T1 (de) * 1986-09-26 1994-08-15 Siemens Ag Operationsverstärker.
US5166635A (en) * 1991-03-27 1992-11-24 Level One Communications, Inc. Digital data line driver
US5117199A (en) * 1991-03-27 1992-05-26 International Business Machines Corporation Fully differential follower using operational amplifier
US5442318A (en) * 1993-10-15 1995-08-15 Hewlett Packard Corporation Gain enhancement technique for operational amplifiers
JP2892287B2 (ja) * 1994-02-04 1999-05-17 松下電器産業株式会社 演算増幅器

Also Published As

Publication number Publication date
JPH11150430A (ja) 1999-06-02
JP4068227B2 (ja) 2008-03-26
KR19990012425A (ko) 1999-02-25
US6052025A (en) 2000-04-18

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