KR100413182B1 - 차동 선형 증폭기 - Google Patents

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Abstract

본 발명은 차동 선형 증폭기에 관한 것으로, 정입력신호 및 부입력신호를 입력 받는 입력부; 상기 입력부의 일측에 제공되며, 바이어스 전류를 제공하기 위한 바이어스 전류원; 상기 입력부의 타측에 제공되며, 상기 정입력신호 및 부입력신호에 대응하여 정출력단과 부출력단 사이에 출력 레벨 차를 제공하는 로드부; 상기 바이어스 전류원과 상기 입력부 사이에 접속되며, 상기 정입력신호를 게이트 입력으로 하고 이득제어신호를 기판 바이어스 전압으로 사용하는 제1 MOS 트랜지스터; 및 상기 바이어스 전류원과 상기 입력부 사이에 접속되며, 상기 부입력신호를 게이트 입력으로 하고 상기 이득제어신호를 기판 바이어스 전압으로 사용하는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 한다.

Description

차동 선형 증폭기{Linear differential amplifier}
본 발명은 선형 증폭기(Linear amplifier)에 관한 것으로, 특히 가변 축퇴 저항(Variable degeneration resistor)을 이용한 자동이득조절(Auto Gain Control; 이하 AGC라 함)형 차동 선형 증폭기에 관한 것이다.
선형 집적회로(Integrated Circuit; 이하 IC라 함), 즉 아날로그 IC는 입력 신호 계층에 따라 연속적으로 변화하는 출력을 가지며, 이론적으로는 무한한 개수의 상태를 달성할 수 있다.
한편, 선형 증폭기라 함은 입력 신호와 상기 입력 신호에 응답하여 출력되는 출력 신호의 관계가 선형 함수와 유사하게 대응되는 증폭기를 말하며, 입력 신호가 저주파인 경우에는 오디오 증폭회로에 많이 쓰이고, 입력 신호가 고주파인 경우에는 선형 특성이 중요시 되는 각종 송수신 시스템에서 많이 이용된다.
통상적으로, 선형 IC중 선형 증폭기가 각종 송수신 시스템에서 사용될 때, 입력신호가 작을 때는 이득이 많이 요구되고 선형특성은 크게 문제가 되지는 않지만, 입력신호가 클때는 시스템의 이득은 적게 요구되어지는 반면 선형특성이 중요하게 된다.
선형 증폭기가 통신 시스템의 수신기에서 사용될때, 입력 신호에 응답하는 선형 증폭기가 비 선형성을 가지게 되면 출력 신호에 왜곡이 생기게 되고, 입력신호가 고주파(high frequency)일때는 고조파(harmonics)가 생성되어 수신 감도를 감소시키며, 선형 증폭기의 증폭 이득이 너무 작은 경우에도 수신 감도가 감소된다.
고조파(harmonics)는 MOS(Metal Oxide Semiconductor) 트랜지스터로 구성되는 선형 증폭기에서는 MOS 트랜지스터의 내부 전달 컨덕턴스(trans conductance)값이 비 선형적인것에 기인하며, 바이폴라 트랜지스터(bipolar transisror)에서는 베이스를 기준으로 컬렉터와 이미터가 다이오드의 형태로 접속되는 것에 기인한다.
바이폴라 트랜지스터는 두개의 다이오드가 베이스를 기준으로 접속된 형태로, 잘 알려진 바와 같이, 상기 다이오드는 입력 전압에 대한 출력 전류의 특성이 선형적이지 못하다.
MOS 트랜지스터, OP-AMP(Operational Amplifier)를 포함한 대다수의 능동 소자의 출력신호는 아래의 수학식 1과 같이 표현된다.
위 식에서 vo는 출력신호이고, vi는 입력신호이며, a1, a2, 및 a3은 능동 소자의 선형성을 정의하는 계수들이며, 3차 고차항(a3·vi3)보다 높은 고차항은 간략히 표현하였다. 이상적인 능동 소자인 경우에는, 상기 계수 a2, a3은 "0"이고 출력 신호는 단순히 a1에 의해 스케일된 입력 신호에 해당한다. 그러나, 모든 능동 소자들은 계수 a2, a3에 의해 정량화되는 얼마간의 비선형을 가지게 된다. 계수 a2는 2차인 비선형성의 양을 정의하며 a3은 3차인 비선형성의 양을 정의한다.
고차항(a2·vi2, a3·vi3등)은 능동 소자가 가지는 비선형성에 의하여 입력신호와 유사한 주파수를 가지는 신호로서 입력신호와 상호변조를 야기하고, 그 결과 신호 대역 내의 원치 않는 결과 신호들을 생성한다. 여기서, 3차항(a3·vi3)에 의해서 생성되는 고조파(harmonics)와 입력신호의 전력이 동일한 때의 전력을 데시벨(db)단위로 표시한 것을 IIP3(Input reffered 3rd-order Intercept Point)라 하며, IIP3보다 입력신호가 작으면 입력신호를 증폭하는 능동소자는 입력신호보다 3차항(a3·vi3)에 의해 생성된 고조파를 더 크게 증폭하게 되므로 S/N(signal/noise ratio)비가 나빠지게 된다. 다시 말하면, IIP3는 증폭기의 선형성을 판단하는 중요한 기준이 된다.
상기 수학식 1에 나타난 바와 같이, 선형 증폭기의 입력단에서 고차항(a2·vi2, a3·vi3등)에 의한 고조파를 효과적으로 감소시키지 못하는 경우에는 고차항의 크기가 입력신호에 비하여 급속히 증가하게 되어 입력신호보다 더 큰 노이즈를 증폭하는 결과를 야기한다.
따라서, 고조파가 생성되는 송수신 시스템에서 활용되어지는 증폭기는 입력신호의 크기에 따라 증폭기의 이득을 조절할 수 있음과 동시에 이득이 작을 때는 선형특성이 향상된 증폭기가 필요하게 된다.
도 1은 제1 종래기술에 따른 차동 선형 증폭기의 회로도이다.
도 1을 참조하면, 제1 종래기술에 따른 차동 선형 증폭기는, 공급전원(VDD)와 출력단(Vout-, Vout+) 사이에 제공되는 로드(10, 11)와, 접지전원에 접속된 바이어스 전류원(40, 41)과, 바이어스 전류원(40, 41)과 출력단(Vout-, Vout+) 사이에 접속되며 차동 입력신호(V+, V-)를 게이트 입력으로 하는 NMOS 트랜지스터(20, 21)와, 바이어스 전류원(40, 41)과, NMOS 트랜지스터(20, 21)의 접점 노드 사이에 접속된 축퇴 저항(30)으로 구성된다. 여기서, 로드(10, 11)는 저항, 캐패시터, 인덕터등의 개별 소자일 수도 있으나, 이들 소자들이 서로 결합한 형태의 교류 저항일 수도 있다. 그리고, 축퇴 저항(30)은 여러가지 형태로 구현될 수 있으며, CMOS 공정에서 집적회로화할 때, 저항으로서 선형 특성이 우수하고 기생 캐패시턴스가 적은 폴리실리콘(polysilicon)을 이용하여 구현한다.
이어서, 상기와 같이 구성된 제1 종래기술에 따른 차동 선형 증폭기의 동작을 살펴본다.
NMOS 트랜지스터(20, 21)의 게이트에 차동 입력신호(V+, V-)가 인가되지 않을 때는 바이어스 전류원(40, 41)에 의하여 전류 I1과 I2는 IB1(=IB2)로 동일한 값을 가지게 된다.
한편, 차동 입력신호(V+)가 차동 입력신호(V-)에 비해 더 높은 전위레벨을 가지게 되면, 두 로드(10, 11)에 흐르는 전류에 차가 발생하여 부출력단(Vout-)의 전위 레벨이 정출력단(Vout+)에 비하여 낮아지게 된다.
한편, NMOS 트랜지스터(20, 21)에 수동 소자인 축퇴 저항(30)이 연결되어 가상 접지를 형성함으로써, NMOS 트랜지스터(20, 21)에 흐르는 신호 중 비선형성을 지닌 고조파를 서로 상쇄시키게 되어 차동 선형 증폭기의 선형 특성을 개선하게 된다. 여기서, NMOS 트랜지스터(20, 21)에는 차동 입력신호(V+, V-)가 증폭된 신호와NMOS 트랜지스터(20, 21) 자체가 가지는 비선형성에 의하여 생성되는 고조파(IIP3) 성분이 출력되며, 차동 입력신호(V+, V-)는 위상이 정반대이나, NMOS 트랜지스터(20, 21)의 비선형성에 의하여 생성되는 고조파 성분은 다양한 위상을 가지게 된다. 따라서, 차동 입력신호(V+, V-)에 응답하여 생성되는 고조파 성분 중 일부는 축퇴 저항(30)에서 서로 상쇄되어 증폭기의 선형 특성을 향상시킨다.
그러나, 상기와 같이 축퇴 저항(30)을 이용한 종래의 차동 선형 증폭기는 저항값이 고정되므로 이득을 조절하지 못하고, 차동 입력신호의 전위레벨이 커지면 선형특성의 개선에 한계를 가지는 문제점이 있었다. 뿐만 아니라, 일부 CMOS 공정에서 집적회로화할 때, 축퇴 저항을 폴리실리콘으로 구현하기 어려운 경우도 있다.
도 2는 제2 종래기술에 따른 차동 선형 증폭기의 회로도이다.
도 2를 참조하면, 제2 종래기술에 따른 차동 선형 증폭기는, 상기 도 1에 도시된 제1 종래기술에 따른 차동 선형 증폭기에서 축퇴 저항(30)을 대신하여 NMOS 트랜지스터(50)를 사용한 구성을 나타내고 있다.
도시된 종래의 차동 선형 증폭기는 게이트에 일정한 전압(VB)을 인가하여 NMOS 트랜지스터(50)를 저항처럼 동작시킴으로써, 일부 CMOS 공정에서 폴리실리콘을 축퇴 저항으로서 사용하지 못하는 문제점을 가진 제1 종래기술의 문제점을 해결할 수 있다.
그러나, 제2 종래기술에 따른 차동 선형 증폭기는 차동 입력신호(V+, V-)의 전위 레벨이 상승하게 되면, NMOS 트랜지스터(50)의 소스-드레인단으로 출력되는전류가 증가하며, 이때 NMOS 트랜지스터(50)를 제어하는 게이트 전압(VB)이 일정하기 때문에 포화 영역에서 동작하게 되므로 차동 입력신호(V+, V-)의 크기가 증가함에 따라 NMOS 트랜지스터(50)의 저항값이 일정하지 않게 되는 문제점이 있으며, 차동 입력신호(V+, V-)의 전위 레벨 변동시 IIP3값이 개선되지 않는 문제점을 안고 있다. 또한, NMOS 트랜지스터(50)의 비선형 특성으로 인하여 차동 입력신호(V+, V-)의 크기가 커짐에 따라 증폭기의 선형특성이 나빠지는 문제점이 있다.
도 3은 제3 종래기술에 따른 차동 선형 증폭기의 회로도이다.
도 3을 참조하면, 제3 종래기술에 따른 차동 선형 증폭기는, 상기 도 2에 도시된 제2 종래기술에 따른 차동 선형 증폭기에서 NMOS 트랜지스터(50)을 대신하여 소스-드레인이 서로 맞물린 2개의 NMOS 트랜지스터(60, 61)를 사용한 구성을 나타내고 있다. 2개의 NMOS 트랜지스터(60, 61)는 각각 정입력신호(V+) 및 부입력신호(V-)를 게이트 입력으로 하여 제어 받도록 구성되어 있다.
도시된 차동 선형 증폭기는 차동 입력신호(V+, V-)의 변화에 따라 상기 도 2에 도시된 NMOS 트랜지스터(50)의 저항값이 불안정한 문제점을 개선한 것으로, 두 NMOS 트랜지스터(60, 61)의 게이트 전압으로 차동 입력신호(V+, V-)를 사용하기 때문에 차동 입력신호(V+, V-)의 전위 레벨이 변하더라도 NMOS 트랜지스터(60, 61)의 상호 작용으로 일정한 저항값을 유지할 수 있다. 즉, NMOS(60, 61)의 소스-드레인이 서로 맞물려 있기 때문에 차동 입력신호(V+)의 전위 레벨이 증가하고 차동 입력신호(V-)의 전위 레벨이 감소하는 경우에는 NMOS 트랜지스터(60)의 저항값은 감소하고 NMOS 트랜지스터(61)의 저항값은 증가하여 두 NMOS 트랜지스터(60, 61)의 병렬 연결에 의해 구현되는 저항값은 일정하게 유지되는 것이다.
그러나, 상기와 같은 종래의 차동 선형 증폭기 또한 앞서 언급한 제1 및 제2 종래기술에 따른 차동 선형 증폭기와 마찬가지로 증폭이득을 조절하지 못하는 한계가 있어 차동 입력신호의 전위 레벨이 변동하는 경우, IIP3가 개선되지 않는 문제점을 안고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로서, 고차 고조파에 의한 영향을 최소화 시키면서 증폭 이득을 조절할 수 있는 차동 선형 증폭기를 제공하는데 그 목적이 있다.
도 1은 제1 종래기술에 따른 차동 선형 증폭기의 회로도.
도 2는 제2 종래기술에 따른 차동 선형 증폭기의 회로도.
도 3은 제3 종래기술에 따른 차동 선형 증폭기의 회로도.
도 4는 본 발명의 일 실시예에 따른 가변 축퇴저항을 이용한 증폭이득 조절형 선형 증폭기의 회로도.
도 5는 본 발명의 다른 실시예에 따른 회로도.
* 도면의 주요 부분에 대한 부호의 설명
VAGC: 이득 제어신호 V+, V- : 차동 입력신호
IIP3 : Input reffered 3rd-order Intercept Point
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 정입력신호 및 부입력신호를 입력 받는 입력부; 상기 입력부의 일측에 제공되며, 바이어스 전류를 제공하기 위한 바이어스 전류원; 상기 입력부의 타측에 제공되며, 상기 정입력신호 및 부입력신호에 대응하여 정출력단과 부출력단 사이에 출력 레벨 차를 제공하는 로드부; 상기 바이어스 전류원과 상기 입력부 사이에 접속되며, 상기 정입력신호를 게이트 입력으로 하고 이득제어신호를 기판 바이어스 전압으로 사용하는 제1 MOS 트랜지스터; 및 상기 바이어스 전류원과 상기 입력부 사이에 접속되며, 상기 부입력신호를 게이트 입력으로 하고 상기 이득제어신호를 기판 바이어스 전압으로 사용하는 제2 MOS 트랜지스터를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 차동 선형 증폭기의 회로도이다.
도 4를 참조하면, 본 실시예에 따른 차동 선형 증폭기는, 공급전원(VDD)와 출력단(Vout-, Vout+) 사이에 제공되는 로드(110, 120)와, 접지전원에 접속된 바이어스 전류원(150, 160)과, 바이어스 전류원(150, 160)과 출력단(Vout-, Vout+) 사이에 접속되며 차동 입력신호(V+, V-)를 게이트 입력으로 하는 NMOS 트랜지스터(130, 140)와, 바이어스 전류원(150, 160)과 NMOS 트랜지스터(130, 140)의 접점 노드 사이에 접속되며 소스-드레인이 맞물린 두 개의 NMOS 트랜지스터(210, 220)로 구성된다. NMOS 트랜지스터(210)는 각각 정입력신호(V+)를 게이트 입력으로 하며, NMOS 트랜지스터(220)는 각각 정입력신호(V-)를 게이트 입력으로 한다. 또한, NMOS 트랜지스터(210, 220)는 p-웰을 통해 이득제어신호(VAGC)를 기판 바이어스 전압으로 인가 받는다.
이하, 상기와 같이 구성된 본 실시예의 차동 선형 증폭기의 동작을 살펴본다.
먼저, 상기 NMOS 트랜지스터(130)와 NMOS 트랜지스터(140)의 게이트단에 차동 입력신호(V+, V-)가 인가되지 않을때는, 상기 전류원(150)과 전류원(160)에 의하여 NMOS 트랜지스터(130)와 NMOS 트랜지스터(140)의 일측과 타측을 관통하여 흐르는 전류(I1, I2)는 IB1(=IB2)로 동일한 값을 가지게 된다.
이때, 상기 NMOS 트랜지스터(130)의 게이트단에 인가되는 상기 차동 입력신호(V+)가 상기 NMOS 트랜지스터(140)의 게이트단에 인가되는 차동 입력신호(V-)에 비해 더 높은 전위레벨을 가지게 되면, 상기 저항(110)를 관통하여 흐르는 전류가 저항(120)을 관통하는 전류에 비해 커지게 되어 출력단(Vout-)의 전위 레벨이 출력단(Vout+)에 비하여 낮아지게 된다.
여기서, 상기 저항 110, 120은 캐패시터, 인덕터로 대체 될 수 있으며, 상기 언급된 저항, 캐패시터, 인덕터등이 서로 결합하여 형성되는 교류 저항이어도 된다.
이어서, 상기 차동 입력신호(V+)는 상기 NMOS 트랜지스터(210)의 게이트단에 인가되고 차동 입력신호(V-)는 NMOS 트랜지스터(220)의 게이트단에 인가되므로 상기 NMOS 트랜지스터(210)의 저항 성분은 작아지고 NMOS 트랜지스터(220)의 저항 성분은 증가하게 된다.
따라서, 상기 NMOS 트랜지스터 210, 220로 구성된 축퇴 저항은 일정한 저항값을 유지하게 된다.
한편, 상기 NMOS 트랜지스터 210, 220의 기판 바이어스에 인가되는 이득 제어신호(VAGC)에 의하여 상기 NMOS 트랜지스터 210, 220의 문턱전압(Threshold voltage)이 변하게 되어 NMOS 트랜지스터 210, 220의 저항값이 변하게 된다.
상기 이득 제어신호(VAGC)의 전위 레벨이 높아지면 상기 NMOS 트랜지스터 210, 220의 문턱 전압이 증가하게 되고, 전위 레벨이 낮아지면 문턱 전압이 감소하게 된다.
이를 아래의 수학식 2를 참조하여 좀더 상세히 설명하도록 한다.
여기서, 상기 Rds는 상기 NMOS 트랜지스터 210, 220의 드레인과 소스단 사이의 저항값을 나타내고, 상기 μn은 전자의 모빌리티(mobility)를 나타내고, 상기 Cox는 옥사이드 캐패시턴스를 나타내며, 상기 Rds는 Vgs(게이트-소스간 전압)와 Vth(문턱전압)의 함수로 주어진다.
상기 수학식 2에서 문턱전압(Vth)은 상기 NMOS 트랜지스터 210, 220의 바디(body) 전압의 함수로 주어지므로 상기한 이득 조절신호(VAGC)에 의하여 변화되어 상기 Rds가 변하게 된다.
통상적으로, 상기 도 4에 도시된 본 발명의 가변 축퇴저항을 이용한 증폭 이득 조절형 선형 증폭기에 인가되는 차동 입력신호(V+, V-)의 전력 변화가 심한 경우, 즉 무선 통신이나, 셀룰러 폰과 같이 인가되는 신호의 전력 변화가 심한 경우에는 인가되는 차동 입력신호에 따라 증폭기의 이득을 조절할 수 있다.
예컨데, 본 발명의 선형 증폭기가 차동 입력신호(V+, V-)의 전력을 감지하는 장치와 함께 쓰일경우 상기 전력을 감지하는 장치에서 생성 가능한 검출신호를 인가받아 이득을 조절하거나, 통상적으로 증폭기의 출력단의 출력을 감지하여 입력단으로 피드백(Feed back)하는 자동 이득 제어회로(Automatic Gain Contorl)의 출력 신호를 인가받아 제어할 수도 있다.
따라서, NMOS 트랜지스터 130, 140의 소스단을 연결하여 축퇴저항으로서 사용하는 NMOS 트랜지스터 210, 220는 이득 제어신호(VAGC)에 의하여 저항값이 결정되고, 결정된 저항값을 차동 입력신호(V+, V-)에 의하여 제어되는 NMOS 트랜지스터 210, 220가 일정하게 유지시킴으로써, 차동 입력신호(V+, V-)의 전력 레벨이 증감하더라도 본 발명의 선형 증폭기는 우수한 선형성을 가지게 된다.
또한, 본 발명의 차동 선형 증폭기의 선형성이 향상 됨으로써, 선형 증폭기가 가지는 비선형성에 의하여 차동 입력신호(V+, V-)의 고차 고조파(harmonics)의 생성이 억제 됨으로써, IIP3(Input reffered 3rd-order Intercept Point)도 좋아지게 된다.
여기서, 상기 IIP3는 3차 고조파(3-rd harmonics)와 차동 입력신호(V+ 또는 V-)의 전력이 동일해 질때의 차동 입력신호(V+ 또는 V-)의 전력을 데시벨(db)단위로 표시한 것으로, 상기 3차 고조파의 전력이 차동 입력신호(V+, V-)의 전력보다높아지게 되면, 선형 증폭기의 수신 감도는 악화되는 특징을 가진다.
한편, 상기 NMOS 트랜지스터 210, 220는 반도체 공정 시 P-웰에 형성하되, 이득제어신호(VAGC)가 백바이어스로서 인가되는 P-Well에 형성하도록 하고, 상기 NMOS 트랜지스터 130, 140는 이득제어신호(VAGC)가 백바이어스로서 인가되지 않는 P-Well에 형성하여 기판 바이어스에 이득 제어신호(VAGC)를 독립적으로 인가해 주어야 하는 NMOS 트랜지스터 210, 220와 그렇지 않은 NMOS 트랜지스터 130, 140을 분리하여 형성하도록 한다.
따라서, 도 4에 도시된 차동 선형 증폭기는 백바이어스가 인가되는 P-웰과 백바이어스가 인가되지 않는 P-웰, 즉 2개의 P-웰을 필요로 한다.
이는 통상적으로 트윈 웰(twin-well)공정에 의하여 구현된다.
도 5는 본 발명의 선형 증폭기를 PMOS로 구현한 것이다.
도 5를 참조하면, 상기 PMOS로 구현된 실시예는 상기 도 4에 도시된 것과 그 구성이 유사하되, 도 4에 도시된 각각의 NMOS 트랜지스터(130, 140, 210, 220)를 PMOS 트랜지스터로 구현함을 그 특징으로 한다.
도 5를 참조하면, 출력단과 접지전원 사이에 제공되는 제1 로드 및 제2 로드와, 각각의 일측이 공급전원(VDD)에 연결되는 제1 및 제2 바이어스 전류원(310, 320)과, 상기 제1 및 제2 바이어스 전류원(310, 320)과 정출력단(Vout+) 및 부출력단(Vout-) 사이에 각각 접속되며 차동 입력신호(V+, V-)를 게이트 입력으로 하는 제1 및 제2 NMOS 트랜지스터(330, 340)와, 상기 제1 및 제2 바이어스 전류원(310,320)과 상기 제1 및 제2 NMOS 트랜지스터(330, 340)의 접점 노드 사이에 접속되며 소스-드레인이 맞물린 제3 및 제4 NMOS 트랜지스터(410, 420)로 구성된다.
이하, 도 5를 참조하여 설명하기로 한다.
도 5에 도시된 실시예는 상기 도 4에 도시된 실시예와 그 동작 방법 및 구성이 유사하되, 단 도 5에 도시된 실시예가 NMOS로 구현된것에 비하여 PMOS로 구현되어 집적회로화 시, 반도체 기판을 N형으로 사용할 수 있으며, 도 4에 도시된 선형 증폭기가 트윈 웰(Twin-well)공정에서 형성되는데 비하여 통상적인 N-웰 공정하에서 형성 가능한 것이 특징이다.
상기 PMOS 트랜지스터(410, 420)가 기판 바이어스에 인가되는 이득 제어신호(VAGC)에 의하여 저항값이 변하고 상기 PMOS 트랜지스터 410, 420가 PMOS 트랜지스터 330, 340의 소스단에 연결되어 일정한 저항값을 유지시키는 것은 상기 도 4에서 충분히 설명하였으므로 이하, 설명을 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 차동 증폭기에 인가되는 입력신호에 따라 증폭이득을 조절함으로써, 입력측에서 바라보는 선형성(IIP3)을 개선하며, 상기 선형성을 개선하기 위하여 추가적인 전력손실이 발생하지 않으면서도 CMOS 공정에서 잘 지원되지 않는 폴리 실리콘을 저항으로 사용하지 않고도 IIP3를 개선하여 집적회로화 시, 우수한 선형 특성을 갖는 차동 선형 증폭기를 구현할 수 있다.

Claims (5)

  1. 정입력신호 및 부입력신호를 각각 입력 받는 제1 및 제2 입력부;
    상기 제1 및 제2 입력부 각각의 일측에 제공되며, 바이어스 전류를 제공하기 위한 바이어스 전류원;
    상기 제1 및 제2 입력부 각각의 타측에 제공되며, 상기 정입력신호 및 부입력신호에 대응하여, 상기 제2 입력부의 정출력단과 상기 제1 입력부의 부출력단 사이에 출력레벨 차를 제공하는 로드부;
    상기 제1 입력부의 일측과 상기 제2 입력부의 일측에 접속되며, 상기 정입력신호를 게이트 입력으로 하고 이득제어신호를 기판 바이어스 전압으로 사용하는 제1 MOS 트랜지스터; 및
    상기 제1 입력부의 일측과 상기 제2 입력부의 일측에 접속되며, 상기 부입력신호를 게이트 입력으로 하고 상기 이득제어신호를 기판 바이어스 전압으로 사용하는 제2 MOS 트랜지스터
    를 구비하는 차동 선형 증폭기.
  2. 제 1 항에 있어서,
    상기 로드부는 공급전원에 연결되며, 상기 바이어스 전류원은 접지전원에 연결된 것을 특징으로 하는 차동 선형 증폭기.
  3. 제 1 항에 있어서,
    상기 제1 입력부는
    상기 로드부와 상기 바이어스 전류원 사이에 제공되며, 상기 정입력신호를 게이트 입력으로 하는 제3 MOS 트랜지스터를 구비하고,
    상기 제2 입력부는
    상기 로드부와 상기 바이어스 전류원 사이에 제공되며, 상기 부입력신호를 게이트 입력으로 하는 제4 MOS 트랜지스터를 구비하는 것을 특징으로 하는 차동 선형 증폭기.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 MOS 트랜지스터는 백바이어스를 인가받는 제1 웰에 제공되는 것을 특징으로 하는 차동 선형 증폭기.
  5. 제 4 항에 있어서,
    상기 제3 및 제4 MOS 트랜지스터는 상기 백바이어스를 인가받지 않는 제2 웰에 제공되는 것을 특징으로 하는 차동 선형 증폭기.
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