JPH02143608A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02143608A JPH02143608A JP63297577A JP29757788A JPH02143608A JP H02143608 A JPH02143608 A JP H02143608A JP 63297577 A JP63297577 A JP 63297577A JP 29757788 A JP29757788 A JP 29757788A JP H02143608 A JPH02143608 A JP H02143608A
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- Japan
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- channel mos
- inverter
- potential
- resistor
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体Ｓ積回路、特にＭＯ３型人カバッファ
回路を有する半導体集積回路に関する。
回路を有する半導体集積回路に関する。
第３図は従来のＭＯ３型人カバッファ回路の一例の回路
図である。
図である。
このバッファ回路は、ＰチャネルＭＯＳトランジスタ１
とＮチャネルＭＯＳトランジスタ２とで構成されるＣＭ
Ｏ３構造のインバータを有する。
とＮチャネルＭＯＳトランジスタ２とで構成されるＣＭ
Ｏ３構造のインバータを有する。
電源７の電圧が変動すると、ＰチャネルＭＯＳ）ランジ
スタ１のバックゲート電圧が変動してしきい値Ｖ丁が変
動する。しきい値ＶＴの変動を抑制するため、抵抗１０
とツェナーダイオード６で構成する低電圧源を図示する
ように接続する。この低電圧源でＰチャネルＭＯＳトラ
ンジスタ１のソース電位を一定電位にしてしきい値Ｖ７
の変化を抑制する。
スタ１のバックゲート電圧が変動してしきい値Ｖ丁が変
動する。しきい値ＶＴの変動を抑制するため、抵抗１０
とツェナーダイオード６で構成する低電圧源を図示する
ように接続する。この低電圧源でＰチャネルＭＯＳトラ
ンジスタ１のソース電位を一定電位にしてしきい値Ｖ７
の変化を抑制する。
上述した従来のＣＭＯ３型Ｏ３型入力バフフフいるＰチ
ャネルＭＯＳトランジスタのソースに抵抗１０とツェナ
ーダイオード６とで構成した定電圧源に接続して，一定
電位にしてインバータのしきい値ＶＴが変化するのを抑
えている。しかし、ウェーハがＮ型半導体基板の場合に
は、ＰチャネルＭＯＳ）ランジスタ１のバックゲート電
位は最高電位、即ち電源電位となる。従って、電源電位
が変動すると、ＰチャネルＭＯＳトランジスタ１のバッ
クゲートが変動して、ＰチャネルＭＯＳ）ランジスタの
しきい値ＶＴＰが変化し、インバータのしきい値■Ｔが
変化するという欠点がある。
ャネルＭＯＳトランジスタのソースに抵抗１０とツェナ
ーダイオード６とで構成した定電圧源に接続して，一定
電位にしてインバータのしきい値ＶＴが変化するのを抑
えている。しかし、ウェーハがＮ型半導体基板の場合に
は、ＰチャネルＭＯＳ）ランジスタ１のバックゲート電
位は最高電位、即ち電源電位となる。従って、電源電位
が変動すると、ＰチャネルＭＯＳトランジスタ１のバッ
クゲートが変動して、ＰチャネルＭＯＳ）ランジスタの
しきい値ＶＴＰが変化し、インバータのしきい値■Ｔが
変化するという欠点がある。
本発明の半導体集積回路は、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタのドレインが共通
接続され、ゲートが共通に入力端子に接続して成るイン
バータと、前記ＰチャネルＭＯ３）ランジスタのソース
と高電位側電源との間にソースとドレインが接続される
ＮチャネルＭＯＳバッファ素子と、第１の抵抗と第２の
抵抗が直列接続され該接続点が前記ＭＯＳバッファ素子
のゲートに接続し前記第１の抵抗の他端が前記高電位側
電源に接続する抵抗分圧器と、前記第２の抵抗の他端に
カソードが接続され前記ＮチャネルＭＯ８）ランジスタ
のソースにアノードが接続されるツェナーダイオードと
から成る大力バッファ回路を含んで構成される。
スタとＮチャネルＭＯＳトランジスタのドレインが共通
接続され、ゲートが共通に入力端子に接続して成るイン
バータと、前記ＰチャネルＭＯ３）ランジスタのソース
と高電位側電源との間にソースとドレインが接続される
ＮチャネルＭＯＳバッファ素子と、第１の抵抗と第２の
抵抗が直列接続され該接続点が前記ＭＯＳバッファ素子
のゲートに接続し前記第１の抵抗の他端が前記高電位側
電源に接続する抵抗分圧器と、前記第２の抵抗の他端に
カソードが接続され前記ＮチャネルＭＯ８）ランジスタ
のソースにアノードが接続されるツェナーダイオードと
から成る大力バッファ回路を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
本実施例においては、第１の抵抗４と第２の抵抗５とか
ら成る抵抗分圧器を設け、第１の抵抗４と第２の抵抗５
で高電位側電源７とツェナーダイオード６との電位差を
分割して、その電位ＶｄＩｖをＮチャネルＭＯＳバッフ
ァ素子３を介してインバータを構成しているＰチャネル
ＭＯＳ）ランジスタ１のソース電位Ｖｓとしている。こ
こで、ＮチャネルＭＯＳバッファ素子３のしきい値をＶ
ＴＮ３ とすると、 Ｖ ｓ−＝ Ｖ ｄｌｖ Ｖ ＴＮ３ ・・・・
・・ （１）となる。
ら成る抵抗分圧器を設け、第１の抵抗４と第２の抵抗５
で高電位側電源７とツェナーダイオード６との電位差を
分割して、その電位ＶｄＩｖをＮチャネルＭＯＳバッフ
ァ素子３を介してインバータを構成しているＰチャネル
ＭＯＳ）ランジスタ１のソース電位Ｖｓとしている。こ
こで、ＮチャネルＭＯＳバッファ素子３のしきい値をＶ
ＴＮ３ とすると、 Ｖ ｓ−＝ Ｖ ｄｌｖ Ｖ ＴＮ３ ・・・・
・・ （１）となる。
電源電圧の変動と電位Ｖ ｄｌｖとの関係は、いよ低電
位側電源８の電位を基準として、高電位側電源７の電位
をＶｐ，）、第１の抵抗４と第２の抵抗５の抵抗値をＲ
４，Ｒ２、ツェナーダイオード６のブレークダウン電圧
をＶｚ（、とすると、Ｖｄｎｖ＝Ｖｚ−＋ （Ｖｏｏ
Ｖｚｅ） ・Ｒ／（Ｒ４ ＋Ｒ５ ） ＝（Ｖｏｏ−
Ｒ５＋Ｖｚｅ−Ｒ４ ）／（Ｒ４ ＋Ｒｓ ）
・・・・・・ （２）（１）式と（２）式より しきい値ＶＴＲが変動した分だけソース電位Ｖ５が同じ
様に変動すれば、インバータのしきい値■７は変動しな
い。よって、第２図の実線のように、しきい値Ｖ７ｐが
変動する場合、電源電圧ＶＤＤの変動範囲で直線で近似
して（点線）、その傾きを（３）式の傾きになるように
、抵抗値Ｒ４，Ｒ９を決定ずればよい。
位側電源８の電位を基準として、高電位側電源７の電位
をＶｐ，）、第１の抵抗４と第２の抵抗５の抵抗値をＲ
４，Ｒ２、ツェナーダイオード６のブレークダウン電圧
をＶｚ（、とすると、Ｖｄｎｖ＝Ｖｚ−＋ （Ｖｏｏ
Ｖｚｅ） ・Ｒ／（Ｒ４ ＋Ｒ５ ） ＝（Ｖｏｏ−
Ｒ５＋Ｖｚｅ−Ｒ４ ）／（Ｒ４ ＋Ｒｓ ）
・・・・・・ （２）（１）式と（２）式より しきい値ＶＴＲが変動した分だけソース電位Ｖ５が同じ
様に変動すれば、インバータのしきい値■７は変動しな
い。よって、第２図の実線のように、しきい値Ｖ７ｐが
変動する場合、電源電圧ＶＤＤの変動範囲で直線で近似
して（点線）、その傾きを（３）式の傾きになるように
、抵抗値Ｒ４，Ｒ９を決定ずればよい。
以上説明したように、本発明は、インバータを構成して
いるＰチャネルＭＯＳトランジスタのソース電位を電源
電位に対して任意の割合で変化させる事により、電源電
位の変動によるインバータのしきい値の変化を打ち消し
て一定にできる効果がある。
いるＰチャネルＭＯＳトランジスタのソース電位を電源
電位に対して任意の割合で変化させる事により、電源電
位の変動によるインバータのしきい値の変化を打ち消し
て一定にできる効果がある。
となる。従って、電源電位Ｖ５とＶＤＤの特性は、傾き
がＲ ５／ （ Ｒ ４ ＋ Ｒ ５ ）の直線となる
。
がＲ ５／ （ Ｒ ４ ＋ Ｒ ５ ）の直線となる
。
ここで、電源電圧ｖＤＤが変動してＰチャネルＭＯＳト
ランジスタ１のバックゲートが変動し、
ランジスタ１のバックゲートが変動し、
第１図は本発明の一実施例の回路図、第２図は第１図に
示す実施例の電源電圧とＰチャネルＭＯＳトランジスタ
のしきい値との関係を示す相関図、第３図は従来の入力
バッファ回路の回路図である。 １・・・ＰチャネルＭＯＳトランジスタ、２・・・Ｎチ
ャネルＭＯ８）ランジスタ、３・・・ＮチャネルＭＯＳ
バッファ素子、４・・・第１の抵抗、５・・・第２の抵
抗、６・・・ツェナーダイオード（定電圧源）、７・・
・高電位側電源、８・・・低電位側電源、１０・・・抵
抗。
示す実施例の電源電圧とＰチャネルＭＯＳトランジスタ
のしきい値との関係を示す相関図、第３図は従来の入力
バッファ回路の回路図である。 １・・・ＰチャネルＭＯＳトランジスタ、２・・・Ｎチ
ャネルＭＯ８）ランジスタ、３・・・ＮチャネルＭＯＳ
バッファ素子、４・・・第１の抵抗、５・・・第２の抵
抗、６・・・ツェナーダイオード（定電圧源）、７・・
・高電位側電源、８・・・低電位側電源、１０・・・抵
抗。
Claims (1)
- ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタのドレインが共通接続され、ゲートが共通に入
力端子に接続して成るインバータと、前記ＰチャネルＭ
ＯＳトランジスタのソースと高電位側電源との間にソー
スとドレインが接続されるＮチャネルＭＯＳバッファ素
子と、第１の抵抗と第２の抵抗が直列接続され該接続点
が前記ＭＯＳバッファ素子のゲートに接続し前記第１の
抵抗の他端が前記高電位側電源に接続する抵抗分圧器と
、前記第２の抵抗の他端にカソードが接続され前記Ｎチ
ャネルＭＯＳトランジスタのソースにアノードが接続さ
れるツェナーダイオードとから成る入力バッファ回路を
含むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297577A JPH02143608A (ja) | 1988-11-24 | 1988-11-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297577A JPH02143608A (ja) | 1988-11-24 | 1988-11-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143608A true JPH02143608A (ja) | 1990-06-01 |
Family
ID=17848356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63297577A Pending JPH02143608A (ja) | 1988-11-24 | 1988-11-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143608A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0310518A (ja) * | 1989-06-08 | 1991-01-18 | Mitsubishi Electric Corp | 半導体集積回路用入力バッファ回路 |
| US5815825A (en) * | 1995-03-14 | 1998-09-29 | Toyota Jidosha Kabushiki Kaisha | Vehicle guidance system |
| US6356119B2 (en) | 1992-04-14 | 2002-03-12 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6404239B1 (en) | 1992-04-14 | 2002-06-11 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
-
1988
- 1988-11-24 JP JP63297577A patent/JPH02143608A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0310518A (ja) * | 1989-06-08 | 1991-01-18 | Mitsubishi Electric Corp | 半導体集積回路用入力バッファ回路 |
| JP2551148B2 (ja) * | 1989-06-08 | 1996-11-06 | 三菱電機株式会社 | 半導体集積回路用入力バッファ回路 |
| US6356119B2 (en) | 1992-04-14 | 2002-03-12 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6404239B1 (en) | 1992-04-14 | 2002-06-11 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6504402B2 (en) | 1992-04-14 | 2003-01-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6696865B2 (en) | 1992-04-14 | 2004-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6970019B2 (en) | 1992-04-14 | 2005-11-29 | Masashi Horiguchi | Semiconductor integrated circuit device having power reduction mechanism |
| US7312640B2 (en) | 1992-04-14 | 2007-12-25 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
| US7750668B2 (en) | 1992-04-14 | 2010-07-06 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
| US5815825A (en) * | 1995-03-14 | 1998-09-29 | Toyota Jidosha Kabushiki Kaisha | Vehicle guidance system |
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