JP2551148B2 - 半導体集積回路用入力バッファ回路 - Google Patents
半導体集積回路用入力バッファ回路Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路用入力バッファ回路に関
し、特に、異なった電源電圧の下でも安定した動作が可
能な半導体集積回路用入力バッファ回路に関する。
し、特に、異なった電源電圧の下でも安定した動作が可
能な半導体集積回路用入力バッファ回路に関する。
［従来の技術］ 第11図は、従来の半導体集積回路用バッファ回路の一
例を示す回路図である。第11図を参照して、このバッフ
ァ回路は、PMOSトランジスタ21とNMOSトランジスタ22に
よって構成されたCMOSインバータ2bを含み、トランジス
タ21および22のゲートは入力端子１に接続される。出力
ノード４は次段の処理回路に接続される。
例を示す回路図である。第11図を参照して、このバッフ
ァ回路は、PMOSトランジスタ21とNMOSトランジスタ22に
よって構成されたCMOSインバータ2bを含み、トランジス
タ21および22のゲートは入力端子１に接続される。出力
ノード４は次段の処理回路に接続される。
第12図は、従来のバッファ回路の別の例を示す回路図
である。第12図を参照して、このバッファ回路は、CMOS
インバータ2bがPMOSトランジスタ6aを介して電源電位Vc
cの供給を受ける。出力ノード４と接地との間にNMOSト
ランジスタ6bが接続される。トランジスタ6aおよび6b
は、各ゲートがチップ選択信号▲▼を受けるように
接続される。
である。第12図を参照して、このバッファ回路は、CMOS
インバータ2bがPMOSトランジスタ6aを介して電源電位Vc
cの供給を受ける。出力ノード４と接地との間にNMOSト
ランジスタ6bが接続される。トランジスタ6aおよび6b
は、各ゲートがチップ選択信号▲▼を受けるように
接続される。
第11図および第12図に示したように、入力バッファ回
路にはたとえばインバータ2bのような論理ゲートが用い
られている。論理ゲートは、しきい電圧を有しており、
入力信号Vinに応答して動作する。一方、最近の半導体
集積回路では、異なった電源電圧の下でも安定した動作
が行なえることが要求される。したがって、異なった電
源電位が供給されても、しきい電圧が変化しないことが
望ましい。しかしながら、従来の入力バッファ回路は異
なった電源電圧が供給されると以下のようにしきい電圧
が変動してしまう。
路にはたとえばインバータ2bのような論理ゲートが用い
られている。論理ゲートは、しきい電圧を有しており、
入力信号Vinに応答して動作する。一方、最近の半導体
集積回路では、異なった電源電圧の下でも安定した動作
が行なえることが要求される。したがって、異なった電
源電位が供給されても、しきい電圧が変化しないことが
望ましい。しかしながら、従来の入力バッファ回路は異
なった電源電圧が供給されると以下のようにしきい電圧
が変動してしまう。
第13図は、第11図に示したインバータ2bの各電極の電
圧を説明する模式図である。（ａ）はトランジスタ21を
示し、（ｂ）がトランジスタ22を示す。図において、V
GSはゲート−ソース間電圧を示し、VDSはソース−ドレ
イン間電圧を示し、Ｉはソース−ドレイン間に流れる電
流を示す。
圧を説明する模式図である。（ａ）はトランジスタ21を
示し、（ｂ）がトランジスタ22を示す。図において、V
GSはゲート−ソース間電圧を示し、VDSはソース−ドレ
イン間電圧を示し、Ｉはソース−ドレイン間に流れる電
流を示す。
一方、MOS電界効果トランジスタのVD−ID特性は、簡
単には次のCrawfordの式（１）および（２）により与え
られる。
単には次のCrawfordの式（１）および（２）により与え
られる。
３極間領域において、 但し、|VGS−VTH|＞|VDS| また、５極間領域において、 但し、|VGS−VTH|≦|VDS| ここで、符号は、ｎチャネルトランジスタの場合＋、
ｐチャネルトランジスタの場合−となる。
ｐチャネルトランジスタの場合−となる。
したがって、第13図に示したトランジスタ21では、そ
のβをβＰ、|VTH|をVPとして、以下のように示され
る。
のβをβＰ、|VTH|をVPとして、以下のように示され
る。
VGS＝Vin−Vcc …（3a） VDS＝Vout−Vcc …（3b） 但し、Vin＋VP＜Vout 但し、Vin＋VP≧Vout また、トランジスタ22では、そのβをβＮ、しきい電
圧VTHをVNとして、以下のように表わされる。
圧VTHをVNとして、以下のように表わされる。
VGS＝Vin …（5a） VDS＝Vout …（5b） 但し、Vin−VN＞Vout 但し、Vin−VN≦Vout 第14図は、式（4a），（4b），（6a），および（6b）
により規定されたCMOSインバータの入出力特性を示す特
性図である。第14図において、の領域では、トランジ
スタ22が５極間領域で動作し、トランジスタ21が３極間
領域で動作する。一方、の領域では、トランジスタ22
が３極間領域で動作し、トランジスタ21が５極間領域で
動作する。トランジスタ21および22は、ともに３極間お
よび５極間領域の遷移が電圧VMにおいて生じる。この値
がインバータのしきい電圧となる。
により規定されたCMOSインバータの入出力特性を示す特
性図である。第14図において、の領域では、トランジ
スタ22が５極間領域で動作し、トランジスタ21が３極間
領域で動作する。一方、の領域では、トランジスタ22
が３極間領域で動作し、トランジスタ21が５極間領域で
動作する。トランジスタ21および22は、ともに３極間お
よび５極間領域の遷移が電圧VMにおいて生じる。この値
がインバータのしきい電圧となる。
電圧VMの値は、式（4b）および（6b）から次式により
得られる。
得られる。
式（７）より、インバータのしきい電圧VMが電源電圧
Vccに応答して増加する単調増加関数であることがわか
る。
Vccに応答して増加する単調増加関数であることがわか
る。
第15図は、異なった電源電圧が供給されたときのCMOS
インバータの入出力特性を示す特性図である。前述のよ
うに、しきい電圧VMがVccの単調増加関数で表わされる
ので、第15図に示すように電源電圧Vccが4,5,6ボルトで
あるとき、しきい電圧がそれぞれVm1,Vm2,Vm3となる。
インバータの入出力特性を示す特性図である。前述のよ
うに、しきい電圧VMがVccの単調増加関数で表わされる
ので、第15図に示すように電源電圧Vccが4,5,6ボルトで
あるとき、しきい電圧がそれぞれVm1,Vm2,Vm3となる。
［発明が解決しようとする課題］ 前述のように、CMOSインバータは異なった電源電圧Vc
cが与えられたとき、一般にそのしきい電圧が変動す
る。したがって、従来の半導体集積回路では、異なった
電源電圧が与えられた場合に、誤動作が生じるという課
題があった。
cが与えられたとき、一般にそのしきい電圧が変動す
る。したがって、従来の半導体集積回路では、異なった
電源電圧が与えられた場合に、誤動作が生じるという課
題があった。
この発明は、上記のような課題を解決するためになさ
れたもので、半導体集積回路用入力バッファ回路におい
て、異なった電源電圧の供給によるそのしきい電圧の変
動を減少させることを目的とする。
れたもので、半導体集積回路用入力バッファ回路におい
て、異なった電源電圧の供給によるそのしきい電圧の変
動を減少させることを目的とする。
［課題を解決するための手段］ この発明に係る半導体集積回路用入力バッファ回路
は、第１および第２の電源電位の間に直列に接続された
第１の電界効果素子および論理ゲート手段と、第１およ
び第２の電源電位の間に接続され、そのゲート電極とド
レイン電極が接続された少なくとも１つの第２の電界効
果素子を有し、所定の基準電圧を発生する基準電圧源と
を含む。第１の電界効果素子はそのゲート電極およびソ
ース電極の間に基準電圧を受けるように接続され、その
所定の基準電圧は第１の電界効果素子がそのソース電極
およびドレイン電極の間の電圧によらず一定の電流を流
す範囲に設定される。
は、第１および第２の電源電位の間に直列に接続された
第１の電界効果素子および論理ゲート手段と、第１およ
び第２の電源電位の間に接続され、そのゲート電極とド
レイン電極が接続された少なくとも１つの第２の電界効
果素子を有し、所定の基準電圧を発生する基準電圧源と
を含む。第１の電界効果素子はそのゲート電極およびソ
ース電極の間に基準電圧を受けるように接続され、その
所定の基準電圧は第１の電界効果素子がそのソース電極
およびドレイン電極の間の電圧によらず一定の電流を流
す範囲に設定される。
［作用］ この発明における半導体集積回路用入力バッファ回路
では、第１および第２の電源電位の間に第１の電界効果
素子および論理ゲートが直列に接続され、その第１の電
界効果素子がソース−ドレイン間電圧によらず一定の電
流を供給する。したがって、第１および第２の電源電位
の値が異なっても、論理ゲート手段のしきい電圧が変動
する範囲を減少させることができる。
では、第１および第２の電源電位の間に第１の電界効果
素子および論理ゲートが直列に接続され、その第１の電
界効果素子がソース−ドレイン間電圧によらず一定の電
流を供給する。したがって、第１および第２の電源電位
の値が異なっても、論理ゲート手段のしきい電圧が変動
する範囲を減少させることができる。
［発明の実施例］ 第１図は、この発明の一実施例を示す半導体集積回路
用入力バッファ回路の回路図である。第１図を参照し
て、この入力バッファ回路は、電源Vccと接地との間に
直列に接続されたPMOSトランジスタ３およびNMOSトラン
ジスタ2aと、トランジスタ３のゲートに接続された基準
電圧発生回路5aとを含む。トランジスタ2aはそのゲート
が外部入力端子１に接続される。トランジスタ３および
2aの共通接続ノード（出力ノード）４から出力信号Vout
が出力される。基準電圧発生回路5aは、電源Vccと接地
との間に直列に接続されたPMOSトランジスタ51および52
ならびにNMOSトランジスタ53を含む。トランジスタ53は
ゲートが電源Vccに接続される。トランジスタ51および5
2は、各々ゲートとドレインとが一体接続される。トラ
ンジスタ52および53の共通接続ノードから一定の基準電
圧Vcstが出力され、トランジスタ３のゲートに与えられ
る。
用入力バッファ回路の回路図である。第１図を参照し
て、この入力バッファ回路は、電源Vccと接地との間に
直列に接続されたPMOSトランジスタ３およびNMOSトラン
ジスタ2aと、トランジスタ３のゲートに接続された基準
電圧発生回路5aとを含む。トランジスタ2aはそのゲート
が外部入力端子１に接続される。トランジスタ３および
2aの共通接続ノード（出力ノード）４から出力信号Vout
が出力される。基準電圧発生回路5aは、電源Vccと接地
との間に直列に接続されたPMOSトランジスタ51および52
ならびにNMOSトランジスタ53を含む。トランジスタ53は
ゲートが電源Vccに接続される。トランジスタ51および5
2は、各々ゲートとドレインとが一体接続される。トラ
ンジスタ52および53の共通接続ノードから一定の基準電
圧Vcstが出力され、トランジスタ３のゲートに与えられ
る。
第２図は、この発明の別の実施例を示す入力バッファ
回路の回路図である。第２図を参照して、この入力バッ
ファ回路は、CMOSインバータ2bがPMOSトランジスタ３を
介して電源Vccに接続される。インバータ2bの出力ノー
ド４と接地との間にNMOSトランジスタ6bが接続される。
トランジスタ6bはそのゲートがチップ選択信号▲▼
を受けるように接続される。トランジスタ51および52と
並列にPOMSトランジスタ6aが接続される。トランジスタ
6aおよび54は各ゲートがチップ選択信号CSを受けるよう
に接続される。
回路の回路図である。第２図を参照して、この入力バッ
ファ回路は、CMOSインバータ2bがPMOSトランジスタ３を
介して電源Vccに接続される。インバータ2bの出力ノー
ド４と接地との間にNMOSトランジスタ6bが接続される。
トランジスタ6bはそのゲートがチップ選択信号▲▼
を受けるように接続される。トランジスタ51および52と
並列にPOMSトランジスタ6aが接続される。トランジスタ
6aおよび54は各ゲートがチップ選択信号CSを受けるよう
に接続される。
次に、第２図に示した入力バッファ回路について、異
なった電源電圧Vccが与えられても、インバータ2bのし
きい電圧が安定していることの原理について説明する。
なった電源電圧Vccが与えられても、インバータ2bのし
きい電圧が安定していることの原理について説明する。
第３図は、以下の説明のために第２図に示したトラン
ジスタ3,21,22を分離して示す模式図である。この図に
おいて、（ａ）はトランジスタ３、（ｂ）はトランジス
タ21、（ｃ）はトランジスタ22をそれぞれ示す。
ジスタ3,21,22を分離して示す模式図である。この図に
おいて、（ａ）はトランジスタ３、（ｂ）はトランジス
タ21、（ｃ）はトランジスタ22をそれぞれ示す。
まず、トランジスタ３について、そのβをβａ、しき
い電圧をVaとすると、前述と同様に以下の式が得られ
る。
い電圧をVaとすると、前述と同様に以下の式が得られ
る。
VGS＝−Vcst （8a） VDS＝VE−Vcc （8b） 但し、Vcst−Va＞Vcc−VE 但し、Vcst−Va≦Vcc−VE また、トランジスタ21について、βをβｂ、しきい電
圧をVbとすると、以下の式が得られる。
圧をVbとすると、以下の式が得られる。
VGS＝Vin−VE …（10a） VDS＝Vout−VE …（10b） 但し、Vin＋Vb＜Vout 但し、Vin＋Vb≧Vout さらに、トランジスタ22について、βをβＮ、しきい
電圧をVNとすると、以下の式が得られる。
電圧をVNとすると、以下の式が得られる。
VGS＝Vin …（12a） VDS＝Vout …（12b） 但し、Vin−VN＞Vout 但し、Vin−VN≦Vout ここで、Vcst−Va＞Vcc−VEのとき、式（9a）から次
式が得られる。
式が得られる。
ここで、電圧VEは、第２図に示したトランジスタ３お
よび21の共通接続ノードＥにおける電圧を示す。したが
って、式（14）からわかるように、電流Ｉが増加すると
電圧VEは減少する。
よび21の共通接続ノードＥにおける電圧を示す。したが
って、式（14）からわかるように、電流Ｉが増加すると
電圧VEは減少する。
第４図は、入力電圧Vinと出力電圧Vout,電圧VE,およ
び貫通電流Ｉとの関係を示す特性図である。第４図に示
すように、貫通電流Ｉは入力電圧Vinがしきい電圧のと
き最大となる。したがって、このとき電圧VEは最小とな
り、その前後で電圧VEが増加する。
び貫通電流Ｉとの関係を示す特性図である。第４図に示
すように、貫通電流Ｉは入力電圧Vinがしきい電圧のと
き最大となる。したがって、このとき電圧VEは最小とな
り、その前後で電圧VEが増加する。
ここで、基準電圧発生回路5aの出力電圧Vcstを次の不
等式（15）を満たすように設定すれば、しきい電圧VMと
して次の式（16）が得られる。
等式（15）を満たすように設定すれば、しきい電圧VMと
して次の式（16）が得られる。
VE＜Vcc−Vcst＋Va …（15） 式（16）からわかるように、不等式（15）の関係を満
たす基準電圧Vcstを第２図に示したトランジスタ３のゲ
ートに与えることにより、インバータのしきい電圧VMが
電源電圧Vccに依存しなくなる。
たす基準電圧Vcstを第２図に示したトランジスタ３のゲ
ートに与えることにより、インバータのしきい電圧VMが
電源電圧Vccに依存しなくなる。
第５図は、異なった電源電圧Vccが供給された場合の
入出力特性を示す特性図である。第５図に示すように、
異なった電源電圧Vccとして、4,5,6ボルトが与えられた
場合でも、しきい電圧VMが一定となる。
入出力特性を示す特性図である。第５図に示すように、
異なった電源電圧Vccとして、4,5,6ボルトが与えられた
場合でも、しきい電圧VMが一定となる。
第６図は、トランジスタ21および22について入力電圧
VinごとのVDID特性を示す特性図である。この図では、
実線がトランジスタ22を示し、点線がトランジスタ21を
示す。入力電圧Vinとして、1,2,3,4ボルトが与えられた
場合について示している。同じ値の入力電圧Vinを与え
た場合の曲線の交点がインバータとしての貫通電流Ｉお
よび出力電圧Voutを示す。入力電圧Vinが２ボルトのと
き、２つの曲線が５極間領域（直線部分）において交わ
っており、これがインバータのしきい電圧VMを示す。
VinごとのVDID特性を示す特性図である。この図では、
実線がトランジスタ22を示し、点線がトランジスタ21を
示す。入力電圧Vinとして、1,2,3,4ボルトが与えられた
場合について示している。同じ値の入力電圧Vinを与え
た場合の曲線の交点がインバータとしての貫通電流Ｉお
よび出力電圧Voutを示す。入力電圧Vinが２ボルトのと
き、２つの曲線が５極間領域（直線部分）において交わ
っており、これがインバータのしきい電圧VMを示す。
第７図は、異なった電源電圧Vccが与えられた場合の
トランジスタ21のVDID特性を示す特性図である。この図
では、電源電圧Vccが５ボルトおよび６ボルトの場合に
ついて示される。第７図に示すように、入力電圧Vinが
同じでも、電圧|VGS|が１ボルト上昇する。たとえば、
５極間領域で考えると、電源電圧Vccが５ボルトの場合
の入力電圧Vinが３ボルトのときと、電源電圧Vccが６ボ
ルトの場合の入力電圧Vinが４ボルトのときとが一致す
る。このことは、トランジスタ22のVDID特性が電源電圧
Vccに依存しないので、電源電圧Vccが上昇すればしきい
電圧が上昇することからもわかる。
トランジスタ21のVDID特性を示す特性図である。この図
では、電源電圧Vccが５ボルトおよび６ボルトの場合に
ついて示される。第７図に示すように、入力電圧Vinが
同じでも、電圧|VGS|が１ボルト上昇する。たとえば、
５極間領域で考えると、電源電圧Vccが５ボルトの場合
の入力電圧Vinが３ボルトのときと、電源電圧Vccが６ボ
ルトの場合の入力電圧Vinが４ボルトのときとが一致す
る。このことは、トランジスタ22のVDID特性が電源電圧
Vccに依存しないので、電源電圧Vccが上昇すればしきい
電圧が上昇することからもわかる。
第８図は、第２図に示したようにインバータ2bがトラ
ンジスタ３を介して電源Vccに接続された場合のVDID特
性を示す特性図である。この場合では、貫通電流Ｉの最
大値がトランジスタ３により制御される。このため、入
力電圧Vinが変化しても、電流Ｉが或る一定値以上は流
れない。したがって、電源電圧Vccが変化しても、貫通
電流Ｉの最大値が変わらないので、常にこの最大値の部
分でｎチャネルトランジスタ22のVDID特性と交わるよう
にすることにより、異なった電源電圧Vccの供給による
しきい電圧の変動をなくすことができる。
ンジスタ３を介して電源Vccに接続された場合のVDID特
性を示す特性図である。この場合では、貫通電流Ｉの最
大値がトランジスタ３により制御される。このため、入
力電圧Vinが変化しても、電流Ｉが或る一定値以上は流
れない。したがって、電源電圧Vccが変化しても、貫通
電流Ｉの最大値が変わらないので、常にこの最大値の部
分でｎチャネルトランジスタ22のVDID特性と交わるよう
にすることにより、異なった電源電圧Vccの供給による
しきい電圧の変動をなくすことができる。
以上の説明がインバータのしきい電圧の電源電圧Vcc
への依存性をなくするための原理である。前述の式
（１）および（２）が基板効果等を無視した近似式であ
るので、実際にはこれらの電源電圧Vccへの依存による
影響が現われる。たとえば、前述の説明では５極間領域
において電流IDが電圧VDに依存せず一定であったが、実
際にはわずかな傾きをもってｎチャネルトランジスタで
は増加、ｐチャネルトランジスタでは減少する。そのた
め、結果的にしきい電圧のVcc依存性はわずかに残る
が、それでも第１図および第２図に示した回路を用いる
ことによりかなり減少させることができる。
への依存性をなくするための原理である。前述の式
（１）および（２）が基板効果等を無視した近似式であ
るので、実際にはこれらの電源電圧Vccへの依存による
影響が現われる。たとえば、前述の説明では５極間領域
において電流IDが電圧VDに依存せず一定であったが、実
際にはわずかな傾きをもってｎチャネルトランジスタで
は増加、ｐチャネルトランジスタでは減少する。そのた
め、結果的にしきい電圧のVcc依存性はわずかに残る
が、それでも第１図および第２図に示した回路を用いる
ことによりかなり減少させることができる。
第９図は、SPICEを用いてシミュレーションした結果
のインバータの入出力特性を示す特性図である。第９図
において、実線は第11図に示したインバータ2cの特性を
示し、点線は第２図に示したインバータ2bの特性を示
す。この図からわかるように、異なる電源電圧Vccが４
ボルトないし６ボルトの範囲内で与えられても、しきい
電圧の変動幅が減少されることがわかる。すなわち、第
11図に示した従来のインバータ2cでは、約0.8ボルトの
しきい電圧の変動が見られたが、第２図に示したインバ
ータ2bでは、約0.2ボルト以下となっている。
のインバータの入出力特性を示す特性図である。第９図
において、実線は第11図に示したインバータ2cの特性を
示し、点線は第２図に示したインバータ2bの特性を示
す。この図からわかるように、異なる電源電圧Vccが４
ボルトないし６ボルトの範囲内で与えられても、しきい
電圧の変動幅が減少されることがわかる。すなわち、第
11図に示した従来のインバータ2cでは、約0.8ボルトの
しきい電圧の変動が見られたが、第２図に示したインバ
ータ2bでは、約0.2ボルト以下となっている。
第10図は、この発明のさらに別の実施例を示す入力バ
ッファ回路の回路図である。第10図を参照して、第２図
に示した回路と比較して異なる点は、第２図の回路から
トランジスタ54が省かれ、ｐチャネルトランジスタ51お
よび52の代わりにｎチャネルトランジスタ53および54が
接続されていることである。この回路を適用しても、前
述と同様の効果を得ることができる。
ッファ回路の回路図である。第10図を参照して、第２図
に示した回路と比較して異なる点は、第２図の回路から
トランジスタ54が省かれ、ｐチャネルトランジスタ51お
よび52の代わりにｎチャネルトランジスタ53および54が
接続されていることである。この回路を適用しても、前
述と同様の効果を得ることができる。
このように、第１図、第２図、および第10図に示した
入力バッファ回路において、不等式（15）の関係を満た
す基準電圧発生回路5aまたは5bを適用することにより、
しきい電圧の電源電圧Vccへの依存性を減少させること
ができる。
入力バッファ回路において、不等式（15）の関係を満た
す基準電圧発生回路5aまたは5bを適用することにより、
しきい電圧の電源電圧Vccへの依存性を減少させること
ができる。
［発明の効果］ 以上のように、この発明によれば、第１および第２の
電源電圧の間に論理ゲート手段と直列に接続された第１
の電界効果素子がソース−ドレイン間電圧によらず一定
の電流を供給するので、異なった電源電圧の供給による
しきい電圧の変動が減じられた半導体集積回路用入力バ
ッファ回路が得られた。
電源電圧の間に論理ゲート手段と直列に接続された第１
の電界効果素子がソース−ドレイン間電圧によらず一定
の電流を供給するので、異なった電源電圧の供給による
しきい電圧の変動が減じられた半導体集積回路用入力バ
ッファ回路が得られた。
第１図は、この発明の一実施例を示す入力バッファ回路
の回路図である。第２図は、この発明の別の実施例を示
す入力バッファ回路の回路図である。第３図は、第２図
に示した３つのトランジスタを分離して示す模式図であ
る。第４図は、第２図に示した回路における入力電圧と
出力電圧，ノードＥの電圧，および貫通電流Ｉとの関係
を示す特性図である。第５図は、異なった電源電圧が供
給された場合の入出力特性を示す特性図である。第６図
は、ｐおよびｎチャネルトランジスタの入力電圧ごとの
VDID特性を示す特性図である。第７図は、異なった電源
電圧が与えられた場合のｐチャネルトランジスタのVDID
特性を示す特性図である。第８図は、第２図に示したイ
ンバータ2bにおけるｐチャネルトランジスタのVDID特性
を示す特性図である。第９図は、第２図および第11図に
それぞれ示されたインバータのシミュレーションによる
入出力特性を示す特性図である。第10図は、この発明の
さらに別の実施例を示す入力バッファ回路の回路図であ
る。第11図および第12図は、従来の半導体集積回路用バ
ッファ回路の例を示す回路図である。第13図は、第11図
に示したインバータの各電極の電圧を説明する模式図で
ある。第14図は、第11図に示したインバータの入出力特
性を示す特性図である。第15図は、異なった電源電圧が
供給されたときのCMOSインバータの入出力特性を示す特
性図である。 図において、１は外部入力端子、４は出力ノード、5aお
よび5bは基準電圧発生回路である。
の回路図である。第２図は、この発明の別の実施例を示
す入力バッファ回路の回路図である。第３図は、第２図
に示した３つのトランジスタを分離して示す模式図であ
る。第４図は、第２図に示した回路における入力電圧と
出力電圧，ノードＥの電圧，および貫通電流Ｉとの関係
を示す特性図である。第５図は、異なった電源電圧が供
給された場合の入出力特性を示す特性図である。第６図
は、ｐおよびｎチャネルトランジスタの入力電圧ごとの
VDID特性を示す特性図である。第７図は、異なった電源
電圧が与えられた場合のｐチャネルトランジスタのVDID
特性を示す特性図である。第８図は、第２図に示したイ
ンバータ2bにおけるｐチャネルトランジスタのVDID特性
を示す特性図である。第９図は、第２図および第11図に
それぞれ示されたインバータのシミュレーションによる
入出力特性を示す特性図である。第10図は、この発明の
さらに別の実施例を示す入力バッファ回路の回路図であ
る。第11図および第12図は、従来の半導体集積回路用バ
ッファ回路の例を示す回路図である。第13図は、第11図
に示したインバータの各電極の電圧を説明する模式図で
ある。第14図は、第11図に示したインバータの入出力特
性を示す特性図である。第15図は、異なった電源電圧が
供給されたときのCMOSインバータの入出力特性を示す特
性図である。 図において、１は外部入力端子、４は出力ノード、5aお
よび5bは基準電圧発生回路である。
Claims (1)
- 【請求項１】第１および第２の電源電位の間に直列に接
続された第１の電界効果素子および論理ゲート手段と、 前記第１および第２の電源電位の間に接続され、そのゲ
ート電極とドレイン電極が接続された少なくとも１つの
第２電界効果素子を有し、所定の基準電圧を発生する基
準電圧源とを含み、 前記第１の電界効果素子は、そのゲート電極およびソー
ス電極の間に前記基準電圧源により発生された基準電圧
を受けるように接続され、 前記所定の基準電圧は、前記第１の電界効果素子がその
ソース電極およびドレイン電極の間の電圧によらず一定
の電流を流す範囲に設定される、半導体集積回路用入力
バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146202A JP2551148B2 (ja) | 1989-06-08 | 1989-06-08 | 半導体集積回路用入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146202A JP2551148B2 (ja) | 1989-06-08 | 1989-06-08 | 半導体集積回路用入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0310518A JPH0310518A (ja) | 1991-01-18 |
| JP2551148B2 true JP2551148B2 (ja) | 1996-11-06 |
Family
ID=15402435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146202A Expired - Lifetime JP2551148B2 (ja) | 1989-06-08 | 1989-06-08 | 半導体集積回路用入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551148B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2735301B1 (fr) * | 1995-06-09 | 1997-08-22 | Sgs Thomson Microelectronics | Inverseur cmos a charge active |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52147049A (en) * | 1976-06-02 | 1977-12-07 | Hitachi Ltd | Semiconductor circuit |
| JPH02143608A (ja) * | 1988-11-24 | 1990-06-01 | Nec Corp | 半導体集積回路 |
-
1989
- 1989-06-08 JP JP1146202A patent/JP2551148B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52147049A (en) * | 1976-06-02 | 1977-12-07 | Hitachi Ltd | Semiconductor circuit |
| JPH02143608A (ja) * | 1988-11-24 | 1990-06-01 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0310518A (ja) | 1991-01-18 |
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