JPH0679262B2 - 参照電圧回路 - Google Patents
参照電圧回路Info
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- JPH0679262B2 JPH0679262B2 JP59039146A JP3914684A JPH0679262B2 JP H0679262 B2 JPH0679262 B2 JP H0679262B2 JP 59039146 A JP59039146 A JP 59039146A JP 3914684 A JP3914684 A JP 3914684A JP H0679262 B2 JPH0679262 B2 JP H0679262B2
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Description
【発明の詳細な説明】 ＜技術分野＞ 本発明はMOSトランジスタにより参照信号用の定電圧を
得る半導体回路に関する。
得る半導体回路に関する。
＜従来技術＞ センサや各種回路から出力された電圧レベルを基準とな
る参照電圧と比較して、各種の制御信号を形成する回路
が広く用いられている。この種の参照電圧発生回路とし
ては、一般には第２図に示すように電源電圧Vccを抵抗
素子Ｒ１,R２により分割し、該分割点から参照電圧Ｖ
REFを導出するか、或いは第３図に示すようにデプレッ
ション型（以下Ｄ型と略す）MOSトランジスタ１を複数
個直列接続して抵抗の代用とし、適当な接続点から参照
電圧ＶREFをとり出すことも行なわれている。しかしこ
れら従来の回路では、参照電圧ＶREFが電源電圧Vccに依
存するため、電源電圧が変化すると参照電圧も変化する
という不都合があった。
る参照電圧と比較して、各種の制御信号を形成する回路
が広く用いられている。この種の参照電圧発生回路とし
ては、一般には第２図に示すように電源電圧Vccを抵抗
素子Ｒ１,R２により分割し、該分割点から参照電圧Ｖ
REFを導出するか、或いは第３図に示すようにデプレッ
ション型（以下Ｄ型と略す）MOSトランジスタ１を複数
個直列接続して抵抗の代用とし、適当な接続点から参照
電圧ＶREFをとり出すことも行なわれている。しかしこ
れら従来の回路では、参照電圧ＶREFが電源電圧Vccに依
存するため、電源電圧が変化すると参照電圧も変化する
という不都合があった。
＜発明の目的＞ 本発明は上記従来回路の欠点を除去し、広い範囲で電源
電圧にほとんど依存せず所望の参照定電圧を得ることが
できる回路を提供する。
電圧にほとんど依存せず所望の参照定電圧を得ることが
できる回路を提供する。
＜実施例＞ 第１図は本発明による一実施例を示す回路図であり、第
１のトランジスタ群２Ｅと、第２のトランジスタ群３Ｄ
と、第３のトランジスタ群４Ｄと、第４のトランジスタ
群５Ｄと、第４のデプレッション型MOSトランジスタ８
Ｄと、第５のトランジスタ群９Ｄと、第２のエンハンス
メント型MOSトランジスタ６Ｅと、抵抗成分７Ｅとによ
って構成されている。
１のトランジスタ群２Ｅと、第２のトランジスタ群３Ｄ
と、第３のトランジスタ群４Ｄと、第４のトランジスタ
群５Ｄと、第４のデプレッション型MOSトランジスタ８
Ｄと、第５のトランジスタ群９Ｄと、第２のエンハンス
メント型MOSトランジスタ６Ｅと、抵抗成分７Ｅとによ
って構成されている。
上記第１のトランジスタ群２Ｅは、ゲートとドレインと
が接続されたエンハンスメント型（以下「Ｅ型」と略
す。）MOSトランジスタが１個或いは複数個（本実施例
では、第１のＥ型MOSトランジスタ２１、２２）直列接
続されてなり、ドレイン側が電源電圧Vccに接続され、
ソース側が次段の第２のトランジスタ群３Ｄのドレイン
側に接続されている。
が接続されたエンハンスメント型（以下「Ｅ型」と略
す。）MOSトランジスタが１個或いは複数個（本実施例
では、第１のＥ型MOSトランジスタ２１、２２）直列接
続されてなり、ドレイン側が電源電圧Vccに接続され、
ソース側が次段の第２のトランジスタ群３Ｄのドレイン
側に接続されている。
上記第２のトランジスタ群３Ｄは、ゲートとドレインと
が接続されたＤ型MOSトランジスタが１個或いは複数個
（本実施例では、第１のＤ型MOSトランジスタ３１乃至
３６）直列接続されてなり、ドレイン側が上記第１のト
ランジスタ群２Ｅのソース側に、ソース側が接地レベル
に接続されている。
が接続されたＤ型MOSトランジスタが１個或いは複数個
（本実施例では、第１のＤ型MOSトランジスタ３１乃至
３６）直列接続されてなり、ドレイン側が上記第１のト
ランジスタ群２Ｅのソース側に、ソース側が接地レベル
に接続されている。
上記第３のトランジスタ群４Ｄは、Ｄ型MOSトランジス
タが１個或いは複数個（本実施例では、第２のＤ型MOS
トランジスタ４１、４２）直列接続されてなり、ドレイ
ン側の一端が電源電圧Vccに、ソース側が第４のトラン
ジスタ群５Ｄに接続されている。また、第22トランジス
タ群３Ｄの接地レベル側の第１のＤ型MOSトランジスタ
３６のゲートとドレインとが接続されている一点Ａは、
第２のＤ型MOSトランジスタ４１、４２の各ゲートに共
通に接続されている。
タが１個或いは複数個（本実施例では、第２のＤ型MOS
トランジスタ４１、４２）直列接続されてなり、ドレイ
ン側の一端が電源電圧Vccに、ソース側が第４のトラン
ジスタ群５Ｄに接続されている。また、第22トランジス
タ群３Ｄの接地レベル側の第１のＤ型MOSトランジスタ
３６のゲートとドレインとが接続されている一点Ａは、
第２のＤ型MOSトランジスタ４１、４２の各ゲートに共
通に接続されている。
上記第４のトランジスタ群５Ｄは、Ｄ型MOSトランジス
タが１個或いは複数個（本実施例では、第３のＤ型MOS
トランジスタ５１乃至５５）直列接続され、ドレイン側
が上記第３のトランジスタ群４Ｄのソース側に接続さ
れ、ソース側が接地レベルに接続されている。
タが１個或いは複数個（本実施例では、第３のＤ型MOS
トランジスタ５１乃至５５）直列接続され、ドレイン側
が上記第３のトランジスタ群４Ｄのソース側に接続さ
れ、ソース側が接地レベルに接続されている。
出力信号としての参照電圧ＶREFは、第３のトランジス
タ群４Ｄと第４のトランジスタ群５Ｄとの結合点Ｂから
取り出される。
タ群４Ｄと第４のトランジスタ群５Ｄとの結合点Ｂから
取り出される。
上記第３のトランジスタ群４Ｄは、主に飽和領域で動作
するように設計され、定電流源としての役目を果たす。
また、第４のトランジスタ群５Ｄは、定抵抗的動作をさ
せるべく、三極管領域で動作する条件に設定されてい
る。
するように設計され、定電流源としての役目を果たす。
また、第４のトランジスタ群５Ｄは、定抵抗的動作をさ
せるべく、三極管領域で動作する条件に設定されてい
る。
上記MOSトランジスタ回路において、ノードＢから参照
電圧ＶREFが出力されるが、今MOS集積回路がチャージポ
ンプによって電源電圧から基板電圧を発生させている回
路である場合、このようなMOS集積回路では電源電圧の
上昇に伴なって基板電圧の絶対値を増加する。この結果
基板電圧に依存してしきい値も上がり、これによってノ
ードＢに流れる電流は減少する。しかし本実施例の回路
においては、上記電流減少を調整して一定の電流が流れ
るようにするため、第１のトランジスタ群２Ｅと第２の
トランジスタ群３Ｄとの直列回路によって電源電圧の大
きさと変化率の低減を図り、その出力を第３のトランジ
スタ群４Ｄのゲートに印加する。これにより参照電圧Ｖ
REFは電源電圧依存の少ない一定の値となる。
電圧ＶREFが出力されるが、今MOS集積回路がチャージポ
ンプによって電源電圧から基板電圧を発生させている回
路である場合、このようなMOS集積回路では電源電圧の
上昇に伴なって基板電圧の絶対値を増加する。この結果
基板電圧に依存してしきい値も上がり、これによってノ
ードＢに流れる電流は減少する。しかし本実施例の回路
においては、上記電流減少を調整して一定の電流が流れ
るようにするため、第１のトランジスタ群２Ｅと第２の
トランジスタ群３Ｄとの直列回路によって電源電圧の大
きさと変化率の低減を図り、その出力を第３のトランジ
スタ群４Ｄのゲートに印加する。これにより参照電圧Ｖ
REFは電源電圧依存の少ない一定の値となる。
一方、プロセスのばらつきに対する第１のトランジスタ
群２Ｅのしきい値依存を打ち消す回路は、ゲートとドレ
インとが接続された第２のＥ型MOSトランジスタ６Ｅ、
抵抗成分７Ｄ、第４のＤ型MOSトランジスタ８Ｄ及び第
５のトランジスタ群９Ｄによって構成される。
群２Ｅのしきい値依存を打ち消す回路は、ゲートとドレ
インとが接続された第２のＥ型MOSトランジスタ６Ｅ、
抵抗成分７Ｄ、第４のＤ型MOSトランジスタ８Ｄ及び第
５のトランジスタ群９Ｄによって構成される。
上記抵抗成分７Ｄは、Ｄ型MOSトランジスタが１個或い
は複数個（本実施例では、第６のＤ型MOSトランジスタ
７１乃至７４）直列接続され、ドレイン側は上記第２の
Ｅ型MOSトランジスタ６Ｅのソースに接続されると共
に、ノードＦとして上記第３のＤ型MOSトランジスタ５
１乃至５５の各ゲートは共通に接続される。また、第６
のＤ型MOSトランジスタ71乃至74のゲートは共通接続さ
れ、ソース側と共に接地レベルに接続されている。
は複数個（本実施例では、第６のＤ型MOSトランジスタ
７１乃至７４）直列接続され、ドレイン側は上記第２の
Ｅ型MOSトランジスタ６Ｅのソースに接続されると共
に、ノードＦとして上記第３のＤ型MOSトランジスタ５
１乃至５５の各ゲートは共通に接続される。また、第６
のＤ型MOSトランジスタ71乃至74のゲートは共通接続さ
れ、ソース側と共に接地レベルに接続されている。
上記第２のＥ型MOSトランジスタ６Ｅのドレイン及びゲ
ートは第４のＤ型MOSトランジスタ８Ｄと第５のトラン
ジスタ群９Ｄとの結合点Ｇに接続されている。第４のＤ
型MOSトランジスタ８Ｄのドレインは電源電圧Vccに、ゲ
ートは接地レベルに各々接続されている。
ートは第４のＤ型MOSトランジスタ８Ｄと第５のトラン
ジスタ群９Ｄとの結合点Ｇに接続されている。第４のＤ
型MOSトランジスタ８Ｄのドレインは電源電圧Vccに、ゲ
ートは接地レベルに各々接続されている。
上記第５のトランジスタ群９Ｄは、ドレインとゲートが
接続されたＤ型MOSトランジスタが１個或いは複数個
（本実施例では、第５のＤ型MOSトランジスタ９１乃至
９４）直列接続され、ソース側が接地レベルに接続され
ている。
接続されたＤ型MOSトランジスタが１個或いは複数個
（本実施例では、第５のＤ型MOSトランジスタ９１乃至
９４）直列接続され、ソース側が接地レベルに接続され
ている。
本実施例の如く第４のＤ型MOSトランジスタ８Ｄ及び第
５のトランジスタ群９Ｄを接続することにより、回路自
体が簡易な定電圧回路をなし、ノードＧから取り出され
る電圧は第２のＥ型MOSトランジスタ６Ｅを介してしき
い値分だけ低減し、これが第３のＤ型MOSトランジスタ
５１乃至５５のゲートに印加される。これによりプロセ
スがばらついて第１のトランジスタ群２Ｅのしきい値が
変化しても、第３のトランジスタ群３Ｄ及び第４のトラ
ンジスタ群４Ｄのゲートに印加される電圧も同じ方向に
相応分だけ変化して参照電圧ＶREFに及ぼす影響を相殺
する。
５のトランジスタ群９Ｄを接続することにより、回路自
体が簡易な定電圧回路をなし、ノードＧから取り出され
る電圧は第２のＥ型MOSトランジスタ６Ｅを介してしき
い値分だけ低減し、これが第３のＤ型MOSトランジスタ
５１乃至５５のゲートに印加される。これによりプロセ
スがばらついて第１のトランジスタ群２Ｅのしきい値が
変化しても、第３のトランジスタ群３Ｄ及び第４のトラ
ンジスタ群４Ｄのゲートに印加される電圧も同じ方向に
相応分だけ変化して参照電圧ＶREFに及ぼす影響を相殺
する。
尚、第４のＤ型MOSトランジスタ８Ｄは、前に述べたよ
うに電源電圧の変化に伴ってしきい値が変化し、それが
参照電圧ＶRFEにも影響を与えるが、ノードＢを流れる
電流を第１のトランジスタ群２Ｅ及び第２のトランジス
タ群３Ｄで制御することにより、その影響を十分小さく
することができる。
うに電源電圧の変化に伴ってしきい値が変化し、それが
参照電圧ＶRFEにも影響を与えるが、ノードＢを流れる
電流を第１のトランジスタ群２Ｅ及び第２のトランジス
タ群３Ｄで制御することにより、その影響を十分小さく
することができる。
＜効 果＞ 以上のように、本発明の回路によって電源電圧及びプロ
セスのばらつきにほとんど依存しない一定の電圧が取り
出せるようになる為、LSIに組み込んだ場合電源電圧に
対する動作マージンが広くとれるようになり、MOSトラ
ンジスタで構成したLSIの回路設計が非常に容易にな
る。
セスのばらつきにほとんど依存しない一定の電圧が取り
出せるようになる為、LSIに組み込んだ場合電源電圧に
対する動作マージンが広くとれるようになり、MOSトラ
ンジスタで構成したLSIの回路設計が非常に容易にな
る。
第１図は本発明の一実施例の参照電圧回路の回路図、第
２図及び第３図は従来の参照電圧回路図である。 ２Ｅ：第１のトランジスタ群、３Ｄ：第２のトランジス
タ群、４Ｄ：第３のトランジスタ群、５Ｄ：第４のトラ
ンジスタ群、６Ｅ：第２のエンハンスメント型MOSトラ
ンジスタ、７Ｅ：抵抗成分、８Ｄ：第４のデプレッショ
ン型MOSトランジスタ、９Ｄ：第５のトランジスタ群、
ＶREF：参照電圧。
２図及び第３図は従来の参照電圧回路図である。 ２Ｅ：第１のトランジスタ群、３Ｄ：第２のトランジス
タ群、４Ｄ：第３のトランジスタ群、５Ｄ：第４のトラ
ンジスタ群、６Ｅ：第２のエンハンスメント型MOSトラ
ンジスタ、７Ｅ：抵抗成分、８Ｄ：第４のデプレッショ
ン型MOSトランジスタ、９Ｄ：第５のトランジスタ群、
ＶREF：参照電圧。
Claims (1)
- 【請求項１】第１のトランジスタ群（２Ｅ）と、第２の
トランジスタ群（３Ｄ）と、第３のトランジスタ群（４
Ｄ）と、第４のトランジスタ群（５Ｄ）と、第４のデプ
レッション型MOSトランジスタ（８Ｄ）と、第５のトラ
ンジスタ群（９Ｄ）と、第２のエンハンスメント型MOS
トランジスタ（６Ｅ）と、抵抗成分（７Ｅ）とを有する
参照電圧回路であって、 第１のトランジスタ群（２Ｅ）は、一または直列に接続
された複数の第１のエンハンスメント型MOSトランジス
タから成り、そのゲートとドレインとが接続され、一端
が接続され、 第２のトランジスタ群（3D）は、一または直列に接続さ
れた複数の第１のデプレッション型MOSトランジスタか
ら成り、そのゲートとドレインとが接続され、一端が第
１のトランジスタ群（２Ｅ）の他端に接続され、他端が
接地され、 第３のトランジスタ群（４Ｄ）は、一または直列に接続
された複数の第２のデプレッション型MOSトランジスタ
から成り、その各ゲートが、第２のトランジスタ群（３
Ｄ）の所定の第１のデプレッション型MOSトランジスタ
のゲートと並列に接続され、一端が電源電圧に接続さ
れ、 第４のトランジスタ群（５Ｄ）は、一または直列に接続
された複数の第３のデプレッション型MOSトランジスタ
から成り、一端が第３のトランジスタ群の他端に接続さ
れ、他端が接地され、 第４のデプレッション型MOSトランジスタ（８Ｄ）は、
ドレインが電源電圧に接続され、ゲートが接地され、 第５のトランジスタ群（９Ｄ）は、一または直列に接続
された複数の第５のデプレッション型MOSトランジスタ
から成り、一端が第４のデプレッション型MOSトランジ
スタ（８Ｄ）のソースに接続され、他端が接地され、 第２のエンハンスメント型MOSトランジスタ（６Ｅ）
は、ゲート及びドレインが第４のデプレッション型MOS
トランジスタ（８Ｄ）のソースと接続され、 上記抵抗成分（７Ｅ）は、一端が第２のエンハンスメン
ト型MOSトランジスタ（６Ｅ）のソース及び第４のトラ
ンジスタ群の各ゲートと並列に接続され、他端が接地さ
れ、 第３のトランジスタ群（４Ｄ）と第４のトランジスタ群
（５Ｄ）との接続点から参照電圧を導出する 参照電圧回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039146A JPH0679262B2 (ja) | 1984-02-28 | 1984-02-28 | 参照電圧回路 |
| US06/706,529 US4641081A (en) | 1984-02-28 | 1985-02-28 | Semiconductor circuit of MOS transistors for generation of reference voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039146A JPH0679262B2 (ja) | 1984-02-28 | 1984-02-28 | 参照電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60181806A JPS60181806A (ja) | 1985-09-17 |
| JPH0679262B2 true JPH0679262B2 (ja) | 1994-10-05 |
Family
ID=12544965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59039146A Expired - Fee Related JPH0679262B2 (ja) | 1984-02-28 | 1984-02-28 | 参照電圧回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4641081A (ja) |
| JP (1) | JPH0679262B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103827A (ja) * | 1983-11-11 | 1985-06-08 | Fujitsu Ltd | 電圧変換回路 |
| JPS62188255A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 基準電圧発生回路 |
| FR2596931B1 (fr) * | 1986-04-04 | 1993-03-26 | Thomson Csf | Multiplicateur de tension continue pouvant etre integre a une structure semi-conductrice |
| US4686451A (en) * | 1986-10-15 | 1987-08-11 | Triquint Semiconductor, Inc. | GaAs voltage reference generator |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| KR910003604B1 (ko) * | 1988-04-30 | 1991-06-07 | 삼성전자 주식회사 | 차아지업 및 디스차아지 회로를 이용한 기준전압 발생회로 |
| US5079441A (en) * | 1988-12-19 | 1992-01-07 | Texas Instruments Incorporated | Integrated circuit having an internal reference circuit to supply internal logic circuits with a reduced voltage |
| KR940002433B1 (ko) * | 1991-07-03 | 1994-03-24 | 삼성전자 주식회사 | 정 전압회로 |
| US5227714A (en) * | 1991-10-07 | 1993-07-13 | Brooktree Corporation | Voltage regulator |
| US5175490A (en) * | 1992-04-03 | 1992-12-29 | Hewlett Packard Company | Reference voltage source |
| US6617836B1 (en) * | 2002-05-08 | 2003-09-09 | National Semiconductor Corporation | CMOS sub-bandgap reference with an operating supply voltage less than the bandgap |
| KR100675016B1 (ko) * | 2006-02-25 | 2007-01-29 | 삼성전자주식회사 | 온도 의존성이 낮은 기준전압 발생회로 |
| JP5325628B2 (ja) * | 2009-03-26 | 2013-10-23 | ラピスセミコンダクタ株式会社 | 半導体メモリの基準電位発生回路 |
| KR101504192B1 (ko) | 2011-08-26 | 2015-03-19 | 시티즌 홀딩스 가부시키가이샤 | Led 조명장치 |
| CN103105885B (zh) * | 2012-12-28 | 2014-09-17 | 中颖电子股份有限公司 | 高压基准电压产生电路 |
| TWI497471B (zh) * | 2013-02-07 | 2015-08-21 | Citizen Holdings Co Ltd | LED lighting device |
| JP5749299B2 (ja) * | 2013-07-18 | 2015-07-15 | ラピスセミコンダクタ株式会社 | 半導体メモリの基準電位発生回路及び半導体メモリ |
| JP2015204126A (ja) | 2014-04-16 | 2015-11-16 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332362A (en) * | 1976-09-07 | 1978-03-27 | Seiko Instr & Electronics Ltd | Constant voltage electronic circuit |
| JPS53136649A (en) * | 1977-04-30 | 1978-11-29 | Toshiba Corp | Constant voltage supply circuit |
| JPS5629718A (en) * | 1979-08-15 | 1981-03-25 | Nec Corp | Reference voltage circuit device |
| JPS5676818A (en) * | 1980-10-20 | 1981-06-24 | Toshiba Corp | Constant voltage supply circuit |
| DE3138558A1 (de) * | 1981-09-28 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur erzeugung eines von schwankungen einer versorgungsgleichspannung freien gleichspannungspegels |
-
1984
- 1984-02-28 JP JP59039146A patent/JPH0679262B2/ja not_active Expired - Fee Related
-
1985
- 1985-02-28 US US06/706,529 patent/US4641081A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4641081A (en) | 1987-02-03 |
| JPS60181806A (ja) | 1985-09-17 |
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