JPH07154216A - 電圧比較器 - Google Patents
電圧比較器Info
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- JPH07154216A JPH07154216A JP5295654A JP29565493A JPH07154216A JP H07154216 A JPH07154216 A JP H07154216A JP 5295654 A JP5295654 A JP 5295654A JP 29565493 A JP29565493 A JP 29565493A JP H07154216 A JPH07154216 A JP H07154216A
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Abstract
(57)【要約】
【目的】 正帰還型の電圧比較器のキックバック雑音を
防止し、高速化と低電力化を同時に実現する。 【構成】 トランジスタＴ７，トランジスタＴ８のゲー
トに入力された比較電圧Ｖinおよび基準電圧Ｖref の大
きさに反比例してトランジスタＴ７，Ｔ８のオン抵抗値
が決まり、これらのオン抵抗値の差がインバータ回路
Ｘ，Ｙからなる正帰還回路で増幅され、出力端子Ｖout
に前記オン抵抗の差の大小に応じて電源電圧Ｖddまたは
接地電圧ＧＮＤが出力され、インバータ回路Ｘ，ＹのＡ
点Ｂ点に直接比較電圧Ｖinや基準電圧Ｖref が接続され
ていないことからキックバック雑音が発生しない構成を
特徴としている。
防止し、高速化と低電力化を同時に実現する。 【構成】 トランジスタＴ７，トランジスタＴ８のゲー
トに入力された比較電圧Ｖinおよび基準電圧Ｖref の大
きさに反比例してトランジスタＴ７，Ｔ８のオン抵抗値
が決まり、これらのオン抵抗値の差がインバータ回路
Ｘ，Ｙからなる正帰還回路で増幅され、出力端子Ｖout
に前記オン抵抗の差の大小に応じて電源電圧Ｖddまたは
接地電圧ＧＮＤが出力され、インバータ回路Ｘ，ＹのＡ
点Ｂ点に直接比較電圧Ｖinや基準電圧Ｖref が接続され
ていないことからキックバック雑音が発生しない構成を
特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、基準電圧と比較電圧の
大小を比較する電圧比較器において、高精度化と低電力
化を図った回路構成に関するものである。
大小を比較する電圧比較器において、高精度化と低電力
化を図った回路構成に関するものである。
【０００２】
【従来の技術】従来、電圧比較器には図５に示すカレン
トミラー型と、図６に示す正帰還型が用いられている。
トミラー型と、図６に示す正帰還型が用いられている。
【０００３】図５に示されるカレントミラー型の電圧比
較器は、Ｔ１，Ｔ２のＰＭＯＳ電界効果トランジスタ
と、Ｔ３，Ｔ４のＮＭＯＳ電界効果トランジスタで構成
される。なお、以下の説明では必要以外のときは単にト
ランジスタという。これらの接続を以下に示す。トラン
ジスタＴ１，Ｔ２のソースを電源端子Ｖddに、トランジ
スタＴ３，Ｔ４のソースを接地端子ＧＮＤに接続し、ト
ランジスタＴ１のドレインとトランジスタＴ３のドレイ
ンおよびトランジスタＴ３，Ｔ４のゲートを接続し、ト
ランジスタＴ２とＴ４のドレインを接続する。さらに、
トランジスタＴ１のゲートに比較電圧入力端子Ｖin、ト
ランジスタＴ２のゲートに基準電圧入力端子Ｖref を接
続し、トランジスタＴ２のドレインを出力端子Ｖout と
する。なお、上記Ｖdd，Ｖin，Ｖref ，ＧＮＤ，Ｖout
等は端子を示すと同時に、電圧も表すものとする。カレ
ントミラー型の電圧比較器は１種の差動増幅器であり、
比較電圧Ｖinと基準電圧Ｖref の差を増幅して出力する
ため、比較電圧Ｖinが基準電圧Ｖref より大きければＶ
ddレベルを、比較電圧Ｖinが基準電圧Ｖref より小さけ
ればＧＮＤレベルを出力する。
較器は、Ｔ１，Ｔ２のＰＭＯＳ電界効果トランジスタ
と、Ｔ３，Ｔ４のＮＭＯＳ電界効果トランジスタで構成
される。なお、以下の説明では必要以外のときは単にト
ランジスタという。これらの接続を以下に示す。トラン
ジスタＴ１，Ｔ２のソースを電源端子Ｖddに、トランジ
スタＴ３，Ｔ４のソースを接地端子ＧＮＤに接続し、ト
ランジスタＴ１のドレインとトランジスタＴ３のドレイ
ンおよびトランジスタＴ３，Ｔ４のゲートを接続し、ト
ランジスタＴ２とＴ４のドレインを接続する。さらに、
トランジスタＴ１のゲートに比較電圧入力端子Ｖin、ト
ランジスタＴ２のゲートに基準電圧入力端子Ｖref を接
続し、トランジスタＴ２のドレインを出力端子Ｖout と
する。なお、上記Ｖdd，Ｖin，Ｖref ，ＧＮＤ，Ｖout
等は端子を示すと同時に、電圧も表すものとする。カレ
ントミラー型の電圧比較器は１種の差動増幅器であり、
比較電圧Ｖinと基準電圧Ｖref の差を増幅して出力する
ため、比較電圧Ｖinが基準電圧Ｖref より大きければＶ
ddレベルを、比較電圧Ｖinが基準電圧Ｖref より小さけ
ればＧＮＤレベルを出力する。
【０００４】この回路はトランジスタＴ１，Ｔ３で構成
されるソースホロワ回路に流れる電流と同じ値の電流を
トランジスタＴ２，Ｔ４で構成されるソース接地回路に
流すことにより、トランジスタＴ２，Ｔ４で比較電圧Ｖ
inと基準電圧Ｖref の差を増幅する。このため電圧が大
きく振れるのはＢ点のみで、Ａ点は比較電圧Ｖinの変化
分しか振れない。このためゲート容量Ｃｇを通して入力
に漏れる雑音は小さく高精度である。しかし、比較電圧
Ｖinが大きくなるとトランジスタＴ１，Ｔ３に流れる電
流は小さくなり、このため、トランジスタＴ２，Ｔ４の
電流も小さくなるため大きく動作速度が劣化する欠点を
有している。
されるソースホロワ回路に流れる電流と同じ値の電流を
トランジスタＴ２，Ｔ４で構成されるソース接地回路に
流すことにより、トランジスタＴ２，Ｔ４で比較電圧Ｖ
inと基準電圧Ｖref の差を増幅する。このため電圧が大
きく振れるのはＢ点のみで、Ａ点は比較電圧Ｖinの変化
分しか振れない。このためゲート容量Ｃｇを通して入力
に漏れる雑音は小さく高精度である。しかし、比較電圧
Ｖinが大きくなるとトランジスタＴ１，Ｔ３に流れる電
流は小さくなり、このため、トランジスタＴ２，Ｔ４の
電流も小さくなるため大きく動作速度が劣化する欠点を
有している。
【０００５】図６に示される正帰還型の電圧比較器は、
Ｔ１，Ｔ２，Ｔ３のＰＭＯＳ電界効果トランジスタと、
Ｔ４，Ｔ５，Ｔ６のＮＭＯＳ電界効果トランジスタおよ
びＴ７，Ｔ８およびＴ９，Ｔ１０の２つのＣＭＯＳトラ
ンスファーゲートで構成される。これらの接続を以下に
示す。トランジスタＴ２，Ｔ４で構成されるインバータ
回路Ｘと、トランジスタＴ３，Ｔ５で構成されるインバ
ータ回路Ｙのお互いの電源側端子を接続し、接続した電
源側端子と電源端子Ｖddの間に直列にトランジスタＴ１
を接続する。同様にお互いの接地側端子を接続し、接続
した接地側端子と接地端子ＧＮＤの間に直列にトランジ
スタＴ６を接続する。インバータ回路Ｘの出力をインバ
ータ回路Ｙの入力に、インバータ回路Ｙの出力をインバ
ータ回路Ｘの入力に接続し、インバータ回路Ｙの出力を
出力端子Ｖout とする。また、インバータ回路Ｘの入力
であるＡ点にトランジスタＴ７，Ｔ８からなるトランス
ファゲートの一端を接続し、残りの一端を比較電圧入力
端子Ｖinとし、インバータ回路Ｙの入力であるＢ点にト
ランジスタＴ９，Ｔ１０からなるトランスファゲートの
一端を接続し、残りの一端を基準電圧入力端子Ｖref と
した構成である。なお、ＣＬｐ，ＣＬｎは相補制御信号
端子である。
Ｔ１，Ｔ２，Ｔ３のＰＭＯＳ電界効果トランジスタと、
Ｔ４，Ｔ５，Ｔ６のＮＭＯＳ電界効果トランジスタおよ
びＴ７，Ｔ８およびＴ９，Ｔ１０の２つのＣＭＯＳトラ
ンスファーゲートで構成される。これらの接続を以下に
示す。トランジスタＴ２，Ｔ４で構成されるインバータ
回路Ｘと、トランジスタＴ３，Ｔ５で構成されるインバ
ータ回路Ｙのお互いの電源側端子を接続し、接続した電
源側端子と電源端子Ｖddの間に直列にトランジスタＴ１
を接続する。同様にお互いの接地側端子を接続し、接続
した接地側端子と接地端子ＧＮＤの間に直列にトランジ
スタＴ６を接続する。インバータ回路Ｘの出力をインバ
ータ回路Ｙの入力に、インバータ回路Ｙの出力をインバ
ータ回路Ｘの入力に接続し、インバータ回路Ｙの出力を
出力端子Ｖout とする。また、インバータ回路Ｘの入力
であるＡ点にトランジスタＴ７，Ｔ８からなるトランス
ファゲートの一端を接続し、残りの一端を比較電圧入力
端子Ｖinとし、インバータ回路Ｙの入力であるＢ点にト
ランジスタＴ９，Ｔ１０からなるトランスファゲートの
一端を接続し、残りの一端を基準電圧入力端子Ｖref と
した構成である。なお、ＣＬｐ，ＣＬｎは相補制御信号
端子である。
【０００６】本回路の動作を以下に示す。まず、トラン
ジスタＴ１，Ｔ６をオフする。するとトランジスタＴ
２，Ｔ３，Ｔ４，Ｔ５には電流は流れずＡ，Ｂ点はフロ
ーテングとなる。このとき、トランジスタＴ７，Ｔ８，
Ｔ９，Ｔ１０からなるトランスファゲートをオンし、
Ａ，Ｂ点に比較電圧Ｖinと基準電圧Ｖerf を各々セット
する。さらに、トランスファゲートをオフし、トランジ
スタＴ１，Ｔ６をオンする。するとトランジスタＴ２，
Ｔ３，Ｔ４，Ｔ５に電流が流れ、インバータ回路Ｘとイ
ンバータ回路Ｙは動作状態となる。インバータ回路Ｘと
インバータ回路Ｙが動作状態になると正帰還パスが出
来、Ａ，Ｂ点の電位差は増幅され電位の高い点は電源電
圧Ｖddに、電位の低い点は接地電圧ＧＮＤになる。
ジスタＴ１，Ｔ６をオフする。するとトランジスタＴ
２，Ｔ３，Ｔ４，Ｔ５には電流は流れずＡ，Ｂ点はフロ
ーテングとなる。このとき、トランジスタＴ７，Ｔ８，
Ｔ９，Ｔ１０からなるトランスファゲートをオンし、
Ａ，Ｂ点に比較電圧Ｖinと基準電圧Ｖerf を各々セット
する。さらに、トランスファゲートをオフし、トランジ
スタＴ１，Ｔ６をオンする。するとトランジスタＴ２，
Ｔ３，Ｔ４，Ｔ５に電流が流れ、インバータ回路Ｘとイ
ンバータ回路Ｙは動作状態となる。インバータ回路Ｘと
インバータ回路Ｙが動作状態になると正帰還パスが出
来、Ａ，Ｂ点の電位差は増幅され電位の高い点は電源電
圧Ｖddに、電位の低い点は接地電圧ＧＮＤになる。
【０００７】
【発明が解決しようとする課題】この回路は正帰還回路
を用いているため比較電圧Ｖinと基準電圧Ｖref がどん
な電圧であっても、高速動作が可能である。しかし、ト
ランファゲートをオンする直前のＡ，Ｂ点の電位は比較
電圧Ｖinおよび基準電圧Ｖref とは異なるため、トラン
スファゲートをオン時に比較電圧Ｖinおよび基準電圧Ｖ
ref に雑音を出す。この雑音はキックバック雑音とよば
れ、精度劣化の主要因となる。このキックバック雑音を
防止するため、図７に示すように正帰還型の電圧比較器
の入力に電流源をもつソースホロワ回路を付加しバッフ
ァすることによりキックバック雑音を低減する回路もあ
るが、ソースホロワ回路の出力を電圧出力としなければ
Ａ，Ｂ点に電圧をセットできない。このため、電流源の
電流を小さくすると出力の時定数が大きくなり速度が劣
化し、大きくすると時定数が小さくなり高速度となるが
消費電力が大きくなり、高速化と低電力化を同時に実現
できない欠点を有していた。
を用いているため比較電圧Ｖinと基準電圧Ｖref がどん
な電圧であっても、高速動作が可能である。しかし、ト
ランファゲートをオンする直前のＡ，Ｂ点の電位は比較
電圧Ｖinおよび基準電圧Ｖref とは異なるため、トラン
スファゲートをオン時に比較電圧Ｖinおよび基準電圧Ｖ
ref に雑音を出す。この雑音はキックバック雑音とよば
れ、精度劣化の主要因となる。このキックバック雑音を
防止するため、図７に示すように正帰還型の電圧比較器
の入力に電流源をもつソースホロワ回路を付加しバッフ
ァすることによりキックバック雑音を低減する回路もあ
るが、ソースホロワ回路の出力を電圧出力としなければ
Ａ，Ｂ点に電圧をセットできない。このため、電流源の
電流を小さくすると出力の時定数が大きくなり速度が劣
化し、大きくすると時定数が小さくなり高速度となるが
消費電力が大きくなり、高速化と低電力化を同時に実現
できない欠点を有していた。
【０００８】本発明の目的は、従来の正帰還型の電圧比
較器のキックバック雑音を防止し、高速化と低電力化を
同時に実現することにある。
較器のキックバック雑音を防止し、高速化と低電力化を
同時に実現することにある。
【０００９】
【課題を解決するための手段】本発明にかかる電圧比較
器は、電界効果トランジスタを用いた第１のインバータ
回路と第２のインバータ回路のお互いの電源側端子を接
続し、この接続した電源側端子と電源端子との間に直列
に第１の電界効果トランジスタを接続し、第１，第２の
インバータ回路のお互いの接地側端子を接続し、この接
続した接地側端子と接地端子の間に直列に第２の電界効
果トランジスタを接続し、第１のインバータ回路の出力
を第２のインバータ回路の入力に、第２のインバータ回
路の出力を第１のインバータ回路の入力に接続し、第２
のインバータ回路の出力を出力端子とし、さらに第１の
インバータ回路の出力と電源端子または接地端子の間に
第３の電界効果トランジスタを、第２のインバータ回路
の出力と電源端子または接地端子の間に第４の電界効果
トランジスタを直列に接続し、第３の電界効果トランジ
スタのゲートを比較電圧入力端子、第４の電界効果トラ
ンジスタのゲートを基準電圧入力端子とし、さらに第
１，第２の電界効果トランジスタのゲートを相補な制御
信号入力端子としたものである。
器は、電界効果トランジスタを用いた第１のインバータ
回路と第２のインバータ回路のお互いの電源側端子を接
続し、この接続した電源側端子と電源端子との間に直列
に第１の電界効果トランジスタを接続し、第１，第２の
インバータ回路のお互いの接地側端子を接続し、この接
続した接地側端子と接地端子の間に直列に第２の電界効
果トランジスタを接続し、第１のインバータ回路の出力
を第２のインバータ回路の入力に、第２のインバータ回
路の出力を第１のインバータ回路の入力に接続し、第２
のインバータ回路の出力を出力端子とし、さらに第１の
インバータ回路の出力と電源端子または接地端子の間に
第３の電界効果トランジスタを、第２のインバータ回路
の出力と電源端子または接地端子の間に第４の電界効果
トランジスタを直列に接続し、第３の電界効果トランジ
スタのゲートを比較電圧入力端子、第４の電界効果トラ
ンジスタのゲートを基準電圧入力端子とし、さらに第
１，第２の電界効果トランジスタのゲートを相補な制御
信号入力端子としたものである。
【００１０】また、第１，第２のトランジスタのゲート
を相補な制御信号入力端子とし、第１のバッファ回路と
して、第５の電界効果トランジスタのソースを電源端子
に、ドレインを第６の電界効果トランジスタのドレイン
およびゲートに接続し、第６の電界効果トランジスタの
ソースを接地端子に接続し、第２のバッファ回路とし
て、第７の電界効果トランジスタのソースを電源端子
に、ドレインを第８の電界効果トランジスタのドレイン
およびゲートに接続し、第８の電界効果トランジスタの
ソースを接地端子に接続し、第１のバッファ回路の出力
を第３の電界効果トランジスタのゲートと接続し、第２
のバッファ回路の出力を前記第４の電界効果トランジス
タのゲートと接続するとともに、第１のバッファ回路の
入力を比較電圧入力端子とし、第２のバッファ回路の入
力を基準電圧入力端子としたものである。
を相補な制御信号入力端子とし、第１のバッファ回路と
して、第５の電界効果トランジスタのソースを電源端子
に、ドレインを第６の電界効果トランジスタのドレイン
およびゲートに接続し、第６の電界効果トランジスタの
ソースを接地端子に接続し、第２のバッファ回路とし
て、第７の電界効果トランジスタのソースを電源端子
に、ドレインを第８の電界効果トランジスタのドレイン
およびゲートに接続し、第８の電界効果トランジスタの
ソースを接地端子に接続し、第１のバッファ回路の出力
を第３の電界効果トランジスタのゲートと接続し、第２
のバッファ回路の出力を前記第４の電界効果トランジス
タのゲートと接続するとともに、第１のバッファ回路の
入力を比較電圧入力端子とし、第２のバッファ回路の入
力を基準電圧入力端子としたものである。
【００１１】さらに、第３のインバータ回路と第４のイ
ンバータ回路を追加し、第３のインバータ回路の入力を
第１インバータ回路の出力に、第４のインバータ回路の
入力を第２インバータ回路の出力に接続し、さらに第３
の電界効果トランジスタと電源端子または接地端子の間
に第９の電界効果トランジスタを、第４の電界効果トラ
ンジスタと電源端子または接地端子の間に第１０の電界
効果トランジスタを直列に挿入し、前記第９の電界効果
トランジスタのゲートに第３のインバータ回路の出力を
接続し、前記第１０の電界効果トランジスタのゲートに
第４のインバータ回路の出力を接続したものである。
ンバータ回路を追加し、第３のインバータ回路の入力を
第１インバータ回路の出力に、第４のインバータ回路の
入力を第２インバータ回路の出力に接続し、さらに第３
の電界効果トランジスタと電源端子または接地端子の間
に第９の電界効果トランジスタを、第４の電界効果トラ
ンジスタと電源端子または接地端子の間に第１０の電界
効果トランジスタを直列に挿入し、前記第９の電界効果
トランジスタのゲートに第３のインバータ回路の出力を
接続し、前記第１０の電界効果トランジスタのゲートに
第４のインバータ回路の出力を接続したものである。
【００１２】
【作用】本発明においては、第３のトランジスタに入力
された比較電圧の大きさに反比例して第３のトランジス
タのオン抵抗の値が定まり、第４のトランジスタに入力
された基準電圧の大きさに反比例して第４のトランジス
タのオン抵抗の値が定まる。一方、第１，第２のインバ
ータ回路は正帰還回路を構成しており、上記第３，第４
のオン抵抗の値の差を比較し、その大小に応じて出力端
子に電源電圧または接地電圧が出力される。そして、比
較電圧や基準電圧が直接第１，第２のインバータ回路に
接続されていないのでキックバック雑音は発生しない。
された比較電圧の大きさに反比例して第３のトランジス
タのオン抵抗の値が定まり、第４のトランジスタに入力
された基準電圧の大きさに反比例して第４のトランジス
タのオン抵抗の値が定まる。一方、第１，第２のインバ
ータ回路は正帰還回路を構成しており、上記第３，第４
のオン抵抗の値の差を比較し、その大小に応じて出力端
子に電源電圧または接地電圧が出力される。そして、比
較電圧や基準電圧が直接第１，第２のインバータ回路に
接続されていないのでキックバック雑音は発生しない。
【００１３】また、第１，第２のバッファ回路を設けた
ので、第３，第４の電界効果トランジスタのゲート電圧
の変化を小さくすることができ、しかも高速に動作す
る。
ので、第３，第４の電界効果トランジスタのゲート電圧
の変化を小さくすることができ、しかも高速に動作す
る。
【００１４】さらに、第９のトランジスタまたは第１０
のトランジスタにより電流パスが遮断されるので、低電
力特性がより良好になる。
のトランジスタにより電流パスが遮断されるので、低電
力特性がより良好になる。
【００１５】
【実施例】図１は本発明の第１の実施例を示す回路図で
ある。その接続はＴ１，Ｔ２，Ｔ３のＰＭＯＳ電界効果
トランジスタとＴ４，Ｔ５，Ｔ６のＮＭＯＳ電界効果ト
ランジスタおよびＴ７，Ｔ８の２つの入力用のＮＭＯＳ
電界効果トランジスタで構成される。これらの接続を以
下に示す。トランジスタＴ２，Ｔ３で構成されるインバ
ータ回路ＸとトランジスタＴ４，Ｔ５で構成されるイン
バータ回路Ｙのお互いの電源側端子を接続し、この接続
した電源側端子と電源端子Ｖddの間に直列にトランジス
タＴ１を接続する。同様にお互いの接地側端子を接続
し、この接続した接地側端子と接地端子ＧＮＤの間に直
列にトランジスタＴ６を接続する。インバータ回路Ｘの
出力をインバータ回路Ｙの入力に、インバータ回路Ｙの
出力をインバータ回路Ｘの入力に接続し、インバータ回
路Ｙの出力を出力端子Ｖout とする。また、インバータ
回路ＸのＡ点にトランジスタＴ７のドレインを接続し、
ゲートを比較電圧入力端子Ｖinとし、ソースを接地端子
ＧＮＤに接続する。インバータ回路ＹのＢ点にトランジ
スタＴ８のドレインを接続し、ゲートを基準電圧入力端
子Ｖref と接続し、ソースを接地端子ＧＮＤと接続した
構成である。
ある。その接続はＴ１，Ｔ２，Ｔ３のＰＭＯＳ電界効果
トランジスタとＴ４，Ｔ５，Ｔ６のＮＭＯＳ電界効果ト
ランジスタおよびＴ７，Ｔ８の２つの入力用のＮＭＯＳ
電界効果トランジスタで構成される。これらの接続を以
下に示す。トランジスタＴ２，Ｔ３で構成されるインバ
ータ回路ＸとトランジスタＴ４，Ｔ５で構成されるイン
バータ回路Ｙのお互いの電源側端子を接続し、この接続
した電源側端子と電源端子Ｖddの間に直列にトランジス
タＴ１を接続する。同様にお互いの接地側端子を接続
し、この接続した接地側端子と接地端子ＧＮＤの間に直
列にトランジスタＴ６を接続する。インバータ回路Ｘの
出力をインバータ回路Ｙの入力に、インバータ回路Ｙの
出力をインバータ回路Ｘの入力に接続し、インバータ回
路Ｙの出力を出力端子Ｖout とする。また、インバータ
回路ＸのＡ点にトランジスタＴ７のドレインを接続し、
ゲートを比較電圧入力端子Ｖinとし、ソースを接地端子
ＧＮＤに接続する。インバータ回路ＹのＢ点にトランジ
スタＴ８のドレインを接続し、ゲートを基準電圧入力端
子Ｖref と接続し、ソースを接地端子ＧＮＤと接続した
構成である。
【００１６】本回路の動作を以下に示す。まず、トラン
ジスタＴ１，Ｔ６をオフする。するとトランジスタＴ
２，Ｔ３，Ｔ４，Ｔ５には電流は流れずＡ，Ｂ点はフロ
ーテングとなる。比較電圧Ｖinと基準電圧Ｖref ともト
ランジスタＴ７，Ｔ８をいつもオンさせる領域にあるの
で、この回路の例ではＡ，Ｂ点ともＧＮＤの電位とな
る。次に、トランジスタＴ１，Ｔ６のトランジスタをオ
ンする。するとトランジスタＴ２，Ｔ３，Ｔ４，Ｔ５に
電流が流れ、インバータ回路Ｘとインバータ回路Ｙは動
作状態となる。インバータ回路Ｘとインバータ回路Ｙが
動作状態となると正帰還パスができる。このときＡ，Ｂ
点の電位ははじめは同じなので、トランジスタＴ７，Ｔ
８のオン抵抗の高い方の接続点が電源電位、オン抵抗の
低い方の接続点がＧＮＤ電位となる。図１のようにトラ
ンジスタＴ７，Ｔ８にＮＭＯＳを用いた場合、オン抵抗
はゲート電圧に反比例するため、オン抵抗の大小は比較
電圧Ｖinと基準電圧Ｖref の大小と等価となり、比較電
圧Ｖinと基準電圧Ｖref を比較することができる。
ジスタＴ１，Ｔ６をオフする。するとトランジスタＴ
２，Ｔ３，Ｔ４，Ｔ５には電流は流れずＡ，Ｂ点はフロ
ーテングとなる。比較電圧Ｖinと基準電圧Ｖref ともト
ランジスタＴ７，Ｔ８をいつもオンさせる領域にあるの
で、この回路の例ではＡ，Ｂ点ともＧＮＤの電位とな
る。次に、トランジスタＴ１，Ｔ６のトランジスタをオ
ンする。するとトランジスタＴ２，Ｔ３，Ｔ４，Ｔ５に
電流が流れ、インバータ回路Ｘとインバータ回路Ｙは動
作状態となる。インバータ回路Ｘとインバータ回路Ｙが
動作状態となると正帰還パスができる。このときＡ，Ｂ
点の電位ははじめは同じなので、トランジスタＴ７，Ｔ
８のオン抵抗の高い方の接続点が電源電位、オン抵抗の
低い方の接続点がＧＮＤ電位となる。図１のようにトラ
ンジスタＴ７，Ｔ８にＮＭＯＳを用いた場合、オン抵抗
はゲート電圧に反比例するため、オン抵抗の大小は比較
電圧Ｖinと基準電圧Ｖref の大小と等価となり、比較電
圧Ｖinと基準電圧Ｖref を比較することができる。
【００１７】従来の正帰還型の電圧比較器は、トランス
ファゲートによりＡ，Ｂ点に比較電圧Ｖin，・基準電圧
Ｖref と同じ電圧を充電し、正帰還回路で比較する構造
になっているのに対し、本発明の電圧比較器では、電圧
ではなくトランジスタのオン抵抗を比較する構造になっ
ていることが、従来回路と大きく異なるところである。
ファゲートによりＡ，Ｂ点に比較電圧Ｖin，・基準電圧
Ｖref と同じ電圧を充電し、正帰還回路で比較する構造
になっているのに対し、本発明の電圧比較器では、電圧
ではなくトランジスタのオン抵抗を比較する構造になっ
ていることが、従来回路と大きく異なるところである。
【００１８】本発明ではＡ，Ｂ点は直接に比較電圧入力
端子Ｖin，基準電圧入力端子Ｖrefと接続されることは
なく、これら入力端子はトランジスタＴ７，Ｔ８のゲー
トに入力されているためキックバック雑音が比較電圧入
力端子Ｖin，基準電圧入力端子Ｖref に出ることはな
く、従来の正帰還型の電圧比較器のようなキックバック
雑音による精度劣化はない。また、本発明の電圧比較器
は正帰還回路を用いているので高速である。さらに、本
発明の電圧比較器では常に電流が流れる回路はないので
低電力である。このように、本発明の電圧比較器では、
従来回路では困難であった高速・低電力・高精度を同時
に実現することが可能である。
端子Ｖin，基準電圧入力端子Ｖrefと接続されることは
なく、これら入力端子はトランジスタＴ７，Ｔ８のゲー
トに入力されているためキックバック雑音が比較電圧入
力端子Ｖin，基準電圧入力端子Ｖref に出ることはな
く、従来の正帰還型の電圧比較器のようなキックバック
雑音による精度劣化はない。また、本発明の電圧比較器
は正帰還回路を用いているので高速である。さらに、本
発明の電圧比較器では常に電流が流れる回路はないので
低電力である。このように、本発明の電圧比較器では、
従来回路では困難であった高速・低電力・高精度を同時
に実現することが可能である。
【００１９】図２は本発明の第２の実施例の回路図であ
る。これは、図１の回路の入力にＰＭＯＳ，ＮＭＯＳの
電界効果トランジスタＴＡ，ＴＢ，ＴＣ，ＴＤからなる
カレントミラー回路によるバッファ回路を設けることに
より、トランジスタＴ７，Ｔ８のゲート・ドレイン間容
量によりＡ，Ｂ点の雑音が入力に漏れることを防止する
回路である。この回路は、図１に示した本発明の第１の
実施例の回路が電圧ではなく、トランジスタＴ７，Ｔ８
のオン抵抗を比較する特性を利用し、トランジスタＴ
Ａ，ＴＢで定まる電流をトランジスタＴ７に、トランジ
スタＴＣ，ＴＤで定まる電流をトランジスタＴ８にそれ
ぞれミラーすることにより、トランジスタＴ７，Ｔ８の
オン抵抗を制御するものである。この回路の場合、トラ
ンジスタＴＢ，ＴＤがダイオード動作しているのでＣ，
Ｄ点であるトランジスタＴ７，Ｔ８のゲート電圧の変化
は小さく、カレントミラー回路によるバッファ回路は高
速動作する。
る。これは、図１の回路の入力にＰＭＯＳ，ＮＭＯＳの
電界効果トランジスタＴＡ，ＴＢ，ＴＣ，ＴＤからなる
カレントミラー回路によるバッファ回路を設けることに
より、トランジスタＴ７，Ｔ８のゲート・ドレイン間容
量によりＡ，Ｂ点の雑音が入力に漏れることを防止する
回路である。この回路は、図１に示した本発明の第１の
実施例の回路が電圧ではなく、トランジスタＴ７，Ｔ８
のオン抵抗を比較する特性を利用し、トランジスタＴ
Ａ，ＴＢで定まる電流をトランジスタＴ７に、トランジ
スタＴＣ，ＴＤで定まる電流をトランジスタＴ８にそれ
ぞれミラーすることにより、トランジスタＴ７，Ｔ８の
オン抵抗を制御するものである。この回路の場合、トラ
ンジスタＴＢ，ＴＤがダイオード動作しているのでＣ，
Ｄ点であるトランジスタＴ７，Ｔ８のゲート電圧の変化
は小さく、カレントミラー回路によるバッファ回路は高
速動作する。
【００２０】図３は本発明の第３の実施例を示す回路図
である。図１の実施例の回路にインバータ回路Ｒおよび
Ｓを追加し、インバータ回路Ｒの入力をＡ点、インバー
タ回路Ｓの入力をＢ点に接続する。また電界効果トンラ
ジスタＴＥ，ＴＦを追加し、トランジスタＴ７のソース
と接地端子の間にトランジスタＴＥを、トランジスタＴ
８のソースと接地端子との間にトランジスタＴＦを直列
に挿入し、インバータ回路Ｒの出力をトランジスタＴＥ
のゲートに、インバータ回路Ｓの出力をトランジスタＴ
Ｆのゲートに接続する回路となっている。本回路は動作
前はＡ，Ｂ点はＧＮＤ電位になっているのでインバータ
回路Ｒ，Ｓの出力は電源電位になりトランジスタＴＥ，
ＴＦはオンしている。この状態で相補な制御信号ＣＬ
ｐ，ＣＬｎがトランジスタＴ１，Ｔ２をオンさせるよう
に変化すると、図１の回路と全く同じ動作をする。しか
しその後、インバータ回路Ｘ，Ｙが動作しＡ，Ｂ点が電
源電位か接地電位に定まると電源電位に定まった方に接
続されているインバータ回路ＲもしくはＳの出力が接地
電位となり、トランジスタＴＥもしくはＴＦがオフす
る。Ａ，Ｂ点で電位が電源電位になる方のインバータ回
路ＸもしくはＹはＰＭＯＳがオンしているので、トラン
ジスタＴ２−Ｔ７もしくはＴ３−Ｔ８の経路で電流が流
れてしまう。トランジスタＴＥ，ＴＦはこの電流パスを
遮断するように働き、図１の回路よりさらに低電力特性
を得ることができる。
である。図１の実施例の回路にインバータ回路Ｒおよび
Ｓを追加し、インバータ回路Ｒの入力をＡ点、インバー
タ回路Ｓの入力をＢ点に接続する。また電界効果トンラ
ジスタＴＥ，ＴＦを追加し、トランジスタＴ７のソース
と接地端子の間にトランジスタＴＥを、トランジスタＴ
８のソースと接地端子との間にトランジスタＴＦを直列
に挿入し、インバータ回路Ｒの出力をトランジスタＴＥ
のゲートに、インバータ回路Ｓの出力をトランジスタＴ
Ｆのゲートに接続する回路となっている。本回路は動作
前はＡ，Ｂ点はＧＮＤ電位になっているのでインバータ
回路Ｒ，Ｓの出力は電源電位になりトランジスタＴＥ，
ＴＦはオンしている。この状態で相補な制御信号ＣＬ
ｐ，ＣＬｎがトランジスタＴ１，Ｔ２をオンさせるよう
に変化すると、図１の回路と全く同じ動作をする。しか
しその後、インバータ回路Ｘ，Ｙが動作しＡ，Ｂ点が電
源電位か接地電位に定まると電源電位に定まった方に接
続されているインバータ回路ＲもしくはＳの出力が接地
電位となり、トランジスタＴＥもしくはＴＦがオフす
る。Ａ，Ｂ点で電位が電源電位になる方のインバータ回
路ＸもしくはＹはＰＭＯＳがオンしているので、トラン
ジスタＴ２−Ｔ７もしくはＴ３−Ｔ８の経路で電流が流
れてしまう。トランジスタＴＥ，ＴＦはこの電流パスを
遮断するように働き、図１の回路よりさらに低電力特性
を得ることができる。
【００２１】図４は本発明の第４の実施例の回路図で、
図２に示す第２の実施例にＮＭＯＳ電界効果トランジス
タＴ９，Ｔ１０を追加し、Ａ，Ｂ点のＧＮＤ電位への収
束時間を早めた実施例である。これはトランジスタＴ
７，Ｔ８のゲート電圧が電源電圧Ｖddまで上がらないた
めオン抵抗が高く、Ａ，Ｂ点がＧＮＤ電位へ収束しにく
いためトランジスタＴ９，Ｔ１０のゲートを電源電圧Ｖ
ddにしてトランジスタＴ９，Ｔ１０のオン抵抗を低くし
ＧＮＤ電位への収束を早める回路構成の実施例である。
図２に示す第２の実施例にＮＭＯＳ電界効果トランジス
タＴ９，Ｔ１０を追加し、Ａ，Ｂ点のＧＮＤ電位への収
束時間を早めた実施例である。これはトランジスタＴ
７，Ｔ８のゲート電圧が電源電圧Ｖddまで上がらないた
めオン抵抗が高く、Ａ，Ｂ点がＧＮＤ電位へ収束しにく
いためトランジスタＴ９，Ｔ１０のゲートを電源電圧Ｖ
ddにしてトランジスタＴ９，Ｔ１０のオン抵抗を低くし
ＧＮＤ電位への収束を早める回路構成の実施例である。
【００２２】なお、前記図１，図２，図３，図４の各実
施例において、トランジスタＴ７，Ｔ８をＰＭＯＳと
し、ソースを電源端子Ｖddに接続しても同様の動作をす
る。また、上記の各実施例ではＭＯＳ型ＦＥＴを用いた
が、本発明はＭＯＳ型に限定されず、ほかのＦＥＴであ
ってもよい。
施例において、トランジスタＴ７，Ｔ８をＰＭＯＳと
し、ソースを電源端子Ｖddに接続しても同様の動作をす
る。また、上記の各実施例ではＭＯＳ型ＦＥＴを用いた
が、本発明はＭＯＳ型に限定されず、ほかのＦＥＴであ
ってもよい。
【００２３】
【発明の効果】以上説明したように本発明は、電界効果
トランジスタを用いた第１のインバータ回路（Ｘ）と第
２のインバータ回路（Ｙ）のお互いの電源側端子を接続
し、この接続した電源側端子と電源端子との間に直列に
第１の電界効果トランジスタ（Ｔ１）を接続し、前記第
１，第２のインバータ回路のお互いの接地側端子を接続
し、この接続した接地側端子と接地端子の間に直列に第
２の電界効果トランジスタ（Ｔ６）を接続し、前記第１
のインバータ回路（Ｘ）の出力を第２のインバータ回路
（Ｙ）の入力に、第２のインバータ回路（Ｙ）の出力を
第１のインバータ回路（Ｘ）の入力に接続し、第２のイ
ンバータ回路（Ｙ）の出力を出力端子（Ｖout ）とし、
さらに、前記第１のインバータ回路（Ｘ）の出力と電源
端子または接地端子の間に第３の電界効果トランジスタ
（Ｔ７）を、前記第２のインバータ回路（Ｙ）の出力と
電源端子または接地端子の間に第４の電界効果トランジ
スタ（Ｔ８）を直列に接続し、前記第３の電界効果トラ
ンジスタ（Ｔ７）のゲートを比較電圧入力端子
（Ｖin）、前記第４の電界効果トランジスタ（Ｔ８）の
ゲートを基準電圧入力端子（Ｖref ）とし、さらに前記
第１，第２の電界効果トランジスタ（Ｔ１），（Ｔ６）
のゲートを相補な制御信号端子（ＣＬｎ），（ＣＬｐ）
としたので、比較電圧と基準電圧とが電界効果トランジ
スタのオン抵抗の差として比較でき、比較電圧と基準電
圧が直接インバータ回路に接続されていないので、キッ
クバック雑音が発生することなく、従来の正帰還型の電
圧比較器では得られなかった高速，高精度，低電力特性
を同時に得ることが可能となる。
トランジスタを用いた第１のインバータ回路（Ｘ）と第
２のインバータ回路（Ｙ）のお互いの電源側端子を接続
し、この接続した電源側端子と電源端子との間に直列に
第１の電界効果トランジスタ（Ｔ１）を接続し、前記第
１，第２のインバータ回路のお互いの接地側端子を接続
し、この接続した接地側端子と接地端子の間に直列に第
２の電界効果トランジスタ（Ｔ６）を接続し、前記第１
のインバータ回路（Ｘ）の出力を第２のインバータ回路
（Ｙ）の入力に、第２のインバータ回路（Ｙ）の出力を
第１のインバータ回路（Ｘ）の入力に接続し、第２のイ
ンバータ回路（Ｙ）の出力を出力端子（Ｖout ）とし、
さらに、前記第１のインバータ回路（Ｘ）の出力と電源
端子または接地端子の間に第３の電界効果トランジスタ
（Ｔ７）を、前記第２のインバータ回路（Ｙ）の出力と
電源端子または接地端子の間に第４の電界効果トランジ
スタ（Ｔ８）を直列に接続し、前記第３の電界効果トラ
ンジスタ（Ｔ７）のゲートを比較電圧入力端子
（Ｖin）、前記第４の電界効果トランジスタ（Ｔ８）の
ゲートを基準電圧入力端子（Ｖref ）とし、さらに前記
第１，第２の電界効果トランジスタ（Ｔ１），（Ｔ６）
のゲートを相補な制御信号端子（ＣＬｎ），（ＣＬｐ）
としたので、比較電圧と基準電圧とが電界効果トランジ
スタのオン抵抗の差として比較でき、比較電圧と基準電
圧が直接インバータ回路に接続されていないので、キッ
クバック雑音が発生することなく、従来の正帰還型の電
圧比較器では得られなかった高速，高精度，低電力特性
を同時に得ることが可能となる。
【００２４】さらに、第１，第２のバッファ回路を設
け、第１のバッファ回路として、第５の電界効果トラン
ジスタ（ＴＡ）のソースを電源端子に、ドレインを第６
の電界効果トランジスタ（ＴＢ）のドレインおよびゲー
トに接続し、前記第６の電界効果トランジスタ（ＴＢ）
のソースを接地端子（ＧＮＤ）に接続し、第２のバッフ
ァ回路として、第７の電界効果トランジスタ（ＴＣ）の
ソースを電源端子に、ドレインを第８の電界効果トラン
ジスタ（ＴＤ）のドレインおよびゲートに接続し、前記
第８の電界効果トランジスタ（ＴＤ）のソースを接地端
子に接続し、前記第１のバッファ回路の出力を前記第３
のトランジスタ（Ｔ７）のゲートと接続し、前記第２の
バッファ回路の出力を前記第４のトランジスタ（Ｔ８）
のゲートと接続するとともに、前記第１のバッファ回路
の入力を比較電圧入力端子（Ｖin）とし、第２のバッフ
ァ回路の入力を基準電圧入力端子（Ｖref ）としたの
で、第５，第６の電界効果トランジスタ（ＴＡ），（Ｔ
Ｂ）で定める電流を第３の電界効果トランジスタ（Ｔ
７）に、第７，第８の電界効果トランジスタ（ＴＣ），
（ＴＤ）で定まる電流を第４の電界効果トランジスタ
（Ｔ８）にそれぞれミラーするので、第３，第４の電界
効果トランジスタ（Ｔ７），（Ｔ８）のゲート電圧の変
化を小さく、第１，第２のバッファ回路は高速に動作す
る利点を有する。
け、第１のバッファ回路として、第５の電界効果トラン
ジスタ（ＴＡ）のソースを電源端子に、ドレインを第６
の電界効果トランジスタ（ＴＢ）のドレインおよびゲー
トに接続し、前記第６の電界効果トランジスタ（ＴＢ）
のソースを接地端子（ＧＮＤ）に接続し、第２のバッフ
ァ回路として、第７の電界効果トランジスタ（ＴＣ）の
ソースを電源端子に、ドレインを第８の電界効果トラン
ジスタ（ＴＤ）のドレインおよびゲートに接続し、前記
第８の電界効果トランジスタ（ＴＤ）のソースを接地端
子に接続し、前記第１のバッファ回路の出力を前記第３
のトランジスタ（Ｔ７）のゲートと接続し、前記第２の
バッファ回路の出力を前記第４のトランジスタ（Ｔ８）
のゲートと接続するとともに、前記第１のバッファ回路
の入力を比較電圧入力端子（Ｖin）とし、第２のバッフ
ァ回路の入力を基準電圧入力端子（Ｖref ）としたの
で、第５，第６の電界効果トランジスタ（ＴＡ），（Ｔ
Ｂ）で定める電流を第３の電界効果トランジスタ（Ｔ
７）に、第７，第８の電界効果トランジスタ（ＴＣ），
（ＴＤ）で定まる電流を第４の電界効果トランジスタ
（Ｔ８）にそれぞれミラーするので、第３，第４の電界
効果トランジスタ（Ｔ７），（Ｔ８）のゲート電圧の変
化を小さく、第１，第２のバッファ回路は高速に動作す
る利点を有する。
【００２５】また、第３のインバータ回路（Ｒ）と第４
のインバータ回路（Ｓ）を追加し、第３のインバータ回
路（Ｒ）の入力を第１のインバータ回路（Ｘ）の出力
に、第４のインバータ回路（Ｓ）の入力を第２インバー
タ回路（Ｙ）の出力に接続し、さらに、第３の電界効果
トランジスタ（Ｔ７）と電源端子または接地端子の間に
第９の電界効果トランジスタ（ＴＥ）を、第４の電界効
果トランジスタ（Ｔ８）と電源端子または接地端子の間
に第１０の電界効果トランジスタ（ＴＦ）直列に挿入
し、前記第９の電界効果トランジスタ（ＴＥ）のゲート
に第３のインバータ回路（Ｒ）の出力を接続し、前記第
１０の電界効果トランジスタ（ＴＦ）のゲートに第４の
インバータ回路（Ｓ）の出力を接続したので、第９，第
１０の電界効果トランジスタ（ＴＥ），（ＴＦ）のいず
れかによって第３，第４の電界効果トランジスタ（Ｔ
７），（Ｔ８）の電流パスが遮断されるので、さらに良
好な低電力特性が得られる。
のインバータ回路（Ｓ）を追加し、第３のインバータ回
路（Ｒ）の入力を第１のインバータ回路（Ｘ）の出力
に、第４のインバータ回路（Ｓ）の入力を第２インバー
タ回路（Ｙ）の出力に接続し、さらに、第３の電界効果
トランジスタ（Ｔ７）と電源端子または接地端子の間に
第９の電界効果トランジスタ（ＴＥ）を、第４の電界効
果トランジスタ（Ｔ８）と電源端子または接地端子の間
に第１０の電界効果トランジスタ（ＴＦ）直列に挿入
し、前記第９の電界効果トランジスタ（ＴＥ）のゲート
に第３のインバータ回路（Ｒ）の出力を接続し、前記第
１０の電界効果トランジスタ（ＴＦ）のゲートに第４の
インバータ回路（Ｓ）の出力を接続したので、第９，第
１０の電界効果トランジスタ（ＴＥ），（ＴＦ）のいず
れかによって第３，第４の電界効果トランジスタ（Ｔ
７），（Ｔ８）の電流パスが遮断されるので、さらに良
好な低電力特性が得られる。
【図１】本発明の第１の実施例の構成を示す回路図であ
る。
る。
【図２】本発明の第２の実施例の構成を示す回路図であ
る。
る。
【図３】本発明の第３の実施例の構成を示す回路図であ
る。
る。
【図４】本発明の第４の実施例の構成を示す回路図であ
る。
る。
【図５】従来のカレントミラー型電圧比較器を示す回路
図である。
図である。
【図６】従来の正帰還型の電圧比較器の構成を示す回路
図である。
図である。
【図７】従来の高精度な正帰還型の電圧比較器の構成を
示す回路図である。
示す回路図である。
Ｖｄｄ 電源端子 ＧＮＤ 接地端子 Ｖｉｎ 比較電圧入力端子 Ｖｒｅｆ 基準電圧入力端子 Ｖｏｕｔ 出力端子 ＣＬｐ 相補な制御信号端子 ＣＬｎ 相補な制御信号端子 Ｘ インバータ回路 Ｙ インバータ回路 Ｒ インバータ回路 Ｓ インバータ回路 Ｔ トランジスタ
Claims (3)
- 【請求項１】 電界効果トランジスタを用いた第１のイ
ンバータ回路と第２のインバータ回路のお互いの電源側
端子を接続し、この接続した電源側端子と電源端子との
間に直列に第１の電界効果トランジスタを接続し、前記
第１，第２のインバータ回路のお互いの接地側端子を接
続し、この接続した接地側端子と接地端子の間に直列に
第２の電界効果トランジスタを接続し、前記第１のイン
バータ回路の出力を第２のインバータ回路の入力に、第
２のインバータ回路の出力を第１のインバータ回路の入
力に接続し、第２のインバータ回路の出力を出力端子と
し、さらに前記第１のインバータ回路の出力と電源端子
または接地端子の間に第３の電界効果トランジスタを、
前記第２のインバータ回路の出力と電源端子または接地
端子の間に第４の電界効果トランジスタを直列に接続
し、前記第３の電界効果トランジスタのゲートを比較電
圧入力端子、前記第４の電界効果トランジスタのゲート
を基準電圧入力端子とし、さらに前記第１，第２の電界
効果トランジスタのゲートを相補な制御信号入力端子と
したことを特徴とする電圧比較器。 - 【請求項２】 電界効果トランジスタを用いた第１のイ
ンバータ回路と第２のインバータ回路のお互いの電源側
端子を接続し、この接続した電源側端子と電源端子との
間に直列に第１の電界効果トランジスタを接続し、前記
第１，第２のインバータ回路のお互いの接地側端子を接
続し、この接続した接地側端子と接地端子の間に直列に
第２の電界効果トランジスタを接続し、前記第１のイン
バータ回路の出力を第２のインバータ回路の入力に、第
２のインバータ回路の出力を第１のインバータ回路の入
力に接続し、第２のインバータ回路の出力を出力端子と
し、さらに前記第１のインバータ回路の出力と電源端子
または接地端子の間に第３の電界効果トランジスタを、
前記第２のインバータ回路の出力と電源端子または接地
端子の間に第４の電界効果トランジスタを直列に接続
し、前記第１，第２のトランジスタのゲートを相補な制
御信号入力端子とし、第１のバッファ回路として、第５
の電界効果トランジスタのソースを電源端子に、ドレイ
ンを第６の電界効果トランジスタのドレインおよびゲー
トに接続し、前記第６の電界効果トランジスタのソース
を接地端子に接続し、第２のバッファ回路として、第７
の電界効果トランジスタのソースを電源端子に、ドレイ
ンを第８の電界効果トランジスタのドレインおよびゲー
トに接続し、前記第８の電界効果トランジスタのソース
を接地端子に接続し、前記第１のバッファ回路の出力を
前記第３の電界効果トランジスタのゲートと接続し、前
記第２のバッファ回路の出力を前記第４の電界効果トラ
ンジスタのゲートと接続するとともに、前記第１のバッ
ファ回路の入力を比較入力電圧端子とし、第２のバッフ
ァ回路の入力を基準電圧入力端子としたことを特徴とす
る電圧比較器。 - 【請求項３】 請求項１記載の電圧比較器において、第
３のインバータ回路と第４のインバータ回路を追加し、
第３のインバータ回路の入力を第１インバータ回路の出
力に、第４のインバータ回路の入力を第２インバータ回
路の出力に接続し、さらに第３の電界効果トランジスタ
と電源端子または接地端子の間に第９の電界効果トラン
ジスタを、第４の電界効果トランジスタと電源端子また
は接地端子の間に第１０の電界効果トランジスタを直列
に挿入し、前記第９の電界効果トランジスタのゲートに
第３のインバータ回路の出力を接続し、前記第１０の電
界効果トランジスタのゲートに第４のインバータ回路の
出力を接続したことを特徴とする電圧比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29565493A JP3252875B2 (ja) | 1993-11-25 | 1993-11-25 | 電圧比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29565493A JP3252875B2 (ja) | 1993-11-25 | 1993-11-25 | 電圧比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154216A true JPH07154216A (ja) | 1995-06-16 |
| JP3252875B2 JP3252875B2 (ja) | 2002-02-04 |
Family
ID=17823447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29565493A Expired - Lifetime JP3252875B2 (ja) | 1993-11-25 | 1993-11-25 | 電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3252875B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0996226A2 (en) * | 1998-10-23 | 2000-04-26 | Nippon Telegraph and Telephone Corporation | Voltage comparator |
| KR100380152B1 (ko) * | 2001-06-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 전압 비교 회로 |
| JP2010062627A (ja) * | 2008-09-01 | 2010-03-18 | New Japan Radio Co Ltd | コンパレータ回路 |
-
1993
- 1993-11-25 JP JP29565493A patent/JP3252875B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0996226A2 (en) * | 1998-10-23 | 2000-04-26 | Nippon Telegraph and Telephone Corporation | Voltage comparator |
| US6191624B1 (en) | 1998-10-23 | 2001-02-20 | Nippon Telegraph And Telephone Corporation | Voltage comparator |
| EP0996226A3 (en) * | 1998-10-23 | 2003-09-10 | Nippon Telegraph and Telephone Corporation | Voltage comparator |
| KR100380152B1 (ko) * | 2001-06-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 전압 비교 회로 |
| JP2010062627A (ja) * | 2008-09-01 | 2010-03-18 | New Japan Radio Co Ltd | コンパレータ回路 |
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| Publication number | Publication date |
|---|---|
| JP3252875B2 (ja) | 2002-02-04 |
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