JP2615005B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術に関し、例えばMOS
集積回路化された差動増幅回路におけるバイアス回路の
構成に利用して有効な技術に関する。

［背景技術］ 本出願に先立って、MOSFET（絶縁ゲート形電界効果ト
ランジスタ）からなる差動増幅回路を高速化し、かつ回
路の動作点を安定化するため、例えば特願昭57-152731
号が提案されている。

この先願に係る差動増幅回路は、第１図に示すよう
に、MOSFETQ1〜Q5からなる差動入力段２に、この差動入
力段２のデファレンシャル出力をソース端子に受ける一
対のゲート接地型のMOSFETQ6,Q7を有するカスコード段
３を接続することによって、ミラー容量による影響をな
くして高速化している。

上記カスコード段３は上記MOSFETQ6,Q7のドレインと
電源電圧Vssとの間に負荷MOSFETQ8,Q10とQ9,Q11がそれ
ぞれ直列接続されており、このうちMOSFETQ10,Q11のゲ
ートにはバイアス回路１からのバイアス電圧（Q23のド
レイン電圧）が印加されて定電流源として動作する。ま
た、MOSFETQ6,Q7,Q8,Q9のゲートにはMOSFETQ17を介して
バイアス電圧（Q21,Q22の共通ドレイン電圧）が印加さ
れている。MOSFETQ8,Q9を設けたことにより、Q10,Q11の
ソース・ドレイン間電圧が変動しにくくなりMOSFETQ10,
Q11の電流値を安定化させることができるとともに、負
荷抵抗を大きく見せることができるためカスコード段３
の利得を大きくすることができる。また、MOSFETQ6,Q7
のドレインと電源電圧Vssとの間に負荷MOSFETQ8,Q10とQ
9,Q11をそれぞれ直列接続させることにより、カスコー
ド段３がMOSFETQ3,Q4を含めてそれぞれ４個のMOSFETが
直列接続された４段積みとなり、４個のMOSFETQ20〜Q23
が直列接続されたバイアス回路１と同一の段数となる。
そのため、プロセスのばらつきによるしきい値電圧の変
動、電源電圧変動、温度変化等に対してバイアス回路１
とカスコード段３とが同じように動くので、カスコード
段３の定電流源（Q10,Q11）やMOSFETQ6〜Q9のバイアス
状態が安定し、回路の特性が変動しにくくなるという利
点がある。

また、上記カスコード段の１対の出力ノード間に、そ
の電位差を抵抗分割するための負荷MOSFETQ12,Q13を接
続し、その中間電位によってMOSFETQ14をオン、オフ動
作させてMOSFETQ15にバイアス電流を流し、MOSFETQ15に
よって発生される電圧を、カスコード段３を構成するMO
SFETQ6〜Q9のゲート端子に印加させる。これにより、MO
SFETQ1,Q2に同相の入力信号Vin1,Vin2が入ってきた際に
カスコード段３にその出力の側からネガティブ・フィー
ドバックをかけてカスコード段３の動作点を安定させる
ようにしている。

なお、第１図の差動増幅回路において、１は電源電圧
VDD-VSS間に直列接続されたMOSFETQ20〜Q23のコンダク
タンスの比で分割したような電圧を発生して、上記差動
入力段２およびカスコード段３をバイアスするバイアス
回路である。また４は、カスコード段３の出力を受け
て、電源電圧VDD,VSSまで充分に振幅するような出力信
号を形成するCMOSインバータ構成の出力段、C1〜C3は位
相補償用のコンデンサである。

しかしながら、上記差動増幅回路においては、所望の
バイアス電圧を得るため、４個のMOSFETQ20〜Q23が電源
電圧VDD-VSSに直列接続されてバイアス回路１が構成さ
れている。MOSFETQ20は、第１図には示されていない
が、カスコード段３のフィードバック経路に設けられた
前記MOSFETQ14のソース端子に印加される基準電圧Vref
を発生するために必要とされる。

上記バイアス回路１は、ゲートとドレインを接続した
ダイオード形態のMOSFETを直列接続した構成をもつた
め、電源電圧の変動よりバイアス回路１に流れる電流は
大きく変動してしまう。このことは前記のダイオード
を、しきい値電圧までは電流が全く流れずしきい値から
無抵抗で電流が流れる理想ダイオードとコンダクタンス
の逆数に相当する抵抗が直列に接続されたものと等価的
に置き換えるとさらに理解しやすい。すなわち、電源電
圧VDDと電源電圧VSSとの間に接続されたQ20からQ23に流
れる電流は、各MOSFETに対応する抵抗が直列接続された
回路の電流と等価であるので、電源電圧の変動は直接に
電流変動を引き起こす。

また、MOSFETのしきい値電圧は、温度変化によって大
きく変化する。上記バイアス回路１は４個のダイオード
が直列に接続されるため、しきい値電圧の変化による電
流の変動は、４個のダイオードのしきい値電圧の変化の
総和として寄与するので大きい。

以上のように上記バイアス回路は、電源電圧やしきい
値電圧の変動に対して電流変動が大きく、MOSFETQ23と
カレントミラー接続されたMOSFETQ5、Q10、Q11に流され
る電流も大きく変動され、回路の安定性が悪くなり、ア
ンプの特性が変動したり、電圧マージンが低下してしま
うという問題点があることが分かった。

［発明の目的］ この発明の目的は、差動増幅回路におけるバイアス回
路に適用した場合に、電源電圧や温度の変動によりしき
い値電圧が変化してもそこに流される貫通電流が大きく
変動されないようにして、アンプの特性の変動を防止
し、電圧マージンを向上させることにある。

この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添付図面から明らか
になるであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、複数個（３個以上）のMOSFETが直列接続さ
れてなるバイアス回路の前段に２個のMOSFETが直列接続
されてなるプリバイアス回路を設けて、ここで発生され
たプリバイアス電圧を上記バイアス回路を構成するいず
れか一つのMOSFETのゲート端子に印加させるように構成
することによって、プリバイアス回路における温度変化
による電流変化は、バイアス回路のそれよりも小さくな
ることを利用して、バイアス回路を構成するMOSFETのし
きい値電圧が大きく変化しても、プリバイアス回路の貫
通電流が大きく変動されないようにし、これによってア
ンプの特性の変動を防止し、電圧マージンを向上させる
という上記目的を達成するものである。

［実施例］ 第２図は、第１図に示すような差動増幅回路における
バイアス回路に適用した場合の一実施例を示すもので、
第１図に示すバイアス回路１とそっくり置き換えること
が可能である。

この実施例において、２個のＰチャンネル形MOSFETQ2
0とQ21および２個のＮチャンネル形MOSFETQ22とQ23が電
源電圧VDD-VSS間に直列接続されて、主バイアス段11が
構成されている。このうちMOSFETQ21とQ22は各々そのド
レイン端子がゲート端子に接続され、両者の接続ノード
n1の電位がそのゲートにそれぞれ共通に印加されてお
り、かつそのゲート電圧が定電圧Vaとして取り出され、
例えば第１図に示す差動増幅回路では、MOSFETQ17のソ
ース端子に供給されるようにされる。

また、MOSFETQ23もそのドレイン端子とゲート端子と
が接続され、ドレイン電圧（ノードn2の電位）がゲート
に印加されるようにされている。そして、その電圧がバ
イアス電圧Vbとして取り出され、例えば第１図に示す差
動増幅回路の差動入力段２とカスコード段３を構成する
MOSFETQ5とQ10,Q11のゲート端子に印加される。つま
り、上記MOSFETQ5,Q10,Q11は、MOSFETQ23とカレントミ
ラー回路を構成するように接続され、これによりMOSFET
Q5,Q10,Q11には、MOSFETQ23に流される電流と同じ大き
さの電流が流されるようになる。

しかも、MOSFETQ23には、一定の電流が流されるよう
に主バイアス段11が動作されるため、MOSFETQ5とQ10,Q1
1は、それぞれ差動入力段２とカスコード段３の定電流
源として動作されるようになる。

この実施例では、上記主バイアス段11の前段に、MOSF
ETQ30とQ31とからなるプリバイアス回路10が設けられて
いる。このプリバイアス回路10は、電源電圧VDDとVSS間
にＰチャンネル形MOSFETQ30とＮチャンネル形MOSFETQ31
とが直列に接続されてなる。そして、両者の共通ドレイ
ンすなわち接続ノードｎ_０の電位が各MOSFETのゲート端
子に印加されるように接続され、かつその電位が上記主
バイアス段のMOSFETQ20のゲート端子に印加されてい
る。

主バイアス段11を構成するMOSFETQ20以外のMOSFETQ21
〜Q23は、これを第１図のバイアス回路１のMOSFETQ21〜
Q23と全く同じ寸法としても、これに流される貫通電流
は、MOSFETQ20によって決定され、第１図の回路と同じ
大きさの電流を流すことができるので、バイアス回路の
設計変更も少なくて済む。

さらに、この実施例では、主バイアス段11を構成する
MOSFETQ20と並列に、これと全く同じ寸法（W/L）のＰチ
ャンネル形のMOSFETQ40が形成され、他のＰチャンネル
形MOSFETQ41とともに、電源電圧VDD-VSS間に直列に接続
されている。そして、上記MOSFETQ40のゲート端子に
は、MOSFETQ20と同じくプリバイアス回路10内のノード
ｎ_０の電圧が印加されている。これによって、MOSFETQ4
0とQ20は、カレントミラー回路を構成し、MOSFETQ40に
は主バイアス段11の貫通電流と同じ大きさの定電流が流
される。

そこで、MOSFETQ40とQ41のコンダクタンスの比を予め
適当に設定しておくことにより、ノードn3に所望の定電
圧が発生され、この定電圧Vcが例えば第１図の差動増幅
回路におけるMOSFETQ14のソース端子への基準電圧Vref
として供給できるようにされている。

MOSFETQ20の寸法を第１図の回路におけるそれと全く
同じ（従って残りのMOSFETQ21〜Q23についても同様）大
きさに形成するとともに、MOSFETQ31は、そのコンダク
タンスがMOSFETQ21〜Q23のコンダクタンスの総和に等し
くなるように形成することによって、MOSFETQ20とQ30が
完全なカレントミラーを構成するようにさせる。

上記実施例では、MOSFETQ31におけるソース・ドレイ
ン電圧は、2.5V以上（3.75V）あるため、しきい値電圧
が変化してもドレイン電流が大きく変化することはな
く、これによって主バイアス段11に流される電流の変動
も少なくされる。その結果、電源電圧VDDの変動に対し
て回路の安定な動作が保証され、電圧のマージンも高く
なる。

次に、本願構成による作用効果を詳しく説明する。電
源電圧や温度の変動に対してMOSFETを使った定電流回路
の電流変動を低減するポイントは以下の３点である。

（ａ）MOSFETを飽和領域で動作させる。

（ｂ）MOSFETのゲートソース間電圧をできるだけ一定に
保つ。

（ｃ）MOSFETの直列接続する数をできるだけ減らす。

第１図に記載のバイアス回路は、（ａ）については配
慮がなされていたが、（ｂ）の点で配慮が足りなかっ
た。また（ｃ）に関しては差動増幅回路やカスコード段
との整合のため直列接続するMOSFETの数を減らすことが
できなかった。これに対し実施例では、（ａ）だけでは
なく（ｂ）の点についても配慮されている。すなわち、
プリバイアス回路であるQ30とQ31の中間点n0の電圧で主
バイアス回路のQ20のゲート電圧をバイアスすること
で、Q20のゲート電圧の変動を低減した。言い換えれ
ば、電源電圧の変動に対して、プリバイアス回路のQ30
とQ31の中間点n0の電圧は、従来回路である第１図のQ20
のゲート電圧よりも安定となる。この作用は、Q30とQ31
とのコンダクタンスの比が、Q20のコンダンクンスとQ21
〜Q23のコンダクタンスの総和との比とほぼ同一となる
ように構成したことに基づく。詳しい理由は後に説明す
る。

また、（ｃ）に関してはQ30とQ31を直列接続したプリ
バイアス回路を用いているため、温度変動の際にしきい
値電圧の変動するMOSFETの数が従来の４個から２個とな
り、温度変動に対して定電流回路の電流変動が小さくな
る。この電流変動の小さくなったプリバイアス回路の電
流が完全なカレントミラーを構成する主バイアス回路に
転写される。

（１）電源電圧変動に対するプリバイアス回路の作用効
果 まず、前提として前述した（ａ）と（ｂ）とがMOSFET
を使った定電流回路の電圧変動に対して有効な理由を説
明する。このためには、周知の単体MOSFETの基本特性で
あるドレインソース間電圧Vds対ドレインソース間電流I
ds特性を理解しなければならない。単体MOSFETにおい
て、ゲートソース間電圧Vgsを一定として、ドレインソ
ース間電圧Vdsを０からVgs-Vthまで増加させると、ドレ
インソース間電圧電流Idsは急激に流れ出し大きな傾き
を持って変動する。この領域は、MOSFETの「非飽和領域
（Vds＜Vgs−Vth）」と呼ばれる。ここでVthはMOSFETの
しきい値電圧である。VdsがVgs-Vthよりも大きくなる
と、Vgs一定の下では、Vdsが変化してもIdsはほとんど
変化しなくなる。これがMOSFETの「飽和領域（Vds＞Vgs
-Vth）」である。一般のMOSFETの解析では飽和領域にあ
ればIdsはVdsに依存せず、一定と近似する。以下の説明
でも「飽和状態」であれば、IdsはVdsに依存せず、一定
と考える。電源電圧の変動はVdsの変動を引き起こす
が、Vdsが変動してもIdsの変動がほとんどなくなる「飽
和領域」を利用すれば、安定な定電流回路が構成でき
る。以上のVds対Ids特性は、ある一定のVgsに着目した
時の特性であることに注意しなければならない。いくら
「飽和領域」でMOSFETを使用しても、Vgsが変動すれ
ば、直ちにIdsは変動してしまう。Vdsを完全に一定にし
たときですら、Vgsが変動すれば、直ちにIdsは変動す
る。この動作こそがMOSFETのトランジスタ作用であり、
増幅器はこの動作によって実現される。「飽和領域」で
はIdsはVgsの２乗に比例するのでVgsの変動は大きなIds
の変動を引き起こす。従って、定電流源をつくるために
は、Vgsを一定にしなければIdsの変動は抑えられない。
以上のように、MOSFETの「飽和領域」での動作と、ゲー
トソース間電圧Vgsの一定にするという２つの条件が同
時に満足されるとき、電源電圧が変動してもドレインソ
ース間電圧電流Idsの変動が小さくなる。

次に、従来回路である第１図に記載のQ20からQ23で構
成されるバイアス回路のQ20のゲートソース間電圧の変
動に比べて、第２図に記載のプリバイアス回路のノード
n0でバイアスされたQ20のゲートソース間電圧の変動が
少ないことを説明し、第２図記載の回路が電源電圧の変
動に対して従来回路より安定であることを説明する。以
下の説明では、電源電圧の変動のみを考えるため、MOSF
ETのしきい値電圧Vthのは変化しないものとする。ま
た、第１図および第２図においてドレインとゲートが短
絡されたダイオード接続のMOSFETのドレインソース間電
圧Vdsとゲートソース間電圧Vgsとは等しいので、以下の
説明ではゲートソース間電圧Vgsに用語を統一すること
にするが、Vds＝Vgsの意味で用いるので注意されたい。
第２図のQ20だけはドレインソース間電圧Vdsとゲートソ
ース間電圧Vgsとは別物なので厳密に区別して用いる。

第１図のバイアス回路および第２図のプリバイアス回
路において、MOSFETは抵抗としきい値電圧Vthから無抵
抗で電流が流れ出す理想ダイオードとの直列接続で近似
することができる。すると、第１図のバイアス回路は、
VDD-VSS間に、４個の抵抗と４個のダイオードが交互に
直列形態に接続された等価回路で表すことができる。一
方、第２図のプリバイアス回路は、２個の抵抗と２個の
ダイオードが交互に直列形態に接続された等価回路で表
すことができる。

第１図の構成では、Q21〜Q23の３個のMOSFETの抵抗成
分に対してかかる電圧は、Q21〜Q23にかかる電圧から３
個分のしきい値電圧Vthの電圧降下分を差し引かなけれ
ばならない。このためQ21〜Q23の抵抗成分はそれほど大
きな値にならない。これに対し、第２図の構成では、Q3
1の抵抗成分に対してかかる電圧は、Q31に対してかかる
電圧から１個分のしきい値電圧Vthの電圧降下分を差し
引くだけなので、第１図の回路に比べて、実質的に抵抗
成分が大きな値をとれるようになる。

なお、電源電圧VDDが変動してもダイオードの順方向
電圧すなわちしきい値電圧Vthは変化しないので、電源
電圧の変動分は抵抗成分で吸収することとなること、お
よびQ20はＰ型MOSFETでありQ20のソースは電源電圧VDD
に接続されているため、電源電圧VDDを基準にQ20のゲー
トソース間電圧Vgsを考える必要があることに注意すべ
きである。

以上の理由により、電源電圧の変動に対し、第１図の
Q20のゲートソース間電圧Vgsの変動よりも、第２図のQ3
0のゲートソース間電圧Vgsの変動が小さくなることが直
感的に理解できる。そして、第２図の回路では、Q30の
ゲートソース間電圧Vgsは、主バイアス回路のQ20のゲー
トに直接印加されるため、このQ20のゲートソース間電
圧Vgsは、第１図の従来回路よりも電源電圧変動に対し
て安定になり、主バイアス回路の電流変動も低減される
ことが分かる。

従来回路（第１図）ではQ20〜Q23の４個のMOSFETはほ
ぼ同じコンダクタンスを持つため、Q20のゲート電圧はV
DD−4Vthを約1:3に分割した電圧＋3Vthとなる。これに
対し、本願ではQ30とQ31のコンダクタンス比は、Q20の
コンダクタンスとQ21〜Q23のコンダクタンスの総和との
比、とほぼ同一になるように構成される。従って、Q20
のゲートに接続されるQ30とQ31の間から出力される電圧
は、VDD-2Vthを、後に証明するように約1:6.6に分割し
た電圧＋Vthとなる。

以下、電源電圧変動に対して本願のQ30とQ20のゲート
ソース間電圧Vgsが安定化できる理由を具体的な数値例
を使って述べる。

電源電圧VDDが5Vから±10％変動したときの第１図に
記載のQ20と、第２図に記載のQ20のゲートソース間電圧
Vgsの計算例を表１に示す。この表は計算例であり、本
願発明がこの数値例だけに制限されることはない。

この表１からMOSFETの「飽和」「非飽和」条件を決め
るVgs-Vthを、Vth＝0.8Vとして計算すると、第１図のQ2
0のみならず第２図のQ30、Q20も、Vds＞Vgs−Vthとな
り、「飽和」状態にあることがわかる。この表におい
て、Vgsの変動率は括弧内に示され全て1.25Vと比較した
ときの値である。第２図の構成ではVgsQ20の変動率が第
１図のそれと比べ約半分になる。「飽和」状態では、Id
sはVdsにほとんど依存せず、MOSFETのVgsの変動は２乗
でIdsの変動を引き起こすことを思い出せば、Vgsの変動
の小ささにより本願の方がIdsの変動が少なくなること
が理解できる。

第１図に記載のQ20のゲートソース間電圧Vgsは、それ
ぞれ、電源電圧VDDを1/4して計算した。ここで第１図の
Q20からQ23の４個のトランジスタは、それぞれほぼ同じ
コンダクタンスを持つものとした。

第２図に記載のQ20のゲートソース間電圧VgsQ20は、Q
30とQ31の間のノードn0の電圧から次のようにして求め
た。Q30とQ31とのコンダクタンスの比が、Q20のコンダ
ンクンスとQ21〜Q23のコンダクタンスの総和との比とほ
ぼ同一となるという構成から次の比例式で得られる。

VgsQ30:VgsQ31＝VdsQ20:（VgsQ21＋VgsQ22＋VgsQ23）＝
1:3 よって、（R30I＋Vth）：（R31I＋Vth）＝1:3 故に、3R30I−R31I＋2Vth＝０・・・・・・・・・式
（１） ここでVgsQ30、VgsQ31、VgsQ21〜VgsQ23は、それぞれ
Q30、Q31、Q21〜Q23のゲートソース間電圧であるが、こ
れらはゲート・ドレインが短絡されたダイオード接続で
あるためVgsはVdsと等しいので、Vgsと記した。VdsQ20
はQ20のドレインソース間電圧である。Q20を除くプリバ
イアス回路と主バイアス回路のMOSFETは全て抵抗と理想
ダイオードの直列回路で近似した。この近似によりVgsQ
30＝R30I＋Vth、VgsQ31＝R31I＋Vthとなる。R30とR31
は、それぞれQ30、Q31の抵抗成分である。また、Q30、Q
31、Q20〜Q23のしきい値電圧Vthは全て等しいものとし
た。ＩはQ30とQ31を流れる電流である。

VgsQ30とVgsQ31の和は電源電圧に等しいことから次の
式が得られる。

VgsQ30＋VgsQ31＝（R30I＋Vth）＋（R31I＋Vth）＝VDD R30I＋R31I＋2Vth−VDD＝０・・・・・・・・・・ 式（２） 式（１）式と式（２）式を連立させて、各々をR30IとR3
1Iについて解くと、 R30I＝VDD/4−Vth＝1.25−0.8＝0.45・・・式（３） R31I＝3VDD/4−Vth＝3.75−0.8＝2.95・・・式（４） ここで、VDD＝5V、Vth＝0.8Vとした。この式（３）と式
（４）の比をとると、 R30I:R31I＝0.45:2.95＝1:6.6・・・・・・式（５） となる。ここにおいて、R30:R31＝1:6.6であることが確
認できる。式（２）と式（５）を連立させ、VgsQ30＝R3
0I＋Vthを使えば、次の最終結論を得る。

VgsQ30＝R30I＋Vth＝（VDD−2Vth）/7.6＋Vth・・・ 式（６） この式に、Vth＝0.8V、VDD＝4.5、5.0、5.5Vを代入する
と表１の結果が得られる。

また、第２図のQ20のVdsQ20は次のようにして求め
た。第２図のQ20〜Q23の閉回路の電圧降下は電源電圧と
等しいことから次の式を得る。

VdsQ20＋３（RI＋Vth）＝VDD・・・・・・・・・・・・ ・・ 式（７） ここでQ21〜Q23を抵抗と理想ダイオードとの直列回路で
近似し、各々抵抗成分をＲとした。カレントミラー条件
よりQ30、Q31の閉回路を流れる電流とQ20〜Q23の閉回路
を流れる電流とは等しいので、式（６）と連立させて、
RIを消去してVdsQ20について解くと次の式をえる。

VdsQ20＝（4.6VDD−16.8Vth）/7.6・・・・・・・・ 式（８） この式により表１のVdsQ20を計算した。ここで、式
（６）と連立させる際にR30＝Ｒとおいた。この理由は
前述したように「Q20とQ30が完全なカレントミラーを構
成するようにした」という構成に基づく。

（２）温度変動に対するプリバイアス回路の作用効果 温度変動に対する本願回路の安定動作は次のように理
解される。この説明にあたり、電源電圧は変動せず一定
であるとする。温度変動の回路に与える影響として、MO
SFETのしきい値電圧Vthの変動を考える。

第１図のバイアス回路は、Q20〜Q23の４個のMOSFETが
直列に接続されている。今、温度が変化すると４個分の
しきい値の変動が起こる。電源電圧は一定となので、４
個分のしきい値電圧の変動を埋め合わせるように各MOSF
ETの抵抗成分による電圧降下量が変化する。これによ
り、第１図のQ20〜Q23に流れる電流が変動する。このと
きQ20〜Q23の各々のゲートソース間電圧はしきい値電圧
が変化しても全く変動しない。結局、従来回路ではしき
い値電圧の変動を電流の変動により埋め合わせていたの
で電流変動が起きてしまった。しきい値電圧の変動を電
源電圧を変えて吸収させることは意味が無いため、電流
変動を抑えるには、ゲートソース間電圧を変化させる以
外にはない。しかし、従来回路はそのような構成にはな
っていなかった。しかも４個分のしきい値電圧変動を埋
め合わせるために大きな電流変動を引き起こした。

これに対し第２図のプリバイアス回路は、Q30とQ31の
２個のMOSFETが直列に接続されたものであり、２個分の
しきい値の電圧の変動を埋め合わせる分の電流変動です
むようになる。従って第２図のプリバイアス回路はトラ
ンジスタの数が少ない分、しきい値電圧の変動の累積が
少なく、温度が変動してもQ30とQ31に流れる電流の変動
は少ない。この安定化されたプリバイアス回路の電流が
Q30とQ20とで構成されたカレントミラーにより主バイア
ス回路に転写される。主バイアス回路において、Q20〜Q
23に流れる電流はQ20のトランジスタ作用により強制さ
れ、Q20に接続されているQ21〜Q23はあたかも負荷のよ
うに作用する。

第２図のプリバイアス回路では、しきい値電圧が変化
すると、Q30とQ31のコンダクタンスが異なるためQ30の
ゲートソース間電圧が変化する。電流電圧変動を説明す
る際に「ゲートソース間電圧の変動は電流変動を起こ
す」ことを説明したが、前述の説明は「しきい値電圧一
定」の条件であることに注意されたい。主バイアス回路
において、しきい値電圧の変動を吸収するには、Q20のV
gsとVdsを変化させる以外に方法はない。しきい値電圧
の変動を吸収するためにQ20のドレインソース間電圧
は、Q21〜Q23の各々のドレインソース間電圧とは等しく
なくなる。この作用により、電流変動の少なくなったプ
リバイアス回路の電流がカレントミラーにより主バイア
ス回路に転写されるとともに、主バイアス回路の４個の
トランジスタのしきい値電圧の変動を吸収でき、温度変
動に対して主バイアス回路の電流変動が少なくなる。

温度変動に対する電流変化をさらに数値例を使って具
体的に説明する。電源電圧VDDが5V一定で、しきい値電
圧Vthが0.8Vから0.7Vと0.9Vにそれぞれ変化したと仮定
する。このときのしきい値電圧変動に対するQ20のゲー
トソース間電圧Vgsとドレインソース間電圧の計算例を
表２に示す。この表は計算例であり、本願発明がこの数
値例だけに制限されることはない。

この表からMOSFETの「飽和」「非飽和」条件を決める
Vgs−Vthを計算すると、第１図のQ20のみならず第２図
のQ30とQ20もVds＞Vgs−Vthとなり「飽和」状態にある
ことが確認できる。第１図の従来回路ではVgsQ20＝VdsQ
20であり、Vthが変化しても変わらず、Vthの変化による
Idsの変化だけが一方的に起こる。Vthが小さくなるとId
sは増加し、VthとIdsとは逆比例する。従って、Vthの変
化によるIdsの変化をキャンセルする効果はない。

これに対し、第２図の回路では、Vthが減少するとVgs
Q20は減少するのに対し、VdsQ20は逆に増加する。MOSFE
TのIds対Vds特性においてVgsを一定としたとき、VthとI
dsは逆比例する。またVthを一定とすると、VgsとIdsは
比例する。また飽和状態ではVdsが変化してもIdsは一定
と考える。従って、Vthを0.8Vから0.7Vに変化すると、V
thの減少によるIds増加の効果を、VgsQ20の減少（1.25V
→1.17V）によるIds減少の効果が埋め合わせることとな
り、全体としてはIdsの変動を低減する。従って、第１
図の従来回路に比べ第２図回路は、温度変動に伴うしき
い値電圧変動に対しても電流変動が少ない。

表２の第１図のQ20のVgsQ20＝VdsQ20は上述したのと
同様に、VDDを1/4して求めた。また、表２の第２図のQ3
0のVgsQ30（＝VgsQ20）は、VDD＝5Vとして、前述の式
（６）を使って求めた。第２図のQ20のVdsQ20は前述の
式（８）を使って求めた。

上記実施例では、第１図に示すような差動入力段２と
カスコード段３等からなる差動増幅回路のバイアス回路
に対して本発明を適用したものについて説明したが、差
動増幅回路の構成は第１図のものに限定されるものでは
なく、同図のように４段積みのMOSFETからなるバイアス
回路を有するすべての差動増幅回路に適用することがで
きる。

また、上記実施例では、電源電圧間にMOSFETを４個直
列接続してなる４段積みのバイアス回路に本発明を適用
したものについて説明したが、例えば電源電圧VDDがも
っと低い３〜4Vの単一電源で動作されるような差動増幅
回路においては、３個のMOSFETを直列接続した３段積み
のバイアス回路に対しても容易に本発明を適用すること
ができる。

さらに、上記実施例では、Ｐチャンネル形のMOSFETQ3
0とQ20とがカレントミラー回路を構成するようにして、
主バイアス段11に流れる電流をプリバイアス回路10で決
めてやるようにしてるが、MOSFETQ30とQ21もしくはＮチ
ャンネル形MOSFETQ31とQ22もしくはQ23とをカレントミ
ラー回路を構成するように接続して、主バイアス段11の
電流を決定するようにしてもよい。さらに、図面の実施
例では、特に制限されるものでないが、バックゲート効
果をなくして、しきい値電圧Vthを小さくするため、主
バイアス段11を構成するMOSFETQ22のバックゲートとソ
ースとが接続されている。

［効果］ 複数個（３個以上）のMOSFETが直列接続されてなるバ
イアス回路（主バイアス段）の前段に２個のMOSFETが直
列接続されてなるプリバイアス回路を設けて、ここで発
生されたプリバイアス電圧を上記バイアス回路を構成す
るいずれか一つのMOSFETのゲート端子に印加させるよう
にしたので、バイアス回路を構成するMOSFETのしきい値
電圧が大きく変化しても、プリバイアス回路によりバイ
アス回路に流される貫通電流が大きく変動されないよう
になり、これによって特に温度変化に対するバイアス電
流の変化量がプリバイアス回路を有しない従来のバイア
ス回路に比べて小さくなり発生するバイアス電圧が安定
する。その結果、差動増幅回路の定電流源のバイアス回
路として使用した場合にはアンプの特性の変動が防止さ
れ、電圧動作マージンが向上されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、CMOS構成にされた差動増幅回路とそのバイアス回路
に適用したものについて説明したが、この発明は、Ｎチ
ャンネル形のMOSFETのみからなる差動増幅回路とそのバ
イアス回路についても適用することが可能である。ま
た、主バイアス段11がMOSFETの４段積みである場合、プ
リバイアス回路10は、３個のMOSFETを直列に接続した構
成であってもよい。

［利用分野］ 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である差動増幅回路に適
用したものについて説明したが、複数個のMOSFETが直列
接続されてなるバイアス回路を有するリニア集積回路一
般に利用することができる。

【図面の簡単な説明】

第１図は、先願に係る差動増幅回路の一例を示す回路図
である。 第２図は、その差動増幅回路におけるバイアス回路に本
発明を適用した一実施例を示す回路図である。 １……バイアス回路、２……差動入力段、３……カスコ
ード段、４……出力段、10……プリバイアス回路、11…
…主バイアス段、Q1〜Q23,Q30,Q31,Q40,Q41……MOSFET
（絶縁ゲート形電界効果トランジスタ）、C1〜C3……位
相補償用コンデンサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 敏明 横浜市戸塚区戸塚町216番地 株式会社 日立製作所戸塚工場内 (72)発明者 建岡 正行 小平市上水本町1479番地 日立マイクロ コンピユータエンジニアリング株式会社 内 (56)参考文献 特開 昭57−81711（ＪＰ，Ａ) 特開 昭57−123708（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１の絶縁ゲート形電界効果トランジスタ
   （Q20）と、 各々ゲートとドレインが共通接続された第２から第４の
   絶縁ゲート形電界効果トランジスタ（Q21、Q22、Q23）
   とを備え、 上記第１の絶縁ゲート形電界効果トランジスタ（Q20）
   および上記第２から第４の絶縁ゲート形電界効果トラン
   ジスタ（Q21〜Q23）が回路の第１と第２の電源電圧（VD
   D、VSS）間に直列接続され、 上記第１から第４の絶縁ゲート形電界効果トランジスタ
   は各々が等しいコンダクタンスを有し、 上記第１と第２の絶縁ゲート形電界効果トランジスタは
   第１導電型、上記第３と第４の絶縁ゲート形電界効果ト
   ランジスタは第２導電型を有し、 上記第２から第４の絶縁ゲート形電界効果トランジスタ
   相互の接続ノード（n1、n2）から上記第１から第４の絶
   縁ゲート形電界効果トランジスタ（Q20〜Q23）のコンダ
   クタンス比に従った電圧が取り出されるようにされた主
   バイアス回路と、 各々ゲートとドレインが共通接続された第５および第６
   の絶縁ゲート形電界効果トランジスタ（Q30、Q31）が、
   上記第１と第２の電源電圧間に直列接続されてなり、 上記第５の絶縁ゲート形電界効果トランジスタは第１導
   電型、上記第６の絶縁ゲート形電界効果トランジスタは
   第２導電型を有し、 上記第５および第６の絶縁ゲート形電界効果トランジス
   タ（Q30、Q31）のコンダクタンス比は、上記第１の絶縁
   ゲート形電界効果トランジスタ（Q20）のコンダクタン
   スと上記第２から第４の絶縁ゲート形電界効果のトラン
   ジスタ（Q21〜Q23）のコンダクタンスの総和との比と、
   等しくなるように構成され、 上記第５および第６の絶縁ゲート形電界効果トランジス
   タ相互の接続ノード（no）から上記第１の絶縁ゲート形
   電界効果トランジスタ（Q20）のゲート端子に供給され
   るバイアス電圧を出力するプリバイアス回路と、 からなるバイアス回路を備えてなることを特徴とする半
   導体集積回路。