JP5325628B2

JP5325628B2 - 半導体メモリの基準電位発生回路

Info

Publication number: JP5325628B2
Application number: JP2009076404A
Authority: JP
Inventors: 彰宏廣田
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2009-03-26
Filing date: 2009-03-26
Publication date: 2013-10-23
Anticipated expiration: 2029-03-26
Also published as: US8243531B2; JP2010231356A; US20100246283A1

Description

本発明は、半導体メモリの基準電位発生回路に関するものであり、特に、半導体メモリに搭載された内部電源回路に含まれる基準電位発生回路に関する。

従来、半導体集積回路に搭載された電圧発生回路において、電源投入時のオーバーシュートを抑制する技術が種々提案されている（例えば特許文献１参照）。

図１１には、半導体メモリとしてのＲＯＭに搭載される内部電源回路に含まれる基準電位発生回路の一例を示した。

図１１に示す基準電位発生回路１００は、図示しない内部電源制御回路が出力した内部電源イネーブル信号ＣＥＢ＿ＧＥＮがゲートに入力されるＰＭＯＳトランジスタＰ１、互いにゲートが接続された電流供給用の複数のＤＭＯＳトランジスタＤ１〜Ｄ４、ゲートがＤＭＯＳトランジスタＤ１〜Ｄ４のゲートと接続された温度補償用のＮＭＯＳトランジスタＮ１、ゲートに電源電圧ＶＣＣが印加されるＮＭＯＳトランジスタＮ２が直列接続された回路に対して、基準電位補正用のＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ３が直列接続された回路が並列に接続された構成である。そして、ＤＭＯＳトランジスタＤ２、Ｄ３の接続点Ｃから基準電位ＶＣＷＲＥＦが出力される。

このような構成の基準電位発生回路１００では、温度補償用のＮＭＯＳトランジスタＮ１によって基準電位ＶＣＷＲＥＦの変動に対してフィードバックがかかるため、温度特性及び電圧特性を良好とすることができる。

なお、電圧補正用のＰＭＯＳトランジスタＰ２のゲートはＤＭＯＳトランジスタＤ４とＮＭＯＳトランジスタＮ１の接続点Ｂに接続され、ＮＭＯＳトランジスタＮ３のゲートには電源電圧ＶＣＣが印加される。

また、例えば内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルの場合は通常動作モードとなり、ハイレベルの場合はスタンバイモードとなる。

特開２００５−１２２５７４号公報

このような基準電位発生回路１００では、内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルになって通常動作モードになると、内部電源回路による内部回路への電源供給を開始するべく、まずＰＭＯＳトランジスタＰ１がオンになると、電流ＩａがＤＭＯＳトランジスタＤ１を流れる。これにより、図１２に示すように、接続点Ａの電圧ＶＲＥＦ＿Ａは徐々に上昇していくが、この電圧ＶＲＥＦ＿Ａの接続点Ｂの電圧ＶＰＧに対するカップリングノイズが大きくなることにより、電圧ＶＲＥＦ＿Ａの上昇に伴って電圧ＶＰＧも上昇するため、基準電位補正用のＰＭＯＳトランジスタＰ２がオンせず、電流Ｉｐが流れない。

一方、電流供給用のＤＭＯＳトランジスタＤ１〜Ｄ４には電流Ｉａがすぐに流れるため、接続点Ｃから出力される基準電位ＶＣＷＲＥＦが図１２に示すようにオーバーシュートしてしまう、という問題があった。これは、基準電位補正用のＰＭＯＳトランジスタＰ２のゲートから温度補償用のＮＭＯＳトランジスタＮ１、Ｎ２を介したグランドまでの抵抗が高くなっていることによりさらに顕著となる。

本発明は、上述した課題を解決するために提案されたものであり、温度特性及び電圧特性を損なうことなく、起動時に基準電位がオーバーシュートするのを防ぐことができる半導体メモリの基準電位発生回路を提供することを目的とする。

上記目的を達成するために、請求項１記載の発明は、半導体メモリの内部回路への電流供給用である直列接続された複数の第１のＭＯＳトランジスタから成る第１のＭＯＳトランジスタ群と、前記第１のＭＯＳトランジスタ群と直列接続された温度補償用の第２のＭＯＳトランジスタと、直列接続された前記第１のＭＯＳトランジスタ群及び前記第２のＭＯＳトランジスタと並列接続されると共に、ゲートが前記第１のＭＯＳトランジスタ群と前記第２のＭＯＳトランジスタとの接続点に接続され、前記複数の第１のＭＯＳトランジスタの予め定めた接続点から出力される基準電位を補正するための第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのゲートに接続され、前記半導体メモリの内部回路への電源供給を許可するための許可信号が入力された場合に、前記第３のＭＯＳトランジスタのゲートの電位を低下させる第４のＭＯＳトランジスタと、を備えたことを特徴とする。

請求項２記載の発明は、前記第４のＭＯＳトランジスタは、ドレイン及びソースが前記第３のＭＯＳトランジスタのゲートに接続され、ゲートに前記許可信号が入力されるＮＭＯＳトランジスタ、又は、ゲートが前記第３のＭＯＳトランジスタに接続され、ドレイン及びソースに前記許可信号が入力されるＰＭＯＳトランジスタであることを特徴とする。

本発明によれば、温度特性及び電圧特性を損なうことなく、起動時に基準電位がオーバーシュートするのを防ぐことができる、という効果を奏する。

ＲＯＭの概略構成図である。内部電源制御回路の概略構成図である。内部電源制御回路及び内部電源回路の各部の信号の波形図である。内部電源回路の概略構成図である。本実施形態に係る基準電圧発生回路の回路図である。本実施形態に係る基準電圧発生回路の各部の電位の波形図である。（Ａ）は従来の基準電圧発生回路において複数の温度条件で電源電圧と基準電位との関係を測定した結果を示す図、（Ｂ）は従来の基準電圧発生回路において内部電源イネーブル信号がローレベルになってからの経過時間と基準電位との関係を複数条件で測定した結果を示す図である。（Ａ）は本実施形態に係る基準電圧発生回路において複数の温度条件で電源電圧と基準電位との関係を測定した結果を示す図、（Ｂ）は本実施形態に係る基準電圧発生回路において内部電源イネーブル信号がローレベルになってからの経過時間と基準電位との関係を複数条件で測定した結果を示す図である。従来例に係る基準電圧発生回路と本実施形態に係る基準電圧発生回路の特性を比較した比較表である。本実施形態の変形例に係る基準電圧発生回路の回路図である。従来例に係る基準電圧発生回路の回路図である。従来例に係る基準電圧発生回路の各部の電位の波形図である。

以下、本発明の実施形態について図面を参照しながら詳細に説明する。

図１には、本発明に係る半導体メモリとしてのＲＯＭ１０の概略構成図を示した。同図に示すように、ＲＯＭ１０は、メモリセルアレイ１２、アドレスバッファ１４、ロウデコーダセレクタ１６、カラムデコーダ１８、ＢＬセレクタ２０、センスアンプ２２、出力バッファ２４、内部電源制御回路２６、及び内部電源回路２８等を含んで構成されている。

メモリセルアレイ１２は、複数のサブアレイから構成されており、各サブアレイは、多数のメモリセルを含んで構成される。

アドレスバッファ１４には、ＲＯＭ１０を制御する図示しない制御回路によって指定されたアドレスが格納される。

ロウデコーダセレクタ１６は、アドレスバッファ１４に格納されたアドレスに含まれるロウアドレスに応じたワードラインＷＬ及びサブアレイ選択ラインＤＳを選択し、選択したワードラインＷＬに内部電源回路２８から供給された電圧ＶＣＷを印加すると共に、サブアレイ選択ラインＤＳに内部電源回路２８から供給された電圧ＶＣＷＰを印加する。

カラムデコーダ１８は、アドレスバッファ１４に格納されたアドレスに含まれるカラムアドレスをＢＬ（ビットライン）セレクタ２０に出力する。

ＢＬセレクタ２０は、カラムデコーダ１８から出力されたカラムアドレスに応じたビットラインＢＬを選択し、選択したビットラインＢＬに内部電源回路２８からセンスアンプ２２を介して供給された電圧ＣＤＶを印加する。

センスアンプ２２は、メモリセルアレイ１２を構成する各セルのうち、ロウデコーダセレクタ１６により選択されたワードラインＷＬと、ＢＬセレクタ２０により選択されたビットラインＢＬと、により選択されたメモリセルを流れる電流を検出して‘０’か‘１’かを判定した結果であるデータを出力バッファ２４に出力する。

出力バッファ２４は、入力されたメモリセルのデータを記憶し、ＲＯＭ１０を制御する図示しない制御回路から入力されたアウトプットイネーブル信号ＯＥＢが例えばローレベルになると、記憶されたデータを出力する。

内部電源制御回路２６は、ＲＯＭ１０を制御する図示しない制御回路から入力されたチップイネーブル信号ＣＥＢが例えばローレベルになると、内部電源回路２８からロウデコーダセレクタ１６やカラムデコーダ１８、センスアンプ２２等の内部回路への電源供給を許可するために、内部電源回路イネーブル信号ＣＥＢ＿ＧＥＮをローレベルにする。これにより、内部電源回路２８から電圧ＣＤＶがセンスアンプ２２に供給され、電圧ＶＣＷがロウデコーダセレクタ１６に供給され、電圧ＶＣＷＰがロウデコーダセレクタ１６及びカラムデコーダ１８に供給される。

なお、チップイネーブル信号ＣＥＢがローレベルのときは、ＲＯＭ１０は通常動作モードとなり、チップイネーブル信号ＣＥＢがハイレベルのときは、ＲＯＭ１０はスタンバイモードとなる。

内部電源制御回路２６は、図２に示すように、スタートアップ回路３０、タイマーコントロール回路３２、周期信号発生回路３４、及び内部電源イネーブル信号発生回路３６を含んで構成されている。

スタートアップ回路３０は、電源投入時に一定期間ローレベルを出力した後にハイレベルとなる図３（Ａ）に示すような信号ＥＶＣＩＮＴをタイマーコントロール回路３２に出力する。なお、信号ＥＶＣＩＮＴがローレベルの期間は、内部電源回路２８は常時動作状態となるため、電源投入後所定期間は、内部電源回路２８は常時動作状態となる。これは、電圧ＶＣＷＰ等の各種電圧を短時間で必要な電圧レベルまで上昇させるためである。

タイマーコントロール回路３２は、チップイネーブル信号ＣＥＢがローレベルの場合、すなわち通常動作モードの場合は常にハイレベルを出力し、チップイネーブル信号ＣＥＢがハイレベルになってスタンバイモードに移行した後、スタートアップ回路３０から入力された信号ＥＶＣＩＮＴがハイレベルである場合に限り、ローレベルに切り替わる図３（Ｂ）に示すような信号ＴＩＭＥＢを周期信号発生回路３４に出力する。

なお、信号ＥＶＣＩＮＴがローレベルの場合は信号ＴＩＭＥＢがハイレベルとなり、周期信号発生回路３４は動作しない。

周期信号発生回路３４は、タイマーコントロール回路３２から入力された信号ＴＩＭＥＢがローレベルになると、図３（Ｃ）に示すように予め定めた周期Ｔ１でハイレベルとローレベルとを繰り返す周期信号ＴＩＭ２を内部電源イネーブル信号発生回路３６へ出力する。

内部電源イネーブル信号発生回路３６は、周期信号発生回路３４から入力された周期信号ＴＩＭ２の立ち上がりに同期して予め定めたデューティ比Ｎで所定期間Ｔ２の間ローレベルとなる内部電源イネーブル信号ＣＥＢ＿ＧＥＮを内部電源回路２８へ出力する。

なお、内部電源イネーブル信号発生回路３６は、チップイネーブル信号ＣＥＢがローレベルの場合は、内部電源イネーブル信号ＣＥＢ＿ＧＥＮを常にローレベルとする。

図４に示すように、内部電源回路２８は、基準電位発生回路５０、電圧ＶＣＷＰを発生させる第１の電圧発生回路５２Ａ、電圧ＶＣＷを発生させる第２の電圧発生回路５２Ｂ、電圧ＣＤＶを発生させる第３の電圧発生回路５２Ｃを含んで構成されている。

基準電位発生回路５０は、内部電源イネーブル信号発生回路３６から出力された内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルになると、基準電位ＶＣＷＲＥＦを発生させて、第１の電圧発生回路５２Ａ〜第３の電圧発生回路５２Ｃへ出力する。

第１の電圧発生回路５２Ａは、入力された基準電位ＶＣＷＲＥＦに基づいて、電圧ＶＣＷＰを発生させてロウデコーダセレクタ１６及びカラムデコーダ１８に出力する。

第２の電圧発生回路５２Ｂは、入力された基準電位ＶＣＷＲＥＦに基づいて、電圧ＶＣＷを発生させてロウデコーダセレクタ１６に出力する。

第３の電圧発生回路５２Ｃは、入力された基準電位ＶＣＷＲＥＦに基づいて、電圧ＣＤＶを発生させてセンスアンプ２２に出力する。

内部電源回路２８は、内部電源イネーブル信号発生回路３６から出力された内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルになると、ＲＯＭ１０内の各部へ電源を供給する。図３（Ｅ）には、スタンバイモードにおける内部電源回路２８の消費電流を示した。

このように、スタンバイモードにおいて、内部電源イネーブル信号ＣＥＢ＿ＧＥＮは、間欠的に内部電源回路２８からの電源供給を許可する信号である。また、ＣＥＢ＿ＧＥＮがハイレベルの場合は、内部電源回路２８の消費電流はほぼゼロとなる。これにより、スタンバイモードでは、ＲＯＭ１０は間欠的に動作することになるため、内部電源回路２８から出力される電圧ＶＣＷＰ、ＶＣＷ、ＣＤＶは、図３（Ａ）に示すように、信号ＴＩＭＥＢがローレベルの期間において、内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルとなるＴ２の期間は通常動作時と同様に設定した値を出力し、その他の期間は徐々に低下することを繰り返す。

従って、スタンバイモード中においても、ある程度の電圧レベルを維持しつつ、消費電流を抑えることができる。従って、スタンバイモードにおけるＲＯＭ１０の消費電流を抑制することができると共に、通常動作モードへ移行した場合には、ＲＯＭ１０の各部に印加する電圧を速やかに必要なレベルまで上昇させることができるため、アクセス速度の低下を抑制することができる。

図５には、基準電位発生回路５０の回路図を示した。なお、図１１に示した基準電位発生回路１００と同一部分には同一符号を付し、その詳細な説明は省略する。

図５に示すように、基準電位発生回路５０は、前述した電圧ＶＲＥＦ＿Ａの接続点Ｂの電圧ＶＰＧに対するカップリングノイズをキャンセルするためのカップリングノイズキャンセル回路６０が、内部電源イネーブル信号ＣＥＢ＿ＧＥＮが入力されるＰＭＯＳトランジスタＰ１のゲートと、基準電位補正用のＰＭＯＳトランジスタＰ２のゲートとの間に設けられている点が、図１１に示した基準電位発生回路１００と異なる。

カップリングノイズキャンセル回路６０は、２個のインバータＩ１、Ｉ２、ＮＭＯＳトランジスタＮ５が直列接続された構成である。インバータＩ１の入力側には内部電源イネーブル信号ＣＥＢ＿ＧＥＮが入力される。ＮＭＯＳトランジスタＮ５のドレイン及びソースは、ともにＰＭＯＳトランジスタＰ２のゲートに接続されており、起動時にＰＭＯＳトランジスタＰ２のゲートに印加される電圧ＶＰＧを低下させる機能を有する。なお、インバータの数は、２個に限らず、偶数個であれば４個以上としてもよいし、省略してもよい。

このような基準電位発生回路５０では、内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルになって通常動作モードになると、内部電源回路２８によるロウデコーダセレクタ１６やカラムデコーダ１８、センスアンプ２２等の内部回路への電源供給を開始するべく、まずＰＭＯＳトランジスタＰ１がオンになると、電流ＩａがＤＭＯＳトランジスタＤ１を流れる。

これにより、図６に示すように、接続点Ａの電圧ＶＲＥＦ＿Ａは徐々に上昇していくが、この電圧ＶＲＥＦ＿Ａの電圧ＶＰＧに対するカップリングノイズがカップリングノイズキャンセル回路６０によってキャンセルされる。すなわち、カップリングノイズキャンセル回路６０は、起動時には電圧ＶＰＧを低下させるためのキャンセルノイズを発生させる。これにより、電圧ＶＲＥＦ＿Ａの上昇に伴って電圧ＶＰＧが上昇しないため、補正用のＰＭＯＳトランジスタＰ２がオンし、電流Ｉｐを流すことができるため、基準電位ＶＣＷＲＥＦがオーバーシュートしてしまうのを防ぐことができる。

図７（Ａ）には、図１１に示した基準電位発生回路１００の電源電圧ＶＣＣと基準電位ＶＣＷＲＥＦとの関係を、温度を−１０°Ｃ、２５°Ｃ、８０°Ｃ、１０５°Ｃとした場合の各々について測定した結果を示し、同図（Ｂ）には、内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルになってからの経過時間と、基準電位ＶＣＷＲＥＦとの関係を、温度が−１０°Ｃで電源電圧ＶＣＣが３．６Ｖの場合、温度が２５°Ｃで電源電圧ＶＣＣが３．３Ｖの場合、温度が−１０５°Ｃで電源電圧ＶＣＣが２．７Ｖの場合の各々について測定した結果を示した。

また、図８（Ａ）には、本実施形態に係る基準電位発生回路５０の電源電圧ＶＣＣと基準電位ＶＣＷＲＥＦとの関係を図７（Ａ）と同様の条件で測定した結果を示し、同図（Ｂ）には、内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルになってからの経過時間と、基準電位ＶＣＷＲＥＦとの関係を、図７（Ｂ）と同様の条件で測定した結果を示した。

また、図９には、図７、８に示す測定結果から、温度が−１０°Ｃで電源電圧ＶＣＣが３．６Ｖの場合と温度が１０５°Ｃで電源電圧ＶＣＣが２．７Ｖの場合の各々について、起動からＶＣＷＲＥＦのＤＣ値（特性がフラットになる電圧）の９５％以上になるのに要する時間を求めた結果と、起動からＶＣＷＲＥＦのＤＣ値（特性がフラットになる電圧）の９８％以上になるのに要する時間を求めた結果と、基準電位ＶＣＷＲＥＦのオーバーシュート量（基準電位ＶＣＷＲＥＦの最大値／基準電位ＶＣＷＲＥＦのＤＣ値）を求めた結果と、温度が２５°Ｃの場合における電源電圧ＶＣＣが３．６Ｖの場合と２．７Ｖの場合の各々について、電源電圧ＶＣＣが３．３Ｖの場合の基準電位ＶＣＷＲＥＦとの差で示す電圧特性を求めた結果と、電源電圧ＶＣＣが３．３Ｖの場合における温度が−１０°Ｃの場合と１０５°Ｃの場合の各々について、温度が２５°Ｃの場合の基準電位ＶＣＷＲＥＦとの差で表す温度特性を求めた結果と、を基準電位発生回路１００（従来）と基準電位発生回路５０（本発明）の各々について求めた結果を示した。なお、本発明についてのオーバーシュート、電圧特性、温度特性に関する測定結果は、電圧ＶＣＷに換算した値も併せて示した。

図９に示すように、従来の基準電位発生回路１００は、温度特性はよいものの、立ち上がりが遅く且つオーバーシュート量が大きいのに対して、本発明に係る基準電位発生回路５０は、基準電位発生回路１００と比較して、温度特性、電圧特性が良好であると共に、オーバーシュート量も少なく、立ち上がりも速いことが判った。

なお、本実施形態では、前述したカップリングノイズをキャンセルする素子として、図５に示すようなＮＭＯＳトランジスタＮ５を用いた構成について説明したが、これに限らず、図１０に示すように、ＰＭＯＳトランジスタＰ３を逆接続した構成としてもよい。すなわち、ＰＭＯＳトランジスタＰ３のゲートをＰＭＯＳトランジスタＰ２のゲートに接続し、ドレイン及びソースをインバータＩ２の出力側に接続した構成としてもよい。

また、本実施形態では、半導体メモリとしてのＲＯＭに本発明を適用した場合について説明したが、例えばＤＲＡＭ等の内部電源を有する半導体メモリであれば、本発明を適用可能である。

１０ＲＯＭ
１２メモリセルアレイ
１４アドレスバッファ
１６ロウデコーダセレクタ
１８カラムデコーダ
２０セレクタ
２２センスアンプ
２４出力バッファ
２６内部電源制御回路
２８内部電源回路
３０スタートアップ回路
３２タイマーコントロール回路
３４周期信号発生回路
３６内部電源イネーブル信号発生回路
５０基準電位発生回路
５２Ａ第１の電圧発生回路
５２Ｂ第２の電圧発生回路
５２Ｃ第３の電圧発生回路
６０カップリングノイズキャンセル回路
１００基準電位発生回路
Ｄ１〜Ｄ４ＤＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
Ｎ１ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
Ｐ２ＰＭＯＳトランジスタ（第３のＭＯＳトランジスタ）
Ｎ５ＮＭＯＳトランジスタ（第４のＭＯＳトランジスタ）
Ｐ３ＰＭＯＳトランジスタ（第４のＭＯＳトランジスタ）

Claims

半導体メモリの内部回路への電流供給用である直列接続された複数の第１のＭＯＳトランジスタから成る第１のＭＯＳトランジスタ群と、
前記第１のＭＯＳトランジスタ群と直列接続された温度補償用の第２のＭＯＳトランジスタと、
直列接続された前記第１のＭＯＳトランジスタ群及び前記第２のＭＯＳトランジスタと並列接続されると共に、ゲートが前記第１のＭＯＳトランジスタ群と前記第２のＭＯＳトランジスタとの接続点に接続され、前記複数の第１のＭＯＳトランジスタの予め定めた接続点から出力される基準電位を補正するための第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのゲートに接続され、前記半導体メモリの内部回路への電源供給を許可するための許可信号が入力された場合に、前記第３のＭＯＳトランジスタのゲートの電位を低下させる第４のＭＯＳトランジスタと、
を備えた半導体メモリの基準電位発生回路。
前記第４のＭＯＳトランジスタは、ドレイン及びソースが前記第３のＭＯＳトランジスタのゲートに接続され、ゲートに前記許可信号が入力されるＮＭＯＳトランジスタ、又は、ゲートが前記第３のＭＯＳトランジスタに接続され、ドレイン及びソースに前記許可信号が入力されるＰＭＯＳトランジスタである
請求項１記載の半導体メモリの基準電位発生回路。