JP4919959B2 - 半導体集積回路 - Google Patents

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Description

本発明は半導体集積回路における基板電圧制御の技術に関する。
近年、半導体集積回路においては、ＰＶＴ（プロセス、電圧変動、温度）に起因する半導体集積回路の基板電圧のばらつきを、基板電圧供給用ＭＯＳ素子の基板電圧の制御に基づいて低減して、最適な遅延設定と消費電力の低減とを実現することが要請されている。これを実現するためには、基板電圧供給用ＭＯＳ素子の特性をモニターし、実際の遅延値に応じた最適な基板電圧を基板電圧供給用ＭＯＳ素子を介して半導体集積回路に供給する基板電圧制御回路が必要となる。このような基板電圧制御を実現した回路として次の２つのものが従来から提案されている。
第１は、非特許文献１に示されるように、基板電圧供給用ＭＯＳ素子の飽和電流が一定となるように基板電圧を基板電圧供給用ＭＯＳ素子を介して半導体集積回路に供給する構成である。これは、図１２にその概要が示される。
第２は、非特許文献２に示されるように、制御対象回路と回路構成とが同一であるレプリカ回路の遅延をモニターして、その遅延値が最適となるような基板電圧を実回路（半導体集積回路）に供給する構成である。
（M.Sumita， S.Sakiyama，M.Kinoshita，Y.Araki，Y.Ikeda， and K.Fukuoka，"MixedBody Bias Techniques with Fixed Vt and Ids Generation Circuits"ISSCC Digest of Technical Papers，pp.158-159，Feb. 2004) （J.Tschanz，J.Kao，S.Narendra，R.Nair，dantoniadis， A.Chandrakasan，and V.De，"Adaptive Body Bias for Reducing Impacts of Die-to-Die and Within-DieParameter Variation on Microprocessor Frequency and Leakage"ISSCC Digest of Technical Papers，pp. 412-413，Feb.2002.）
しかしながら、上記２つの従来例には以下のような課題がある。まず第１の従来例のように飽和電流を一定とするだけでは、遅延値を最適に補正することができない。特にドレイン容量が遅延値に対して支配的に影響する回路では、遅延値を最適に補正することが難しい。これは、基板電圧供給用ＭＯＳ素子の飽和電流を補正するためにフォワードの基板電圧（基板電圧供給用ＭＯＳ素子を高速動作させる方向の基板電圧）を印加したとしても、ドレイン容量が増加してしまうため、基板電圧供給用ＭＯＳ素子の遅延値がそれほど改善されないからである。なお、ドレイン容量の基板電圧依存性は下記の（１）式で表される。
Ｃｄ＝Ｃｄ（０）（１＋Ｖｒ／Ｖbt）-1/m …（１）
Ｃｄ：ドレイン容量
Ｖｒ：印加電圧
Ｖbt：基板電圧供給用ＭＯＳ素子の基板電圧
ｍ：自然数：２または３
第２の従来例では、半導体集積回路全体を最適化しようとすると、あらゆる回路をモニターする必要が生じる。さらに閾値Ｖｔが混在された回路では、制御ができない。
本発明の主たる目的は、上述した両従来例の課題を解決することである。
上述した課題を解決するために本発明においては基板電圧供給用ＭＯＳ素子の飽和電流をモニターするのみならず、そのドレイン容量値をもモニターし、ドレイン容量値のＰＶＴによる変動を加味して基板電圧を決定することを特徴とする。具体的には以下のような構成を備える。
本発明の半導体集積回路は、
半導体集積回路の基板電圧の供給制御を行う少なくとも１つの基板電圧供給用ＭＯＳ素子を有する基板電圧制御回路と、
前記基板電圧供給用ＭＯＳ素子の基板電圧を制御することにより当該基板電圧供給用ＭＯＳ素子のドレイン電流を調整するドレイン電流設定器と、
前記基板電圧供給用ＭＯＳ素子の特性を検知する特性検知素子を有するＭＯＳ素子特性検知回路と、
前記ＭＯＳ素子特性検知回路で検知した前記基板電圧供給用ＭＯＳ素子の特性に応じて前記基板電圧供給用ＭＯＳ素子の基板電圧を制御することによって前記基板電圧供給用ＭＯＳ素子のドレイン電流を補正するドレイン電流補正器と、
を備える。これにより、半導体集積回路の遅延補正を精度高く実現できる。
上記において、前記特性検知素子は、容量素子であるのが好ましく、さらには、前記容量素子をジャンクション容量とする態様がある。この場合、回路の負荷容量中、基板電圧供給用ＭＯＳ素子のドレイン容量が支配的な半導体集積回路において、精度の高い遅延補正を実現できる。
また、前記容量素子を配線容量とする態様がある。この場合、回路の負荷容量中、配線容量が支配的な半導体集積回路の遅延補正を精度高く実現できる。
また、前記容量素子をメモリのダミービットラインとする態様がある。この場合、半導体集積回路において、ジャンクション容量が支配的なメモリのビットラインの遅延補正を、ビットラインに余分な負荷を追加することなく精度高く実現できる。さらに、遅延に起因して低下していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、並びに処理速度の高速化を実現できる。
また、前記特性検知素子をゲート容量とする態様がある。この場合、回路の負荷容量中、ゲート容量が支配的な半導体集積回路において、またはゲートリークが支配的な状態において、精度の高い遅延補正を実現できる。
また、前記特性検知素子を配線抵抗とする態様がある。この場合、回路の遅延成分中、配線抵抗が支配的な半導体集積回路において、精度の高い遅延補正を実現できる。
また、前記特性検知素子を配線容量と抵抗とから構成する態様がある。この場合、回路の遅延成分中、配線遅延が支配的な半導体集積回路において、精度の高い遅延補正を実現できる。
また、前記特性検知素子をレプリカブロックに設けるとする態様がある。この場合、機能を実現するための機能回路の出力負荷成分を追加することなく、精度の高い遅延補正を実現できる。さらに、遅延に起因して低下していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、並びに処理速度の高速化を実現できる。
また、前記特性検知素子を半導体集積回路の機能を実現するための機能素子とする態様がある。この場合、実際の機能素子の情報を用いて精度の高い遅延補正を実現できる。さらには、遅延に起因して低下していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、並びに処理速度の高速化を実現できる。
また、前記機能素子をメモリのビットラインとする態様がある。この場合、半導体集積回路中のジャンクション容量が支配的なメモリのビットラインにおいて、精度の高い遅延補正を実現できる。さらには、遅延に起因して低下していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、並びに処理速度の高速化を実現できる。
また、前記機能素子をクロック配線とする態様がある。この場合、半導体集積回路中のクロックで駆動する回路間、特に離間間隔が大きくて配線距離が長い回路間のクロックスキューに起因する遅延の補正を精度高く実現できる。さらには、遅延に起因して低下していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、並びに処理速度の高速化を実現できる。
また、前記機能素子をクロックバッファとする態様がある。この場合、半導体集積回路中のクロックで駆動する回路間のクロックスキューに起因する遅延補正を精度高く実現できる。さらには、遅延に起因して低下していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、並びに処理速度の高速化を実現できる。
また、前記機能素子をフィルターの容量部とする態様がある。この場合、半導体集積回路中のアナログ機能をもった回路、特に電荷を充電する回路構成において、精度の高い遅延補正やＡＣ特性の改善を実現できる。さらには、遅延に起因して低下していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、並びに処理速度の高速化を実現できる。
また、上記において、前記機能素子をＶＣＯ回路（電圧制御発振回路）とする態様がある。この場合、半導体集積回路で使用されるクロック周波数を、精度高く安定化させることができる。
また、前記機能素子をフィルターの抵抗とする態様がある。この場合、半導体集積回路中のアナログ機能をもった回路、特に抵抗に起因して生じる遅延の精度の高い補正やＡＣ特性の改善を実現できる。さらには、遅延に起因して低下していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、並びに処理速度の高速化を実現できる。
また、前記機能素子をバスの配線とする態様がある。この場合、半導体集積回路の機能ブロック間の遅延補正を精度高く実現できる。さらには、遅延に起因して低下していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、並びに処理速度の高速化を実現できる。
また、上記において、前記機能素子をバスのドライバーとする態様がある。この場合、半導体集積回路の機能ブロック間の遅延補正を精度高く実現でき、さらに、遅延に起因して低下していた歩留まりの向上、無駄な設計マージンの排除や低振幅化に基づく消費電力の削減、回路設置面積の縮小、並びに処理速度の高速化を実現できる。
上記構成において、前記ドレイン電流補正器には、次のようないくつかの態様がある。
ひとつは、
前記ドレイン電流補正器は、電流源と電圧比較器とバッファとを有し、
前記基板電圧供給用ＭＯＳ素子のドレインに前記電流源が接続され、
前記基板電圧供給用ＭＯＳ素子のゲートは任意の電圧に設定され、
前記基板電圧供給用ＭＯＳ素子と前記電流源との間の信号線の電圧と、参照電圧とが前記電圧比較器に入力され、
前記電圧比較器の比較結果が前記バッファに入力され、
前記バッファの出力が前記基板電圧供給用ＭＯＳ素子の基板電位に接続されている、
という態様である。この場合、半導体集積回路の遅延補正を精度高く実現できる。
また、前記ドレイン電流補正器は、電流−源と電流比較器とバッファとを有し、
前記基板電圧供給用ＭＯＳ素子のゲートは任意の電圧に設定され、
前記基板電圧供給用ＭＯＳ素子のドレイン電流と参照電流とが前記電流比較器に入力され、
前記電流比較器の比較結果が前記バッファに入力され、
前記バッファの出力が前記基板電圧供給用ＭＯＳ素子の基板電位に接続されている、
という態様がある。この場合、半導体集積回路の遅延補正を精度高く実現できる。
また、前記電流比較器は、任意の周波数のクロックと、前記クロックで動作する電流ラッチ回路と、カウンタと、Ｄ／Ａ変換回路を有し、前記電流ラッチ回路の出力が前記カウンタに入力され、前記カウンタの出力が前記Ｄ／Ａ変換回路に接続され、前記Ｄ／Ａ変換回路から前記電流比較器の比較結果が出力される、
という態様がある。この場合、半導体集積回路の遅延補正がアナログフィードバックによって生じる発振を起こすことなく、精度の高い遅延補正を実現できる。
また、前記電流源は、前記検知した基板電圧供給用ＭＯＳ素子の特性に応じて出力電流を調整する、という態様がある。この場合、精度の高い遅延補正を実現できる。
また、前記参照電圧が、前記検知した基板電圧供給用ＭＯＳ素子の特性に応じて調整されたうえで前記電圧比較器に入力される、という態様がある。この場合、精度の高い遅延補正を実現できる。
また、前記バッファの出力が、前記検知した基板電圧供給用ＭＯＳ素子の特性に応じて調整されたうえで、前記基板電圧供給用ＭＯＳ素子の基板電位に接続されている、という態様がある。この場合、精度の高い遅延補正を実現できる。
また、前記基板電圧供給用ＭＯＳ素子のゲート電圧を、電源電圧以外とする態様がある。この場合、半導体集積回路中の閾値などに起因するダイナミック回路やドミノ回路のノイズマージンを損なうことなく、精度の高い遅延補正を実現できる。
また、前記電流源の出力電流は、電源電圧に応じて調整されるという態様がある。この場合、半導体集積回路中の閾値などに起因するダイナミック回路やドミノ回路のノイズマージンを損なうことなく、電源電圧を反映させたノイズマージンを実現することができて、精度の高い遅延補正を実現できる。
また、前記参照電圧は、電源電圧に応じて調整されるという態様がある。この場合、半導体集積回路中の閾値などに起因するダイナミック回路やドミノ回路のノイズマージンを損なうことなく、さらに、電源電圧の値を反映したノイズマージン値を実現することができて、精度の高い遅延補正を実現できる。
また、前記バッファ出力は、電源電圧に応じて調整されるという態様がある。この場合、半導体集積回路中の閾値などに起因するダイナミック回路やドミノ回路のノイズマージンを損なうことなく、さらに、電源電圧を反映したノイズマージン値を実現することができて、精度の高い遅延補正を実現できる。
また、前記電流比較器は、前記クロック信号が入力された第一の遅延素子の出力で前記電流ラッチ回路の出力値を保持する第一のフリップフロップの出力値と、前記クロック信号が入力された第２の遅延素子の出力で前記電流ラッチ回路の出力値を保持する第２のフリップフロップの出力値とが、一致した場合、前記電流ラッチ回路の出力値を前記カウンタに伝達する、という態様がある。この場合、比較電流が不一致であって前記電流比較器の出力値が不安定状態になっていないことを確認して、前記電流比較器の出力値を出力できる。
また、前記電流比較器は、前記クロック信号が入力された第一の遅延素子の出力で前記電流ラッチ回路の出力値を保持する第一のフリップフロップの出力値と、前記クロック信号が入力された第２の遅延素子の出力で前記電流ラッチ回路の出力値を保持する第２のフリップフロップの出力値とが、一致しない場合、別の信号の出力値を前記カウンタに伝達する、という態様がある。この場合、前記電流比較器の出力値が不安定状態になっても、比較電流がほぼ一致すれば、基板電圧制御回路の系を安定した状態で収束させることができる。
また、前記電流源は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記半導体集積回路の温度に応じて出力電流を調整する、という態様がある。この場合、前記基板電圧供給用ＭＯＳ素子の電圧レベルと前記電流源の信号線の電圧レベルとを、後段の比較器における比較結果に基づいて適正な入力電圧範囲に収めることができ、その結果、基板電圧制御回路の系を安定した状態で収束させることができる。
また、前記基板電圧供給用ＭＯＳ素子が停止している際、前記電流源に接続される前記基板電圧供給用ＭＯＳ素子の数が、前記半導体集積回路の温度に応じて変動可能である、という態様がある。この場合、前記基板電圧供給用ＭＯＳ素子の電圧レベルと前記電流源の信号線の電圧レベルとを、適正な入力電圧範囲に収めることができ、その結果、基板電圧制御回路の系を安定した状態で収束させることができる。
また、前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記電圧比較器に入力される前記基板電圧供給用ＭＯＳ素子と前記電流源との間の信号線を遮断し、代わりに別の固定電圧値をもつ信号線を前記電圧比較器に接続する、という態様がある。この場合、半導体集積回路のＭＯＳの基板電圧によってＭＯＳのソースに最大の逆バイアスを印加させることが可能となって、半導体集積回路のリーク電流が削減される。
また、前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記基板電圧供給用ＭＯＳ素子と前記電流源との間の信号線を、前記第２の比較器に接続する、という態様がある。これにより、半導体集積回路のMOSの基板電圧がＭＯＳのドレインリーク電流が最小になる基板バイアスを印加することができ、これにより、半導体集積回路のリーク電流が削減される。
また、前記基板電圧供給用ＭＯＳ素子と前記電流源との間の信号線の電圧値を取込んで前値として保持するデータ保持回路をさらに備え、前記第２の比較器は、前記基板電圧供給用ＭＯＳ素子と前記電流源との間の信号線の電圧値を即値として取込むと共に、前記データ保持回路に保持されている前値を取込んで、取込んだ前記即値と前記前値とを比較することで前記印加電圧データを抽出して出力する、という態様がある。この場合、半導体集積回路のＭＯＳのドレインリーク電流が最小になる基板バイアスを、当該ＭＯＳに印加することができ、これにより、半導体集積回路のリーク電流が削減される。
また、前記バッファの出力電圧値を制限するリミッタを有し、前記ドレイン電流補正器は、カウンタとＤ／Ａ変換器とをさらに備え、前記第２の比較器の出力が、前記カウンタに入力され、前記カウンタの出力が前記Ｄ／Ａ変換回路に入力され、前記Ｄ／Ａ変換回路の出力が、前記リミッタの参照電圧に入力される、という態様がある。この場合、半導体集積回路のMOSのドレインリーク電流が最小になる基板バイアスを、当該ＭＯＳに印加することができ、これにより、半導体集積回路のリーク電流が削減される。更に半導体集積回路が動作している場合の基板電圧生成バッファを前記リミッタとして兼用することができる。
また、前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記半導体集積回路の温度に応じて、前記第２の比較器と前記カウンタとを停止する、という態様がある。この場合、基板電圧制御回路の自己電流を削減することができる。
また、前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記半導体集積回路の電源電圧値に応じて、前記第2の比較器と前記カウンタとを停止する、という態様がある。この場合、基板電圧制御回路の自己電流を削減することができる。
また、前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記半導体集積回路の温度が任意の温度以上の場合、前記Ｄ／Ａ変換器の出力電圧としてＬＳＢの値を出力する、という態様がある。この場合、半導体集積回路のＭＯＳのドレインリーク電流が最小になる基板バイアスを当該ＭＯＳに印加することができ、これにより、半導体集積回路のリーク電流が削減される。
また、前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記半導体集積回路の電源電圧値が任意の電圧以下の場合、前記Ｄ／Ａ変換器の出力電圧としてＬＳＢの値を出力する、という態様がある。この場合、半導体集積回路のＭＯＳのドレインリーク電流が最小になる基板バイアスを、当該ＭＯＳに印加することができ、これにより、半導体集積回路のリーク電流が削減される。
また、前記電流源は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記半導体集積回路の温度に応じて出力電流を調整する、という態様がある。この場合、前記基板電圧供給用ＭＯＳ素子の電圧レベルと前記電流源の信号線の電圧レベルとを、適正な入力電圧範囲に収めることができ、その結果、基板電圧制御回路の系を安定した状態で収束させることができる。
また、前記基板電圧供給用ＭＯＳ素子は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記電流源と接続される数が、前記半導体集積回路の温度に応じて変動可能である、という態様がある。この場合、前記基板電圧供給用ＭＯＳ素子の電圧レベルと前記電流源の信号線の電圧レベルとを適正な入力電圧範囲に収めることができ、その結果、基板電圧制御回路の系を安定した状態で収束させることができる。
また、前記ＭＯＳ素子特性検知回路は、前記特性検知素子に任意の期間にわたって電荷が充電されることで得られる情報に基づいて、前記基板電圧供給用ＭＯＳ素子の特性を検知する、という態様がある。この場合、精度の高い遅延補正を離散的に実現できるため、ＭＯＳ素子特性検知回路において補正中に生じるノイズの要因を排除できて動作が安定する。
また、前記ＭＯＳ素子特性検知回路は、前記特性検知素子の出力を参照値と比較する比較器を有し、前記ＭＯＳ素子特性検知回路は、前記比較器の比較結果に基づいて、前記基板電圧供給用ＭＯＳ素子の特性を検知するという態様がある。前記比較器は、前記特性検知素子に任意の期間わたって電荷が充電された状態での電圧を参照電圧と比較するのが好ましい。この場合、精度の高い遅延補正を離散的に実現できるため、ＭＯＳ素子特性検知回路において補正中に生じるノイズの要因を排除できて動作が安定する。
また、前記ＭＯＳ素子特性検知回路は、
前記特性検知素子に直列に接続されたた抵抗素子をさらに有し、
前記比較器は、前記抵抗素子の両端を任意の異なる電圧に固定したうえで、前記特性検知素子と前記抵抗素子との接続部の電圧を参照電圧と比較する、という態様がある。この場合、簡単な回路構造により、回路設置面積を縮小した状態で精度の高い遅延補正を実現できる。
また、前記比較器は、前記特性検知素子の一端に電荷を充電したうえで他端が任意の電圧になるまでの時間と参照時間とを比較する、という態様がある。この場合、複雑なアナログ回路を使用せず、簡易なデジタル回路で本発明を実現できて設計が容易化する。
また、前記比較器は、前記特性検知素子の両端を任意の異なる電圧に固定したうえで、当該特性検知素子の一端の電流値と参照電流とを比較する、という態様がある。この場合、精度の高い遅延補正を高速処理できる。
また、前記比較器はラッチ回路である、という態様がある。この場合、精度の高い遅延補正を実現できる。
また、前記比較器は、半導体集積回路内に搭載されている演算器が兼用されるという態様がある。この場合、複雑なアナログ回路を使用せず、簡易なデジタル回路で実現できて、設計が容易になる。
また、前記比較器は、ソフトウェアから構成されるという態様がある。この場合、半導体集積回路中に補正用の回路のオーバーヘッドが生じることなく、精度の高い遅延補正を実現できる。
また、当該半導体集積回路は、任意の機能を有するブロックに分割されている、という態様がある。この場合、半導体集積回路中の各機能ブロック毎に遅延補正を精度高く実現できる。
また、前記半導体集積回路は、ＳＯＣ（System on a Chip）機能を有する、という態様がある。この場合、半導体集積回路全体の遅延補正を管理することができて、精度の高い遅延補正をトータルバランス良く実現できる。
また、前記半導体集積回路はプロセッサ機能を有する、という態様がある。この場合、半導体集積回路中のプロセッサ毎の性能を維持しながら精度の高い遅延補正を実現できる。
また、前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子の任意の状態で前記ドレイン電流設定器が前記基板電圧供給用ＭＯＳ素子のドレイン電流を設定完了した後に補正を開始する、という態様がある。この場合、シーケンシャルな基板電圧の補正を実現できて、精度の高い遅延補正をより安定した状態で実現できる。
また、前記ドレイン電流補正器は、補正情報を格納する記憶装置をさらに有し、
前記ドレイン電流補正器は、当該半導体集積回路の出荷検査時に補正処理を実行して、その補正情報を前記記憶装置に格納する、という態様がある。この場合、遅延要因で歩留まり低下を起こしている箇所の救済が行われ、その分歩留まりが向上する。
また、前記ドレイン電流補正器は、当該半導体集積回路の動作周波数が任意の値以上になるとその補正処理を実行する、という態様がある。この場合、半導体集積回路の遅延補正が必要なときに選択的に精度の高い遅延補正を行う一方、遅延補正の必要のないとき（遅延の余裕のあるとき）は、ドレイン電流補正器を停止して消費電力の削減を図ることができる。
また、前記ドレイン電流補正器は、当該半導体集積回路の動作周波数が任意の値以下になるとその補正処理を実行する、という態様がある。この場合、電源制御などにより消費電力の低減を求められる回路部位の遅延補正を精度高く実現できる。
また、前記ドレイン電流補正器は、当該半導体集積回路が出荷された後、ある任意の期間ごとにその補正処理を実行する、という態様がある。この場合、半導体集積回路の経年劣化に起因した遅延の補正を精度高く実現できる。また、不要に前記ドレイン電流補正器を動作させないことにより、消費電力の削減を図ることができる。
また、前記ドレイン電流補正器は、当該半導体集積回路の温度が任意の値以上になるとその補正処理を実行する、という態様がある。この場合、半導体集積回路中、正の温度特性をもつ回路の遅延補正を精度高く実現できる。また、任意の温度未満ではドレイン電流補正器を停止できるために、消費電力の削減を図ることができる。
また、前記ドレイン電流補正器は、当該半導体集積回路の温度が任意の値以下になるとその補正処理を実行する、という態様がある。この場合、半導体集積回路中、負の温度特性をもつ回路の遅延補正を精度高く実現できる。また、任意の温度を超えた状態ではドレイン電流補正器を停止できるために、消費電力の削減を図ることができる。
また、前記ドレイン電流補正器は、当該半導体集積回路の電圧が任意の値以上になるとその補正処理を実行する、という態様がある。この場合、半導体集積回路がより高速で動作する状態における遅延補正を精度高く実現できる。また、任意の電圧未満ではドレイン電流補正器を停止できるため、消費電力の削減を図ることができる。
また、前記ドレイン電流補正器は、当該半導体集積回路の電圧が任意の値以下になるとその補正処理を実行する、という態様がある。この場合、半導体集積回路がより低速で動作するときの遅延補正を精度高く実現できる。また、任意の電圧を超えた状態では、ドレイン電流補正器を停止できるため、消費電力の削減を図ることができる。
また、前記ドレイン電流補正器は、当該半導体集積回路の活性化率が任意の値以上になるとその補正処理を実行する、という態様がある。この場合、半導体集積回路の電圧降下で遅延増大することなく、精度の高い遅延補正を実現できる。
また、前記ドレイン電流補正器は、当該半導体集積回路の機能ブロックが動作を開始するとその補正処理を実行する、という態様がある。この場合、半導体集積回路の機能ブロック（論理回路）が停止している際における消費電力の削減を図ることができて、機能ブロックにおける精度の高い遅延補正を必要なときのみ実現できる。
また、前記ドレイン電流補正器は、その補正処理停止時に自身の電源を遮断する、という態様がある。この場合、半導体集積回路のリーク電流が削減されて、遅延補正の精度が高くなる。
また、前記ドレイン電流補正器は、その補正処理停止時に、前記ＭＯＳ素子特性検知回路が検知した値を保持する、という態様がある。この場合、起動時に迅速に遅延補正が開始されて、遅延補正の精度が高まる。
また、外部接続用のＰＡＤと、
前記ＭＯＳ素子特性検知回路が検知した値を前記ドレイン電流補正器に伝達する信号線と、
をさらに有し、
前記信号線は前記ＰＡＤに接続されている、という態様がある。この場合、ドレイン電流補正器の出荷検査が容易になる。
また、前記ドレイン電流補正器は自己テスト機能を有する、という態様がある。この場合、出荷検査時および半導体集積回路が起動する際においてドレイン電流補正器のテストを高速に実現できる。
また、メモリブロックをさらに有し、
前記ドレイン電流補正器は、前記メモリブロック内に配置されている、という態様がある。この場合、半導体集積回路中、メモリのブロックに最も適した遅延補正を精度高く実現できる。
また、上記において、前記ドレイン電流設定器の電源電圧と前記ＭＯＳ素子特性検知回路の電源電圧とは共通である、という態様がある。この場合、半導体集積回路の電圧用ＰＡＤや別電源の配線リソースを削減できて、その分、回路設置面積の縮小化が図れる。
以上のように本発明によれば、基板電圧供給用ＭＯＳ素子の飽和電流をモニターするのみならず、そのドレイン容量値をもモニターし、ドレイン容量値のＰＶＴによる変動を加味して基板電圧を決定するので、半導体集積回路の遅延補正を精度高く実現できる。
図本発明の実施の形態における半導体集積回路の構成を示すブロック図である。 本発明の実施の形態における半導体集積回路の可変電流源の構成を示す図である。 本発明の実施の形態における半導体集積回路の比較器の第１の構成を示す図である。 本発明の実施の形態における半導体集積回路の比較器の第２の構成を示す図である。 本発明の実施の形態におけるゲート容量特性を検知する回路の回路図である。 図２Ａの回路の波形図である。 本発明の実施の形態における配線容量特性を検知する回路の回路図である。 本発明の実施の形態における配線抵抗特性を検知する回路の回路図で ある。 本発明の実施の形態における配線かつ容量特性を検知する回路の回路図である。 本発明の実施の形態における半導体集積回路のレプリカ素子特性を検知する回路の回路図である。 本発明の実施の形態における半導体集積回路機能素子の特性を検知する回路の回路図である。 本発明の実施の形態における半導体集積回路における効果的なトランジスタとウェルの配置を示す図である。 本発明の実施の形態における半導体集積回路クロック系の素子の特性を検知する回路の回路図である。 本発明の実施の形態における半導体集積回路フィルターおよびＶＣＯ系の素子の特性を検知する回路の回路図である。 本発明の実施の形態における半導体集積回路内バス系の素子の特性を検知する回路の回路図である。 本発明の実施の形態における半導体集積回路内の別の基板制御回路の構成を示すブロック図である。 従来の技術における基板電圧制御回路の構成を示すブロック図である。
符号の説明
１ 半導体集積回路
１０，１０ａ 基板電圧制御回路
１１ 可変電流源
１１ａ 参照電流源
１２ 比較器
１３ ミキサ（バッファ）
１４ 電流値比較器
１５ カウンタ
１６ Ｄ／Ａ変換回路
１７ バッファ
２０ ＭＯＳ素子特性検知回路
２１ 比較器
２２ 抵抗材料
３０ 論理回路
４０ 他の検知回路
５０ モード制御部
６０ テスト回路
Ｂ１ 基板電圧制御ブロック
Ｅ１ ドレイン電流値設定手段
Ｅ２ ドレイン電流値補正手段
ｍ１ 基板電圧供給用ＭＯＳ素子
ｍ２〜ｍ１０ 特性検知素子
以下、本発明の好ましい具体例について図面を参照して説明する。図１Ａは本発明の実施の形態における半導体集積回路の全体構成を示すブロック図である。
基板電圧制御ブロックＢ１は、制御対象である論理回路３０と、基板電圧制御回路１０と、ＭＯＳ素子特性検知回路２０とを備える。基板電圧制御回路１０は、論理回路３０のＮＭＯＳの基板に電圧を供給する基板電圧ＢＮを任意の値に設定する。論理回路３０のＰＭＯＳの基板に電圧を供給する基板電圧ＢＰを制御する基板電圧制御回路１０Ａは、基板電圧制御回路１０と同じ機能をもつので、本例では、略する。基板電圧制御回路１０は、モニター対象となる少なくとも１つの基板電圧供給用ＭＯＳ素子ｍ１と、基板電圧供給用ＭＯＳ素子ｍ１のドレイン電流を補正する可変電流源１１とを有する。ＭＯＳ素子特性検知回路２０は、基板電圧供給用ＭＯＳ素子ｍ１の特性を検知する。
基板電圧制御回路１０は、基板電圧供給用ＭＯＳ素子ｍ１の基板電圧を制御することにより、論理回路３０に供給する基板電圧ＢＮを任意の値に設定する。ＭＯＳ素子特性検知回路２０は、基板電圧供給用ＭＯＳ素子ｍ１の特性を検知するための特性検知素子ｍ２を有する。ＭＯＳ素子特性検知回路２０は、特性検知素子ｍ２の特性を検知することを介して基板電圧供給用ＭＯＳ素子ｍ１の特性を間接的に検知する。可変電流源１１は、ＭＯＳ素子特性検知回路２０で検知された特性検知素子ｍ２の特性に基づいて基板電圧供給用ＭＯＳ素子ｍ１のドレインに供給する電流（ドレイン電流）を補正する。ここで、基板電圧供給用ＭＯＳ素子ｍ１の特性とは、半導体集積回路を製造した際に決定される基板電圧供給用ＭＯＳ素子ｍ１の電流特性はもちろん、基板電圧供給用ＭＯＳ素子ｍ１に接続される金属配線層の抵抗、容量などの特性も含まれる。３０ｖは論理回路電源線、３０ｇは論理回路グランド線である。
さらに他の構成要素について説明する。この半導体集積回路は、他の検知回路４０とモード制御部５０とテスト回路６０とを有する。他の検知回路４０は、電源電圧、温度、論理回路の活性化率、動作周波数などを検知する。モード制御部５０は、他の検知回路４０の情報と、半導体集積回路１の外からの情報（例えば、半導体集積回路１の処理能力負荷情報、電池の充電率など）と基板電圧制御ブロックＢ１の機能をテストするテスト回路６０の情報とに基づいて、基板電圧制御ブロックＢ１に様々な情報を伝達する。また、テスト回路６０は半導体集積回路１の外部接続用のＰＡＤに接続されており、出荷検査時、基板電圧制御ブロックＢ１の各機能の検査結果を半導体集積回路１の外部に出力する。
特性検知素子ｍ２の特性を検知するＭＯＳ素子特性検知回路２０として、ここでは、特性検知素子ｍ２のジャンクション容量の値を検知する回路が例として示される。ＭＯＳ素子特性検知回路２０は、ポートｐ１，ｐ２，ｐ３，ｐ４を有し、各々がモード制御部５０に接続される。例えば、基板電圧制御回路１０が論理回路３０の各電源電圧で定められたＭＯＳのソース・ドレイン電流Ｉdsを一定にする場合、比較器１２の参照電圧を論理回路電源線３０ｖに接続し、基板電圧供給用ＭＯＳ素子ｍ１のソース電圧を論理回路電源線３０ｇと等電位に設定し、可変電流源１１をその電源電圧で定められた電流に設定する。例えば、基板電圧供給用ＭＯＳ素子ｍ１のソース・ドレイン電圧を１Ｖに設定する場合には、ソース・ドレイン電流Ｉdsは６００μＡに設定される。ソース・ドレイン電圧を０．８Ｖに設定する場合には、ソース・ドレイン電流Ｉdsは４００μＡに設定される。また、ポートｐ７は論理回路電源線３０ｖに接続される。また、論理回路３０の電源電圧と論理回路３０の活性化率とによって任意の値に定められるＭＯＳの閾値を一定にする場合には、比較器１２の参照電圧は論理回路電源線３０ｖに接続され、可変電流源１１の出力電流は、その電源電圧で定められた電流値に設定される。また、ポートｐ７は、電源電圧と論理回路３０の活性化率とに基づいて定められたＭＯＳの閾値に接続される。例えば、電源電圧１Ｖ、活性化率０．１のときには、この閾値は４００ｍＶになる。上述した２例は、具体的な論理回路３０の電源制御に応じた基板電圧制御回路１０の各ポートの設定例である。これらの設定例は、プロセスばらつき、電源変動、温度変動等の影響を受けないように飽和電流、閾値を一定にするうえでも、また、論理回路３０を低消費電力化するうえでも有効な設定である。
このＭＯＳ素子特性検知回路２０はスイッチドキャパシタ回路を有しており、タイミング信号φ１，φ２での波形は、図２Ｂの波形図に示される。タイミング信号φ１が活性化されていると電荷が特性検知素子ｍ２のジャンクション容量に充電され、タイミング信号φ１が非活性となってタイミング信号φ２が活性化されると、ジャンクション容量に充電された電荷が比較器２１のポートｐ２の参照電圧と比較される。
基板電圧制御回路１０はポートｐ５，ｐ６，ｐ７，ｐ８を有し、各々がモード制御部５０に接続される。基板電圧制御回路１０は、ポートｐ５とＭＯＳ素子特性検知回路２０の出力値とによって可変に制御される可変電流源１１と、ポートｐ６から入力される電圧を参照電圧とする比較器１２と、ミキサー（バッファ）１３とを備えており、比較器１２の出力は、基板電圧供給用ＭＯＳ素子ｍ１の基板電位とミキサー１３とに接続される。ミキサー１３の出力は特性検知素子ｍ２への出力と基板電圧ＢＮとに分岐される。基板電圧ＢＮは論理回路３０の基板電圧供給用ＭＯＳ素子ｍ１の基板電位に接続される。なお、論理回路３０の電源３０ｖ及びグランド３０ｇは、各々ｐ９のポートがゲートに接続されているＭＯＳ及びｐ１０のポートがゲートに接続されているＭＯＳを介して半導体集積回路１に供給される電源とグランドに接続される場合もあれば、論理回路３０の電源３０ｖ及びグランド３０ｇが直接半導体集積回路１に供給される電源とグランドに接続される場合もある。前者の場合、基板電圧供給用ＭＯＳ素子Ｍ１のソースは、ポートＰ８がゲートに接続されるＭＯＳのドレインに接続され、ポートＰ８がゲートに接続されるＭＯＳのソースが半導体集積回路１に供給されるグランドに接続される。前者の場合は、論理回路３０を電源遮断する場合、半導体集積回路１内で制御でき遮断・通電を繰り返す際の高速応答性が必要な場合に有効である。
図１Ａを参照して本実施の形態の半導体集積回路１の動作を説明する。半導体集積回路１の出荷時のテストでは、まず、モード制御部５０は、他の検知回路４０からの情報（電源電圧、温度、論理回路の活性化率、動作周波数など）と外部からの情報を検知することで、ポートｐ１〜ｐ８の制御信号が正常に動作するか否かを検査する。モード制御部５０は、その検査結果をテスト回路６０を介してＰＡＤに伝達する。さらにモード制御部５０は、これら制御信号が正常に動作されたのを確認した後、可変電流源１１の電流が設定電流値であるか否かをテスト回路６０で検査する、またはＰＡＤの外部で検査する。その結果、可変電流源１１の電流が設定電流値に一致しないと判断すれば、モード制御部５０は、可変電流源１１が設定された電流値になるようにポートｐ５に制御信号を供給して可変電流源１１の出力電流をトリミングする。可変電流源１１の詳細図面を図１Ｂに示す。図１Ｂは、電流源１１Ａ、再構成可能なカレントミラー回路などから構成されており、その電流源１１Ａを構成する抵抗素子、カレントミラー回路部を構成するＰＭＯＳ素子の並列度数、直列段数は、モード制御部５０の不揮発メモリやフューズにて変更可能なようになっており、図１Ｂでは、Ｐ５によってカレントミラー回路部の並列度数がスイッチによって可変になる構成であり、Ｐ０によって、直列段数が可変なようになっている。その後、モード制御部５０は、ポートｐ４，ｐ８の制御信号を“Ｌ”レベルに設定し、リーク電流が適正であるか否かを再度検査する。
さらにその後、モード制御部５０は、ポートｐ８を“Ｈ”レベルにし、さらに、ＭＯＳ素子特性検知回路２０の比較器２１の出力によって可変電流源１１の値が変化しないようにポートｐ５の入力信号を制御する。この状態で基板電圧制御回路１０のフィードバック動作が安定して基板電圧ＢＮの電圧が安定すると、モード制御部５０は、ＭＯＳ素子特性検知回路２０内のポートｐ１に可変電流源１１と比例する電流を印加し、ポートｐ２〜ｐ４に所望の電圧を印加することで、タイミング信号φ１，φ２が所定のタイミングを維持した状態の動作を開始させる。以上の調整動作が継続されると、特性検知素子m2のジャンクション容量が規定の時間内に充電できるまで、可変電流源１１が変化して基板電圧ＢＮが再び安定化する。
ドレイン電流設定器Ｅ１は、可変電流源１１と比較器１２と基板電圧供給用ＭＯＳ素子ｍ１とを備える。基板電圧供給用ＭＯＳ素子ｍ１は基板電圧を制御する。ドレイン電流補正器Ｅ２は、ＭＯＳ素子特性検知回路２０で構成されており、可変電流源１１を制御する。
比較器１２の詳細図面を図１Ｃに示す。可変電流源１１と特性検知素子ｍ２とが接続された信号線ＭＯは、比較器１２Ａ、１２Ｂに入力される。比較器１２Ａ及び１２Ｂの出力は、バッファ部１Ｃ２に入力される。比較器１２Ｂからの電圧ＢＮ１が比較器１２Ａのバッファ部１Ｃ２の出力電圧値を制限するリミッタであるコンパレータ１Ｃ１のリファレンス電圧に印加される。論理回路３０の動作、停止に応じて、比較器１２Ａ、１２Ｂは、standby trigger信号で制御される。論理回路３０が動作している場合は、信号線ＭＯの信号が比較器１２ＡのＭＯ１に伝達され、比較器１２Ａからの基板電圧が選択され基板信号線ＢＮを介して、論理回路３０のＮＭＯＳ基板に印加される。論理回路３０が停止（電源は印加されているが、動作が止まっている状態）している場合は、比較回路１２Ａ中のＭＯ１はグランド電位が入力され、比較回路１２Ａの出力信号１Ｃ３、１Ｃ４は、ＶＤＤ近傍になる。バッファ部１Ｃ２の基板信号線ＢＮの電圧値は、コンパレータ１Ｃ１のリファレンス電圧値ＢＮ１と同じになる。これにより、論理回路３０が動作していても停止していても、基板信号線ＢＮの出力は同じバッファから出力され、バッファの面積、電力を削減できる。
論理回路３０が停止時には、特性検知素子ｍ２のゲート電圧は特性検知素子ｍ２のソース電圧と同じ電位に設定される。また、温度範囲に応じて、特性検知素子ｍ２のＭＯＳの並列度数は変化する。低温の場合、ＭＯの電圧レベルをある範囲に抑えるため、並列度数を増加させる。ＭＯの電圧レベルをある範囲に抑えることにより、サンプルホールド回路Ｓ／Ｈ１、Ｓ／Ｈ２の出力値の比較動作がコンパレータ１Ｃ５で安定に実行可能となる。なお、特性検知素子ｍ２の並列度が可変にできない場合は、電流源１１の電流量を温度範囲に応じて変更しても構わない。この場合、温度が低いほど、電流源１１の電流値を減らす。
比較器１２Ｂにおいて、ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４はフリップフロップであり、これらはDポート、ＣＫポート、Ｒポート、Ｈポートを有する。Dポートは、データ入力端子、ＣＫポートはクロック入力端子、Ｒポートは、リセット入力端子、Ｈポートは、ＣＫポートの電圧レベルに関らずデータを保持するホールド命令端子である。ＩｎｓｔＡ，ＩｎｓｔＢは、インクリメント／デクリメント可能なカウンタとそのカウンタ値をデコードするデコード回路から構成されている。ＩｎｓｔＡ、ＩｎｓｔＢの入力ポートは、Ｈポート、Ｉｎｓｔポート、Ｒポート、ＣＫポートを有し、ｉｎｓｔＡの出力ポートＡ[0:15]、ｉｎｓｔＢの出力ポートＢ[0:7]を有する。Ｈ、Ｒ、ＣＫポートは、フリップフロップのポートと同じ定義であり、ｉｎｓｔ入力は、その値によってカウンタをインクリメントさせるか、デクリメントさせるかを決定する。それらＩｎｓｔＡ及び、ＩｎｓｔＢの出力ポートＡ[0:15]、Ｂ[0:7]は、０−１．６Ｖの電圧間に構成された抵抗木１Ｃ６のノードのどのノードを選択するかを決定する選択スイッチを制御する。
停止時、ある温度以上、もしくは、ある電源電圧以下では、比較器１２Ｂは、電源遮断もしくは停止し,基板バイアス最下限値に設定される。これは、ある温度以上、電源電圧以下では、基板バイアス電圧値ＢＮは、下限の設定値にした状態が、特性検知素子ｍ２のドレインリークが一番少ないからであり、比較器１２Ｂ自体の余分な自己電流リーク成分を除去するためでもある。論理回路３０が停止時、それ以外の温度と電源電圧値では、基板信号線ＢＮの電圧値は、ＢＴＢＴ(band to band tunneling leakage current)電流の影響が加味され、抵抗木１Ｃ６の上限電圧、下限電圧値の範囲内で特性検知素子ｍ１のドレインリークが一番小さくなる値に設定される。
コンパレータ１Ｃ５の詳細図面を図１Ｄに示す。コンパレータ１Ｃ５は、電流センスアンプ１Ｄ２とフリップフロップＦＦ１、ＦＦ２、及びロジックゲートから構成される。電流センスアンプ１Ｄ２にてサンプルホールド回路ＳＨ１、ＳＨ２の出力結果を比較し、出力ｏｉを介して最終的に出力端子ｏに出力する。
サンプルホールド回路ＳＨ１、ＳＨ２の電圧差分値が小さい場合には、出力ｏｉの出力波形の傾きは緩やかになる。クロックを規定の時間ずらした信号にて、フリップフロップＦＦ１、ＦＦ２に出力ｏｉの結果を取り込む。この状態で、フリップフロップＦＦ１の出力結果とフリップフロップＦＦ２の出力結果とが同じである場合は、出力ｏｉの出力波形の傾きが規定の時間内に入っていると判断して、コンパレータ１Ｃ５の出力ポートｏに出力ｏｉの出力値をそのままデータとして伝達させる。逆に、フリップフロップＦＦ１の出力結果とフリップフロップＦＦ２の出力結果とが異なる場合は、出力ｏｉの出力波形の傾きが規定の時間内に入っていない、すなわち、サンプルホールド回路ＳＨ１,ＳＨ２の電圧差分値がわずかであると判断して、図１Ｃにおけるノード１Ｃ７、もしくは、ノード１Ｃ８の情報の反転値を出力させて、比較器１２Ｂの出力電圧ＢＮ１の値を収束させる。このようにコンパレータ１Ｃ５は、比較電圧差分がほぼ同じ場合、誤動作（メタステーブル状態）を回避できる効果をもつ。
以上説明したように、本実施の形態によると、基板電圧供給用ＭＯＳ素子ｍ１のジャンクション容量の基板依存性を考慮した電流値になるように、基板電圧供給用ＭＯＳ素子ｍ１の基板電圧が設定される。これにより、電源電圧変動、温度変動、プロセスばらつきに起因したばらつきが生じる論理回路それぞれの遅延補正量を、これらのばらつきが抑制された所望の設定値に精度高く設定することができる。
以下に変形例について説明する。図２Ａ、図２Ｂに示すのは、ＭＯＳ素子特性検知回路２０中の特性検知素子ｍ２をゲート容量とする例である。これにより、回路の負荷容量において、ゲート容量が支配的な状態、またはゲートリークが支配的な状態において、精度の高い遅延補正を実現できる。
なお、ＭＯＳ素子特性検知回路２０中の特性検知素子ｍ２は配線容量であってもよい。そうすれば、回路の負荷容量中、配線容量が支配的な半導体集積回路の遅延補正を精度高く実現できる。
図３に示すのは、ＭＯＳ素子特性検知回路２０中の特性検知素子ｍ３を半導体製造工程で生成された金属の配線とする例である。この場合、あらかじめ抵抗精度が保証された抵抗材料２２と特性検知素子ｍ３とを直列に接続し、ポートｐ１１，ｐ１２を所望の電圧に固定し、抵抗材料２２と特性検知素子ｍ３との接続部における電圧と、あらかじめ設定されたポートｐ２の参照電圧とを比較器２１で比較し、その比較結果を可変電流源１１に伝達することにより、回路の遅延成分のなかで、配線抵抗に起因する遅延成分が支配的な半導体集積回路の遅延補正を精度高く実現できる。
図４は、ＭＯＳ素子特性検知回路２０中の特性検知素子ｍ４を半導体製造工程で生成された金属の配線と容量とから構成した例である。特性検知素子ｍ４の一方にタイミング信号φ１で制御されるスイッチを介して所望の電圧を与えるポートｐ１を接続し、他方にタイミング信号φ２で制御されるスイッチを介して比較器２１を接続する。
図５は、第１の回路を構成する特性検知素子ｍ５を半導体製造工程で生成された金属の配線にした例である。この特性検知素子ｍ５はフリップフロップ２３の出力とフリップフロップ２４の入力との間に接続される。位相シフトクロック生成回路２５で生成されるタイミング信号φ１，φ２の位相内で抵抗と容量との遅延が収まるかどうかを期待値比較器２６で比較し、その比較結果を位相制御信号生成回路２７に伝達する。位相制御信号生成回路２７はその比較結果に基づいて位相制御信号を生成して可変電流源１１に伝達する。
なお、タイミング信号φ２を規定の時間ずらした信号にて、フリップフロップ２４Ａとフリップフロップ２４Ｂにフリップフロップ２４の出力結果を取り込む。図５では、フリップフロップ２４Ａのクロックは、φ２＋Δφ、フリップフロップ２４Bのクロックは、更に位相がずれたφ２＋Δφ＋Δφ１のクロックが入力される。もし、フリップフロップ２４Ａとフリップフロップ２４Ｂの出力結果が同じである場合は、フリップフロップ２４の出力波形の傾きが規定の時間内に入っていると判断し、期待値比較器２６の出力ポートｏの値がそのままのデータとして伝達させる。一方フリップフロップ２４Ａの出力結果とフリップフロップ２４Ｂの出力結果とが異なる場合は、フリップフロップ２４の出力波形の傾きが規定の時間内に入っていない、すなわち、フリップフロップ２４がメタステーブルの状態であると判断して、期待値比較器２６の結果の反転値を出力させて、位相制御信号２７に入力する。
上記の図４、図５に示す構成によって、回路の遅延成分中、配線遅延が支配的な半導体集積回路の遅延補正を精度高く実現することができる。
図６は、ＭＯＳ素子特性検知回路２０中の特性検知素子ｍ６を、メモリ回路３０ａのレプリカブロック３５ａにおけるダミービットラインから構成した例を示す。この構成によって、機能を実現する回路の出力負荷成分を追加することなく、半導体集積回路の遅延補正を精度高く実現することができる。さらには、遅延に起因して悪化する歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路の設定面積の縮小、さらには処理速度の高速化を実現することができる。
図７Ａは、ＭＯＳ素子特性検知回路２０中の特性検知素子ｍ７を、メモリ回路３０ａのメモリのビットラインから構成した例である。ワード線を駆動するインバータ３５ｂの電源はＶＤＰ１であり、グランドはＶＳＭ１である。半導体集積回路１の出荷検査時に、各温度に応じた基板電圧制御回路１０によって設定される基板電圧（ＢＰ，ＢＮ）を各ＰＭＯＳ、ＮＭＯＳに印加したうえで、ＳＲＡＭの書き込み／読み出し動作が正常であるか否かが比較器の比較結果に基づいて判断される。判断はモード制御部５０により行われる。その比較結果が、規定の速度での読み出し動作が達成されていない（書き込み読み出し動作が異常である）ことを示す場合、モード制御部５０はＮＭＯＳ用基板電圧制御回路の基準電流値を変える。変更した設定値（基準電流値）はモード制御部５０内のレジスタに格納される。さらにモード制御部５０は、ＳＲＡＭへのデータ入力パターンを変え、書き込みが規定の速度で正常に達成できるか否かを比較器の比較結果に基づいて判断する。その比較結果が規定の速度での書き込み動作が達成されていないことを示す場合、モード制御部５０はワード線を駆動するインバータ３５ｂの電圧を上昇させる。なお、インバータ３５ｂは、出力信号の最大電圧値が可変な構成の回路である。一般に、そのゲートにワード線が接続されたトランジスタ３５Ｃの能力を一定にした場合、ＳＲＡＭの読み出しマージン（スタティックノイズマージン）と書き込みマージンとの両方を向上させることはできない。そのため、読み出しマージンを向上させる場合にはトランジスタ３５Ｃの能力を下げ、書き込みマージンを向上させる場合にはトランジスタ３５Ｃの能力を上げる必要がある。上述したインバータ３５ｂの電圧制御では、基板電圧を変更することによってトランジスタ３５Ｃの能力が調整され、これによって読み出しマージンを優先した補正、もしくは読み出し速度を優先した補正がそれぞれ実現される。このようにして、ゲート電圧調整による書き込みマージンの補正が可能となる。
図７Ａの構成およびその制御により、半導体集積回路の遅延補正を実際の機能を実現する回路素子の情報を用いて精度高く実現することができる。さらには、遅延に起因して悪化していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、さらには処理速度の高速化を実現できる。
なお、さらにＳＲＡＭのリーク電流を削減するためには、ＶＳＭ１をより低電圧に、ＶＳＭ２をより高電圧に設定してもよい。また、ＳＲＡＭのメモリセルにおいては、ＬＥＲ(line edge roughnessゲート幅のランダムばらつき)、ＭＯＳトランジスタのチャンネル形成部の不純物濃度のゆらぎなどを起因にしてロウごとに書き込みマージンが異なる場合がある。このような場合には、ロウごとにＳＲＡＭのワード線の電圧を設定してもよい。また、ロウごとに読み出しマージンが異なる場合には、ロウごとにＳＲＡＭの基板電圧を設定してもよい。また、コラム方向でも同様に基板電圧を設定すると、なお一層の最適化が図れる。ここで、ロウとは、ワードラインと平行なメモリセル群である。
なお、上述した改良における効果的なトランジスタとウェル配置を図７Ｂに示す。図７Ｂに示すように、横方向に各ウェルが分離され、各コラム方向のＮＭＯＳトランジスタが同じウェル領域（ＰＷＥＬＬ）にあることにより、各ウェル（ＰＷＥＬＬｉｔｉ，ＰＷＥＬＬ２，ＰＷＥＬＬ３，ＰＷＥＬＬ４）で独立の基板電圧値を印加することが可能となる。ＳＲＡＭが停止する際は、ビットラインを０Ｖにする。このことによりビットラインからワードラインへのゲートリーク電流を削減できる。また、図１Ｃに示した基板電圧制御回路の比較器１２Ｂで生成された基板電圧値ＢＮ１が、ＳＲＡＭのＮＭＯＳ基板ＢＮに印加される。図１Ｃを用いて説明したように比較器１２Ｂは、ある電圧値以上、ある温度以下で動作し、それ以外の電源温度範囲では、比較器１２Bは電源遮断され、抵抗木１Ｃ６の下限電圧値に基板電圧値ＢＮ１は設定される。
図８は、ＭＯＳ素子特性検知回路２０において、特性検知素子ｍ８をクロックバッファのクロック配線にした例である。これによって、半導体集積回路においてクロックで駆動する回路どうしの間、特に離間距離が長いために配線距離が長い回路どうしの間でのクロックスキューの遅延補正を精度高く実現できる。さらには、遅延に起因して悪化していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、さらには処理速度の高速化を実現できる。
なお、パス部にストローブ信号もバスデータと併走して伝送される場合は、ストローブ信号部を形成する配線、駆動ドライバーも含めて補正することにより、高速なバス転送が可能となる。また、機能ブロックの論理回路３０をクロックバッファから構成した場合には、半導体集積回路においてクロックで駆動する回路どうしの間におけるクロックスキューの遅延補正を精度高く実現できる。さらには、遅延に起因して悪化していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、さらに処理速度の高速化を実現できる。
図９は、ＭＯＳ素子特性検知回路２０中の特性検知素子ｍ９を、フィルターの容量部にした例である。これによって、半導体集積回路においてアナログ機能をもった回路、特にこの回路で電荷を充電する構成における遅延補正やＡＣ特性の改善を、精度高く実現することができる。さらには、遅延やループでの発振などを起因にして悪化していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、さらには処理速度の高速化を実現できる。
なお、機能ブロックの論理回路３０をＶＣＯ回路（電圧制御発振回路）から構成すれば、半導体集積回路で使用されるクロック周波数を精度高く安定化させることができる。
図１０は、ＭＯＳ素子特性検知回路２０中の特性検知素子ｍ１０をバス配線にした例である。これによって、半導体集積回路における機能ブロックどうしの間で精度高く遅延補正を行うことができる。さらには、遅延に起因して悪化していた歩留まりの向上、無駄な設計マージンの排除による消費電力の削減、回路設置面積の縮小、さらには処理速度の高速化を実現できる。
なお、パス部にストローブ信号もバスデータと併走して伝送される場合は、ストローブ信号部を形成する配線、駆動ドライバーも含めて補正することにより、高速なバス転送が可能となる。
また、機能ブロックの論理回路３０をバスのドライバーから構成した場合には、半導体集積回路の機能ブロックどうしの間で精度高く遅延補正を行うことができる。さらに、遅延に起因して悪化していた歩留まりの向上、無駄な設計マージンの排除や低振幅化による消費電力の削減、回路設置面積の縮小、さらには処理速度の高速化を実現できる。
図１１は、別の基板電圧制御回路１０ａの例である。基板電圧制御回路１０ａは、基板電圧供給用ＭＯＳ素子ｍ１と参照電流の電流源１１ａと電流比較器１４とカウンタ１５とＤ／Ａ変換回路１６とバッファ１７とを有する。基板電圧供給用ＭＯＳ素子ｍ１のゲート電圧は任意の値に設定され、基板電圧供給用ＭＯＳ素子ｍ１のドレイン出力電流と参照電流源１１ａの参照電流とが電流比較器１４に入力されて両電流がここで比較され、その比較結果がカウンタ１５とＤ／Ａ変換回路１６とを介してバッファ１７に入力されたのち、バッファ１７の出力が、基板電圧供給用ＭＯＳ素子ｍ１の基板に接続される。
なお、電流比較器１４は、任意の周波数クロックで動作するラッチ機能付きの電流比較器であってもよい。また、電流比較器１４を図１Dに示したコンパレータ１Ｃ１で構成することにより、メタステーブル状態を回避でき、安定な動作を実現することができる。この場合、ノード１Ｃ７の代わりに、カウンタ１５のＬＳＢ部の出力をコンパレータ１Ｃ１に入力することが重要である。電流比較器１４、カウンタ１５、Ｄ／Ａ変換回路１６を図１Ｃにおける回路構成１２Ａに置き換えても良い。その場合、電流比較器１４とバッファ１７との間にＤ／Ａ変換回路１６が設けられ、ラッチ機能付きの電流比較器１４の出力がＤ／Ａ変換回路１６に接続される。これにより、Ｄ／Ａ変換回路１６から電流比較器１４の比較結果が出力される。以上の構成を備えることで、基板電圧供給用ＭＯＳ素子ｍ１の基板電圧ＢＮにおいて、アナログフィードバックに起因する発振が生じることがなくなり、さらに精度高く遅延補正を実現することができる。
なお、符号１１の構成要素が可変電流源の場合を主に説明したが、ポートｐ６の参照電圧やミキサー１３を可変電圧源から構成してもよい。この場合も同様に精度高い遅延補正を実現することができる。
さらに、基板電圧供給用ＭＯＳ素子ｍ１のゲート電圧を電源電圧以外に設定すれば、半導体集積回路中の閾値などに起因するダイナミック回路やドミノ回路のノイズマージンを損なうことなく、精度の高い遅延補正を実現することができる。
さらに、電源電圧の値に応じて可変電流源１１を調整すれば、半導体集積回路中の閾値などに起因して生じるダイナミック回路やドミノ回路のノイズマージンを損なうことなく、電源電圧の値を反映したノイズマージン値を実現することができ、さらに精度の高い遅延補正を実現することができる。
また、電源電圧の値に応じてポートｐ６の参照電圧を調整すれば、半導体集積回路中の閾値などに起因して生じるダイナミック回路やドミノ回路のノイズマージンを損なうことなく、さらには、電源電圧の値を反映させたノイズマージン値を実現することができ、さらに精度の高い遅延補正を実現することができる。
また、バッファ１７の出力を電源電圧に応じた値に設定すれば、半導体集積回路中の閾値などに起因して生じるダイナミック回路やドミノ回路のノイズマージンを損なうことなく、さらには、電源電圧の値を反映させたノイズマージン値を実現することが可能となり、さらに精度の高い遅延補正を実現することができる。
また、可変電流源１１を、スイッチドキャパシタ回路などを介して離散的に可変制御すれば、精度高く半導体集積回路の遅延補正を実現することができる。これにより遅延補正中にＭＯＳ素子特性検知回路に生じるノイズの要因を排除することができて安定した補正動作を行える。また、シーケンシャルな基板電圧の補正を実現することができて、精度の高い遅延補正をより安定した状態で実現することができる。
なお、電流比較器１４は、ラッチ回路で構成されてもよい。そうすれば、遅延補正の高速処理化を実現することができる。
また、電流比較器１４は、半導体集積回路内に搭載されている演算器を兼用してもよい。そうすれば、複雑なアナログ回路を使用せず、簡易なデジタル回路で本発明を実現することができ、精度の高い遅延補正の設計を容易化することができる。
さらに、比較器をソフトウェアから構成してもよい。そうすれば、半導体集積回路中に補正用の回路のオーバーヘッドを生じさせることなく精度の高い遅延補正を実現することができる。
なお、半導体集積回路１は、ＳＯＣ（System on a Chip）の機能を有してもよい。そうすれば、半導体集積回路全体の遅延補正を管理することができ、トータルバランスよくかつ精度の高い遅延補正を実現することができる。
また、半導体集積回路１は、プロセッサの機能を有してもよい。そうすれば、半導体集積回路中のプロセッサ毎の性能を維持しながら精度の高い遅延補正を実現することができる。
なお、半導体集積回路の動作周波数が任意の値以上の状態で選択的に基板電圧制御回路１０を実行してもよい。ここで、上記任意の値は、半導体集積回路の遅延補正を実施するか否かの閾値として半導体集積回路の動作周波数に設定される。
以上の制御を加えることで、半導体集積回路の遅延補正が必要な時に選択的に精度の高い遅延補正を行い、遅延に余裕のある、すなわち、遅延補正が不必要な時には、補正回路部を停止すことが可能となる。その結果、消費電力の削減を図ることができる。
また、半導体集積回路の動作周波数が任意の値以下の状態において選択的に基板電圧制御回路１０を実行してもよい。ここで、上記任意の値は、消費電力の削減を削減する回路であるか否かの閾値として半導体集積回路の動作周波数に設定される。
以上の制御を加えることで、電源制御などに起因してより低消費電力を求められる半導体集積回路中の回路に対して選択的に精度の高い遅延補正を実現することができる。
また、半導体集積回路が出荷された後、ある任意の期間ごとに、ＭＯＳ素子特性検知回路２０を実行してもよい。そうすれば、半導体集積回路の経年劣化に起因して生じる遅延を精度高く補正することができる。さらには、ＭＯＳ素子特性検知回路２０を実行しない場合にはドレイン電流補正器Ｅ２を停止するように制御することで消費電力の削減を図ることができる。
また、半導体集積回路の温度が任意の値以上になった状態において選択的にＭＯＳ素子特性検知回路２０を実行してもよい。ここで、上記任意の値は、半導体集積回路中において、正の温度特性をもつ回路と他の回路とを弁別する閾値として設定される。
これによって、半導体集積回路中、正の温度特性をもつ回路を精度高く遅延補正することが可能となる。さらには、ある温度以下ではドレイン電流補正器Ｅ２を停止するように制御することで、消費電力の削減を図ることができる。
また、半導体集積回路の温度が任意の値以下になった状態において選択的にＭＯＳ素子特性検知回路２０を実行してもよい。ここで、上記任意の値は、半導体集積回路中において、負の温度特性をもつ回路と他の回路とを弁別する閾値として設定される。
これによって、半導体集積回路中、負の温度特性をもつ回路を精度高く遅延補正することが可能となる。さらには、ある温度以上ではドレイン電流補正器Ｅ２を停止するように制御することで、消費電力の削減を図ることができる。
また、半導体集積回路の電圧が任意の値以上になった状態において選択的にＭＯＳ素子特性検知回路２０を実行してもよい。ここで、上記任意の値は、半導体集積回路が、高速で動作するか否かを弁別する閾値として設定される。
これによって、半導体集積回路がより高速で動作する状態において選択的に精度の高い遅延補正を実現することが可能となる。さらには、ある電圧以下では、補正器を停止するようの制御することで、消費電力の削減を図ることができる。
また、半導体集積回路の電圧が任意の値以下になった状態において選択的にＭＯＳ素子特性検知回路２０を実行してもよい。ここで、上記任意の値は、半導体集積回路が、高速で動作するか否かを弁別する閾値として設定される。
これによって、半導体集積回路がより低速で動作する状態において選択的に精度の高い遅延補正を実現することが可能となる。さらには、ある電圧以上では、補正器を停止するようの制御することで、消費電力の削減を図ることができる。
また、半導体集積回路の活性化率が任意の値以上になった状態において選択的にＭＯＳ素子特性検知回路２０を実行してもよい。ここで、上記任意の値は、半導体集積回路で電圧降下が生じるか否かを弁別する閾値として設定される。
これによって、半導体集積回路で電圧降下に起因する遅延が増大する状態においても精度の高い遅延補正を実現することが可能となる。
また、半導体集積回路の機能ブロックが動作を開始する時点において、ＭＯＳ素子特性検知回路２０を実行してもよい。そうすれば、遅延補正が必要となる半導体集積回路の機能ブロックが停止している状態でのみ半導体集積回路の機能ブロックの遅延補正を実施することで消費電力の削減を図ることが可能となる。
また、ＭＯＳ素子特性検知回路２０を、停止時、電源を遮断するように制御してもよい。そうすれば、半導体集積回路のリーク電流が削減されて、遅延補正をさらに精度高く実現することができる。
また、ＭＯＳ素子特性検知回路２０は、停止時、検知した値を保持するように制御してもよい。そうすれば、起動時に迅速に遅延補正が開始されて、半導体集積回路の遅延補正をさらに精度高く実現することができる。
さらに、基板電圧制御回路１０の駆動電圧と論理回路の電源電圧とを共通にしてもよい。そうすれば、半導体集積回路の電圧用ＰＡＤや別電源の配線リソースが削減されて、回路設置面積の削減をさらに図ることができる。
なお、本発明は、シングルゲートのＭＯＳトランジスタに関して、ＭＯＳの基板電圧を制御することを中心に例を示したが、マルチゲート（ダブルゲート）のＭＯＳトランジスタに本発明を適用する際は、ダブルゲートの一方のゲートを同じ方法で制御することにより、同様な効果を発揮する。
この発明を詳細にその最も好ましい具体例について説明したが、その好ましい実施形態についての部品の組み合わせと配列は、後に請求するこの発明の精神と範囲とに反することなく種々変更することができるものである。
本発明にかかる半導体集積回路は、ＣＰＵを有する半導体チップとして非常に有用である。また、そのチップを用いるチップセットなどでも適応できる。さらにこれらは、携帯電話やＩＣカードチップなどにも適応できる。さらには、本発明の半導体集積回路を搭載した電気製品を、環境にやさしい特徴を有するものにすることができる。

Claims (74)

  1. 半導体集積回路の基板電圧の供給制御を行う少なくとも１つの基板電圧供給用ＭＯＳ素子を有する基板電圧制御回路と、
    前記基板電圧供給用ＭＯＳ素子の基板電圧を制御することにより当該基板電圧供給用ＭＯＳ素子のドレイン電流を調整するドレイン電流設定器と、
    前記基板電圧供給用ＭＯＳ素子の特性を検知する特性検知素子を有するＭＯＳ素子特性検知回路と、
    前記ＭＯＳ素子特性検知回路で検知した前記基板電圧供給用ＭＯＳ素子の特性に応じて前記基板電圧供給用ＭＯＳ素子の基板電圧を制御することによって前記基板電圧供給用ＭＯＳ素子のドレイン電流を補正するドレイン電流補正器と、
    を備える半導体集積回路。
  2. 前記特性検知素子は、容量素子である、
    請求項１の半導体集積回路。
  3. 前記容量素子は、ジャンクション容量である、
    請求項２の半導体集積回路。
  4. 前記容量素子は、配線容量である、
    請求項２の半導体集積回路。
  5. メモリをさらに有し、
    前記容量素子は、前記メモリのダミービットラインである、
    請求項２の半導体集積回路。
  6. 前記特性検知素子は、ゲート容量である、
    請求項１の半導体集積回路。
  7. 前記特性検知素子は、配線抵抗である、
    請求項１の半導体集積回路。
  8. 前記特性検知素子は、配線容量と抵抗とから構成される、
    請求項１の半導体集積回路。
  9. 当該半導体集積回路の少なくとも一部を擬してなるレプリカブロックを有し、
    前記特性検知素子は、前記レプリカブロックに設けられる、
    請求項１の半導体集積回路。
  10. 前記特性検知素子は、当該半導体集積回路の機能素子である、
    請求項１の半導体集積回路。
  11. 当該半導体集積回路はメモリを有し、
    前記機能素子は、前記メモリのビットラインである、
    請求項１０の半導体集積回路。
  12. 前記機能素子は、クロック配線である、
    請求項１０の半導体集積回路。
  13. 前記機能素子は、クロックバッファである、
    請求項１０の半導体集積回路。
  14. 前記機能素子は、フィルターの容量部である、
    請求項１０の半導体集積回路。
  15. 前記機能素子は、ＶＣＯ回路である、
    請求項１０の半導体集積回路。
  16. 前記機能素子は、フィルターの抵抗である、
    請求項１０の半導体集積回路。
  17. 前記機能素子は、バスの配線である、
    請求項１０の半導体集積回路。
  18. 前記機能素子は、バスのドライバーである、
    請求項１０の半導体集積回路。
  19. 前記ドレイン電流補正器は、電流源と電圧比較器とバッファとを有し、
    前記基板電圧供給用ＭＯＳ素子のドレインに前記電流源が接続され、
    前記基板電圧供給用ＭＯＳ素子のゲートは任意の電圧に設定され、
    前記基板電圧供給用ＭＯＳ素子と前記電流源との間の信号線の電圧と、参照電圧とが前記電圧比較器に入力され、
    前記電圧比較器の比較結果が前記バッファに入力され、
    前記バッファの出力が前記基板電圧供給用ＭＯＳ素子の基板電位に接続されている、
    請求項１の半導体集積回路。
  20. 前記ドレイン電流補正器は、電流源と電流比較器とバッファとを有し、
    前記基板電圧供給用ＭＯＳ素子のゲートは任意の電圧に設定され、
    前記基板電圧供給用ＭＯＳ素子のドレイン電流と参照電流とが前記電流比較器に入力され、
    前記電流比較器の比較結果が前記バッファに入力され、
    前記バッファの出力が前記基板電圧供給用ＭＯＳ素子の基板電位に接続される、
    請求項１の半導体集積回路。
  21. 前記電流比較器は、
    任意の周波数のクロックと、
    前記クロックで動作する電流ラッチ回路と、
    カウンタと、
    Ｄ／Ａ変換回路と、
    を有し、
    前記電流ラッチ回路の出力が前記カウンタに入力され、前記カウンタの出力が前記Ｄ／Ａ変換回路に接続され、
    前記Ｄ／Ａ変換回路から前記電流比較器の比較結果が出力される、
    請求項２０の半導体集積回路。
  22. 前記電流源は、前記検知した前記基板電圧供給用ＭＯＳ素子の特性に応じて出力電流を調整する、
    請求項１９の半導体集積回路。
  23. 前記電流源は、前記検知した基板電圧供給用ＭＯＳ素子の特性に応じて出力電流を調整する、
    請求項２０の半導体集積回路。
  24. 前記参照電圧は、前記検知した前記基板電圧供給用ＭＯＳ素子の特性に応じて調整されたうえで前記電圧比較器に入力される、
    請求項１９の半導体集積回路。
  25. 前記バッファの出力は、前記検知した基板電圧供給用ＭＯＳ素子の特性に応じて調整されたうえで、前記基板電圧供給用ＭＯＳ素子の基板電位に接続される、
    請求項１９の半導体集積回路。
  26. 前記バッファの出力は、前記検知した基板電圧供給用ＭＯＳ素子の特性に応じて調整されたうえで、前記基板電圧供給用ＭＯＳ素子の基板電位に接続される、
    請求項２０の半導体集積回路。
  27. 前記基板電圧供給用ＭＯＳ素子のゲート電圧は、電源電圧以外である、
    請求項１９の半導体集積回路。
  28. 前記基板電圧供給用ＭＯＳ素子のゲート電圧は、電源電圧以外である、
    請求項２０の半導体集積回路。
  29. 前記電流源の出力電流は、電源電圧に応じて調整される、
    請求項１９の半導体集積回路。
  30. 前記参照電圧は、電源電圧に応じて調整される、
    請求項１９の半導体集積回路。
  31. 前記バッファ出力は、電源電圧に応じて調整される、
    請求項１９の半導体集積回路。
  32. 前記電流比較器は、前記クロック信号が入力された第一の遅延素子の出力で前記電流ラッチ回路の出力値を保持する第一のフリップフロップの出力値と、前記クロック信号が入力された第２の遅延素子の出力で前記電流ラッチ回路の出力値を保持する第２のフリップフロップの出力値とが、一致した場合、前記電流ラッチ回路の出力値を前記カウンタに伝達する、
    請求項２１の半導体集積回路。
  33. 前記電流比較器は、前記クロック信号が入力された第一の遅延素子の出力で前記電流ラッチ回路の出力値を保持する第一のフリップフロップの出力値と、前記クロック信号が入力された第２の遅延素子の出力で前記電流ラッチ回路の出力値を保持する第２のフリップフロップの出力値とが、一致しない場合、別の信号の出力値を前記カウンタに伝達する、
    請求項２１の半導体集積回路。
  34. 前記電流源は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記半導体集積回路の温度に応じて出力電流を調整する、
    請求項１９の半導体集積回路。
  35. 前記基板電圧供給用ＭＯＳ素子が停止している際、前記電流源に接続される前記基板電圧供給用ＭＯＳ素子の数が、前記半導体集積回路の温度に応じて変動可能である、
    請求項１９の半導体集積回路。
  36. 前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記電圧比較器に入力される前記基板電圧供給用ＭＯＳ素子と前記電流源との間の信号線を遮断し、代わりに別の固定電圧値をもつ信号線を前記電圧比較器に接続する、
    請求項１９の半導体集積回路。
  37. 前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記基板電圧供給用MOS素子と前記電流源との間の信号線を、前記第２の比較器に接続する、
    請求項１９の半導体集積回路。
  38. 前記基板電圧供給用ＭＯＳ素子と前記電流源との間の信号線の電圧値を取込んで前値として保持するデータ保持回路をさらに備え、
    前記第２の比較器は、前記基板電圧供給用ＭＯＳ素子と前記電流源との間の信号線の電圧値を即値として取込むと共に、前記データ保持回路に保持されている前値を取込んで、取込んだ前記即値と前記前値とを比較することで前記印加電圧データを抽出して出力する、
    請求項３６の半導体集積回路装置。
  39. 前記バッファの出力電圧値を制限するリミッタを有し、
    前記ドレイン電流補正器は、カウンタとＤ／Ａ変換器をさらに備え、
    前記第２の比較器の出力が、前記カウンタに入力され、前記カウンタの出力が前記Ｄ／Ａ変換回路に入力され、前記Ｄ／Ａ変換回路の出力が、前記リミッタの参照電圧に入力される、
    請求項３８の半導体集積回路。
  40. 前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記半導体集積回路の温度に応じて、前記第２の比較器と前記カウンタとを停止する、
    請求項３９の半導体集積回路。
  41. 前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記半導体集積回路の電源電圧値に応じて、前記第2の比較器と前記カウンタとを停止する、
    請求項３９の半導体集積回路。
  42. 前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記半導体集積回路の温度が任意の温度以上の場合、前記Ｄ／Ａ変換器の出力電圧としてＬＳＢの値を出力する、
    請求項３９の半導体集積回路。
  43. 前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記半導体集積回路の電源電圧値が任意の電圧以下の場合、前記Ｄ／Ａ変換器の出力電圧としてＬＳＢの値を出力する、
    請求項３９の半導体集積回路。
  44. 前記電流源は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記半導体集積回路の温度に応じて出力電流を調整する、
    請求項２０の半導体集積回路。
  45. 前記基板電圧供給用ＭＯＳ素子は、前記基板電圧供給用ＭＯＳ素子が停止している際、前記電流源と接続される数が、前記半導体集積回路の温度に応じて変動可能である、
    請求項２０の半導体集積回路。
  46. 前記ＭＯＳ素子特性検知回路は、前記特性検知素子に任意の期間にわたって電荷が充電されることで得られる情報に基づいて、前記基板電圧供給用ＭＯＳ素子の特性を検知する、
    請求項１の半導体集積回路。
  47. 前記ＭＯＳ素子特性検知回路は、前記特性検知素子の出力を参照値と比較する比較器を有し、
    前記ＭＯＳ素子特性検知回路は、前記比較器の比較結果に基づいて、前記基板電圧供給用ＭＯＳ素子の特性を検知する、
    請求項１の半導体集積回路。
  48. 前記比較器は、前記特性検知素子に任意の期間わたって電荷が充電された状態での電圧と参照電圧とを比較する、
    請求項３３の半導体集積回路。
  49. 前記ＭＯＳ素子特性検知回路は、
    前記特性検知素子に直列に接続された抵抗素子をさらに有し、
    前記比較器は、前記抵抗素子の両端を任意の異なる電圧に固定したうえで、前記特性検知素子と前記抵抗素子との接続部での電圧を参照電圧と比較する、
    請求項４７の半導体集積回路。
  50. 前記比較器は、前記特性検知素子の一端に電荷を充電したうえで他端が任意の電圧になるまでの時間と参照時間とを比較する、
    請求項４７の半導体集積回路。
  51. 前記比較器は、前記特性検知素子の両端を任意の異なる電圧に固定したうえで、当該特性検知素子の一端における電流と参照電流とを比較する、
    請求項４７の半導体集積回路。
  52. 前記比較器は、ラッチ回路である、
    請求項４８の半導体集積回路。
  53. 前記比較器は、半導体集積回路内に搭載されている演算器が兼用される、
    請求項４８の半導体集積回路。
  54. 前記比較器はソフトウェアから構成される、
    請求項４８の半導体集積回路。
  55. 当該半導体集積回路は、任意の機能を有するブロックに分割されている、
    請求項１の半導体集積回路。
  56. 当該半導体集積回路は、ＳＯＣ機能を有する、
    請求項１の半導体集積回路。
  57. 当該半導体集積回路は、プロセッサ機能を有する、
    請求項１の半導体集積回路。
  58. 前記ドレイン電流補正器は、前記基板電圧供給用ＭＯＳ素子の任意の状態で前記ドレイン電流設定器が前記基板電圧供給用ＭＯＳ素子のドレイン電流を設定完了した後に補正を開始する、
    請求項１の半導体集積回路。
  59. 前記ドレイン電流補正器は、補正情報を格納する記憶装置をさらに有し、
    前記ドレイン電流補正器は、当該半導体集積回路の出荷検査時に補正処理を実行して、その補正情報を前記記憶装置に格納する、
    請求項１の半導体集積回路。
  60. 前記ドレイン電流補正器は、当該半導体集積回路の動作周波数が任意の値以上になるとその補正処理を実行する、
    請求項１の半導体集積回路。
  61. 前記ドレイン電流補正器は、当該半導体集積回路の動作周波数が任意の値以下になるとその補正処理を実行する、
    請求項１の半導体集積回路。
  62. 前記ドレイン電流補正器は、当該半導体集積回路が出荷された後、ある任意の期間ごとにその補正処理を実行する、
    請求項１の半導体集積回路。
  63. 前記ドレイン電流補正器は、当該半導体集積回路の温度が任意の値以上になるとその補正処理を実行する、
    請求項１の半導体集積回路。
  64. 前記ドレイン電流補正器は、当該半導体集積回路の温度が任意の値以下になるとその補正処理を実行する、
    請求項１の半導体集積回路。
  65. 前記ドレイン電流補正器は、当該半導体集積回路の電圧が任意の値以上になるとその補正処理を実行する、
    請求項１の半導体集積回路。
  66. 前記ドレイン電流補正器は、当該半導体集積回路の電圧が任意の値以下になるとその補正処理を実行する、
    請求項１の半導体集積回路。
  67. 前記ドレイン電流補正器は、当該半導体集積回路の活性化率が任意の値以上になるとその補正処理を実行する、
    請求項１の半導体集積回路。
  68. 前記ドレイン電流補正器は、当該半導体集積回路の機能ブロックが動作を開始するとその補正処理を実行する、
    請求項１の半導体集積回路。
  69. 前記ドレイン電流補正器は、その補正処理停止時に自身の電源を遮断する、
    請求項１の半導体集積回路。
  70. 前記ドレイン電流補正器は、その補正処理停止時に、前記ＭＯＳ素子特性検知回路が検知した値を保持する、
    請求項１の半導体集積回路。
  71. 外部接続用のＰＡＤと、
    前記ＭＯＳ素子特性検知回路が検知した値を前記ドレイン電流補正器に伝達する信号線と、
    をさらに有し、
    前記信号線は前記ＰＡＤに接続されている、
    請求項１の半導体集積回路。
  72. 前記ドレイン電流補正器は自己テスト機能を有する、
    請求項１の半導体集積回路。
  73. メモリブロックをさらに有し、
    前記ドレイン電流補正器は、前記メモリブロック内に配置されている、
    請求項１の半導体集積回路。
  74. 前記ドレイン電流設定器の電源電圧と前記ＭＯＳ素子特性検知回路の電源電圧とは共通である、
    請求項１の半導体集積回路。
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