KR100461286B1

KR100461286B1 - 클럭 내장 반도체 집적 회로 장치

Info

Publication number: KR100461286B1
Application number: KR10-2001-0082434A
Authority: KR
Inventors: 가와이신지; 미하라마사아키
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-01-23
Filing date: 2001-12-21
Publication date: 2004-12-13
Also published as: JP2002215258A; TW540066B; US20020126565A1; KR20020071712A; US6560164B2

Abstract

클럭 발생 회로가 발생하는 내부 클럭 신호의 온도 의존성을 실효적으로 저감한다.

내부 클럭 신호를 발생하는 가변 클럭 발생기에 대하여 온도 검출 회로를 마련하고, 이 온도 검출 회로의 검출 신호에 따라서 가변 클럭 발생기의 발진 주기를 변경하여, 이에 따라 클럭 신호의 주기를 변경해서 내부 클럭 신호의 온도 의존성을 실효적으로 보상한다.

Description

클럭 내장 반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH INTERNAL CLOCK GENERATING CIRCUIT}

본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 클럭 발생 회로를 내장하는 반도체 기억 장치에 관한 것이다. 보다 특정적으로는, 플래시 EEPROM(전기적으로 기입 소거 가능한 판독 전용 메모리) 등의 비휘발성 메모리에 있어서 내부 전압의 발생 및 내부 타이밍의 결정을 위해 이용되는 클럭 신호를 발생하는 클럭 발생 회로의 구성에 관한 것이다.

도 23은 종래의 반도체 집적 회로 장치의 일례인 플래시 EEPROM의 전체 구성을 개략적으로 도시하는 도면이다. 도 23에 있어서, 반도체 집적 회로 장치는, 행렬 형상으로 배열되는 복수의 비휘발성 메모리 셀을 갖는 메모리 어레이(900)와, 메모리 어레이(900)의 어드레스 지정된 행을 선택하기 위한 X 디코더(901)와, 메모리 어레이(900)의 어드레스 지정된 열을 선택하기 위한 Y 디코더(902)와, 메모리 어레이(900)에 있어서의 소스선 및 웰(기판) 영역을 선택하는 소스/웰 디코더(903)를 포함한다. 비휘발성 메모리 셀의 데이터의 기깁/소거 동작시에 있어서는, 비휘발성 메모리 셀의 소스, 게이트 및 기판 영역에 기입(프로그램) 또는 소거하기 위한 전압이 인가된다. 소스/웰 디코더(903)는 이들 기입/소거에 필요한 전압을 인가하는 소스선 및 웰 영역을 선택한다.

반도체 집적 회로 장치는, 외부로부터의 어드레스 신호를 받아 동작 모드에 따라서 이 외부로부터의 어드레스 신호에 근거하여 내부 어드레스 신호를 생성하는 어드레스 버퍼(904)와, 데이터의 기입/판독을 실행하기 위한 기입 회로/센스 앰프(905)와, 외부와의 데이터의 입출력을 실행하기 위한 데이터 버퍼(906)를 더 포함한다.

어드레스 버퍼(904)는, 통상의 데이터 판독 모드시에 있어서는 외부로부터의 어드레스 입력에 따라서 내부 어드레스 신호를 생성하여 X 디코더(901), Y 디코더(902) 및 소스/웰 디코더(903)로 인가한다. 기입/소거 모드시에 있어서는, 이 어드레스 버퍼(904)는 외부로부터의 어드레스에 근거하여 내부에서 순차적으로 생성되는 어드레스 신호를 선택해서 디코더(901-903)로 인가한다.

기입 회로/센스 앰프(905)는, 데이터 기입시에는 데이터 버퍼(906)에 포함되는 데이터 입력 버퍼로부터의 기입 데이터를 순차적으로 저장하는 기입 레지스터 회로와, 데이터 판독시에 Y 디코더(902)로부터 판독된 메모리 셀 데이터를 증폭시켜 데이터 버퍼(906)에 포함되는 데이터 출력 회로로 인가하는 외부 판독용 센스 앰프를 포함한다. 이 기입 회로/센스 앰프(905)에 있어서, 기입/소거 모드시에 기입/소거의 검증(verification)을 위해, 내부에서 데이터를 판독하는 내부 판독용 센스 앰프가 마련되어 있더라도 무방하다.

반도체 집적 회로 장치는, 제어 신호의 제어하에서 외부로부터의 커맨드를 취입하여, 지정된 동작 모드에 필요한 제어 신호를 생성하는 기입/소거 제어 회로(909)와, 이 기입/소거 제어 회로(909)의 제어하에서 기입/소거 동작시에 필요한 고전압(정(正) 및 부(負)의 고전압)을 발생하는 고전압 발생 회로(908)와, 기입/소거 제어 회로(909)하에서 발진 동작을 실행하여 이 기입/소거 제어 회로(909)에 대한 동작 타이밍을 인가하고 또한 고전압 발생 회로(908)의 고전압 발생 동작에 이용되는 클럭 신호를 발생하는 링 발진기 회로(907)를 더 포함한다.

기입/소거 제어 회로(909)는, 예컨대 기입 인에이블 신호 /WE인 특정한 제어신호에 따라서 유효한 커맨드가 인가되었다고 판정하면, 그 유효 커맨드가 지정하는 동작 모드에 따라 필요한 제어 신호를 생성하여 디코더(901-903), 어드레스 버퍼(904), 기입 회로/센스 앰프 회로(905) 및 데이터 버퍼(906)의 동작을 제어한다.

또한, 어드레스 버퍼(904)는 외부로부터의 제어 신호가 이 반도체 집적 회로 장치가 선택된 것을 나타낼 때에는 외부로부터의 어드레스를 취입하고, 또한 데이터 버퍼(906)도 외부로부터의 제어 신호가 데이터 판독을 나타낼 때에는 기입 회로/센스 앰프(905)에 의해 판독된 데이터를 버퍼 처리하여 외부로 출력한다.

이 도 23에 도시하는 반도체 집적 회로 장치에 있어서, 링 발진기 회로(907)가 미리 정해진 발진 주기에서 발진 동작을 행하여 기입/소거 제어 회로(909)의 동작 타이밍을 인가하는 마스터 클럭 신호를 생성하고, 또한 통상 차지 펌프 회로로 구성되는 고전압 발생 회로(908)의 차지 펌프 동작에 필요한 펌프용 클럭 신호를 생성한다. 따라서, 이 링 발진기 회로(907)에 있어서는 마스터 클럭 신호를 발생하는 회로와, 차지 펌프용 클럭 신호를 발생하는 회로가 각각 개별적으로 마련된다.

이와 같은 링 발진기 회로(907)를 내부에 마련하는 것에 의해, 외부로부터 클럭 신호를 인가하는 구성에 비하여, 핀 단자수를 저감하고 또한 외부 클럭 신호의 전달을 위해 보드상의 배선을 구동할 필요가 없어, 시스템 전체의 소비 전력을 저감한다. 기입/소거 제어 회로(909)를 이 링 발진기 회로(907)로부터의 마스터 클럭 신호에 동기하여 동작시키는 것에 의해, 각종 내부 동작 타이밍을 마스터 클럭 신호를 기준으로 해서 결정할 수 있어, 내부 타이밍을 정확하게 설정할 수 있다.

도 24는 도 23에 도시하는 링 발진기 회로(907)에 포함되는 링 발진기의 구성 일례를 나타내는 도면이다. 도 24에 있어서, 링 발진기 회로(907)는 (2n-1)단의 종속 접속되는 인버터 IVa와, 인버터 IVa의 열의 최종단의 출력 신호를 반전시켜 출력 신호 φOUT(클럭 신호)를 생성하는 인버터 IVb를 포함한다.

기수단의 종속 접속되는 인버터 IVa에 의해 링 발진기가 형성된다. 이러한 인버터 체인으로 발진 회로를 구성하는 경우, 통상 인버터 IVa 및 IVb로서는 P 채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터) 및 N 채널 MOS 트랜지스터를 이용하는 CMOS 인버터가 이용된다.

이러한 CMOS 인버터의 경우, MOS 트랜지스터의 동작 특성이 온도 의존성을 갖고 있다. 즉, MOS 트랜지스터에 있어서는, 온도가 상승하면, 그 채널내의 전자/정공의 이동도가 작게 되어(격자 진동 또는 격자 산란이 강하게 되기 때문에), 드레인 전류 Ids가 작게 된다. 따라서, 이 CMOS 인버터 IVa의 동작 특성에는 온도 의존성이 있어, 저온에서는 충방전 속도가 빨라서, 이 링 발진기의 발진 주기가 짧아지는 한편, 온도가 높아지면, 인버터 IVa의 충방전 속도가 늦어져서, 그 발진 주기가 길어진다.

도 25는 도 23에 도시하는 고전압 발생 회로(908)의 구성의 일례를 나타내는 도면이다. 도 25에 있어서, 고전압 발생 회로(908)는 링 발진기 회로(907)에 포함되는 링 발진기(907a)의 출력 신호 φOUT에 따라서 고전압 VP을 생성하는 차지 펌프(908a)를 포함한다. 이 차지 펌프(908a)는 캐패시터를 이용하여 링 발진기(907a)의 출력 신호 φOUT에 따라 차지 펌프 동작을 실행해서 고전압 VP을 생성한다. 이 고전압 발생 회로(908)가 발생하는 고전압은 부의 고전압이더라도 무방하다. 부의 고전압인 경우라도 차지 펌프 동작에 의해 부의 고전압이 생성된다. 현재, 이 고전압 VP가 정의 고전압이라고 가정한다.

차지 펌프(908a)에 있어서는, 1회의 펌프 동작에 의해 전달되는 전하의 양은 이 차지 펌프(908a)에서 이용되는 캐패시터의 용량값과 링 발진기(907a)의 출력 신호 φOUT의 주파수와의 적(積)에 비례한다. 따라서, 발진 주기가 길어지고, 신호 φOUT의 주파수가 낮게 된 경우, 차지 펌프(908a)의 펌프 능력이 저하하여, 고전압 VP을 소망하는 전압 레벨로 설정할 수 없게 된다.

반대로, 온도가 낮아지면, 이 링 발진기(907a)의 발진 주기가 짧아지고, 그 출력 신호 φOUT의 주파수가 높아지고, 차지 펌프(908a)의 펌프 능력이 높아지며, 불필요하게 전력이 소비되어, 소비 전력이 증대된다.

즉, 고전압 발생 회로(908)가 발생하는 정의 고전압 VP 및 부의 고전압 VB는 도 26에 나타내는 온도 의존성을 갖게 된다. 즉, 정의 고전압 VP은 부의 온도 의존성을 갖고, 부의 고전압 VB는 정의 온도 의존성을 갖는다. 통상, 정의 고전압 VP 및 부의 고전압 VB는 각각 설계값 VPR 및 VBR를 만족하는 것으로 하여 각 동작 조건이 설정된다.

비휘발성 메모리에 있어서, 메모리 셀은 제어 게이트와 플로팅 게이트를 갖는 적층 게이트형 MOS 트랜지스터로 구성된다. 기입/소거는 이 플로팅 게이트로의/로부터의 전하의 주입/배출에 의해 그 임계값 전압을 시프트시킴으로써 실행된다. 메모리 셀의 기입/소거 상태는 메모리의 구성에 따라 다르지만, 이 기입/소거시에 있어서는 플로팅 게이트에 관해서 전자의 이동이 발생하도록 고전압 VP 및/또는 VB가 메모리 셀 트랜지스터의 소정의 영역에 인가된다. 따라서, 고전압 VP 및 VB의 절대값이 소정값 VPR 및 ｜VBR｜보다도 작은 경우에는, 충분한 양의 전하의 이동을 발생시킬 수 없어, 정상적으로 기입/소거를 실행할 수 없게 된다. 통상, 이 기입/소거시에는 검증 동작이 행하여져, 이 검증 동작시에 기입/소거 불량으로 오판정하는 경우가 발생한다.

온도가 낮은 경우에 있어서는, 통상 레벨 검출 회로에 의해 이들 고전압 VP 및 VB의 전압 레벨은 소정값으로 되도록 설정되어, 이러한 기입/소거 불량의 문제가 발생할 가능성은 낮아지지만, 차지 펌프(908a)의 펌프 능력이 커지고 있고, 필요 이상의 전류가 소비되어, 소비 전류가 많아진다고 하는 문제가 발생한다.

또한, 이 링 발진기 회로(907)내의 링 발진기의 출력 신호를 기입/소거 제어 회로(909)에 대한 마스터 클럭 신호로서 이용하는 경우, 그 마스터 클럭 신호의 주파수가 온도 의존성을 갖고, 내부 동작 타이밍이 온도에 의해 변동하고, 넓은 동작 온도 범위내에 걸쳐 내부 동작 타이밍 마진이 변동하여, 안정 동작을 보증할 수 없게 된다고 하는 문제가 발생한다.

따라서, 이 반도체 기억 장치내에 링 발진기 회로를 마련하여, 내부에서 클럭 신호를 발생해서 필요한 내부 전압의 발생 및 내부 타이밍의 결정을 실행하는경우, 이 반도체 기억 장치의 동작 온도의 넓은 범위에 걸쳐 안정적으로 클럭 신호를 공급할 수 없게 된다고 하는 문제가 있다.

통상, 이러한 온도 의존성을 없애, 온도 보상을 실행하기 위한 온도 검출기능을 갖는 링 발진기 회로는 시스템 보드상에 별도로 마련되어 있고, 반도체 기억 장치 외부로부터 클럭 신호를 공급하고 있으며, 반도체 기억 장치의 단자수를 증가시켜, 칩 면적을 증대시킨다고 하는 문제가 발생한다. 또한, 시스템 보드상의 외부의 링 발진기 회로에서 클럭 신호를 발생하는 경우, 보드상의 배선을 구동해야 하고, 시스템 전체로서의 소비 전류가 증가하여 클럭 내장형 반도체 기억 장치의 이점이 손상되고 또한 시스템 전체로서의 실장 면적을 증가시킨다고 하는 문제가 있었다.

본 발명의 목적은 넓은 동작 온도 범위에 걸쳐 안정적으로 클럭 신호를 공급할 수 있는 클럭 발생 회로를 내장하는 반도체 집적 회로 장치를 제공하는 것이다.

본 발명의 다른 목적은 넓은 동작 온도 범위에 걸쳐 안정적으로 클럭 신호를 발생할 수 있는 집적화에 적합한 클럭 발생 회로를 제공하는 것이다.

본 발명의 다른 목적은 비휘발성 메모리에서 이용되는 클럭 신호를 안정적으로 공급할 수 있는 내장형 클럭 발생 회로를 제공하는 것이다.

도 1은 본 발명에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시하는 도면,

도 2는 본 발명에 있어서의 내부 클럭 신호의 온도 특성을 모식적으로 나타내는 도면,

도 3은 본 발명의 실시예 1에 따른 온도 보상 기능 부가 클럭 발생기의 구성을 도시하는 도면,

도 4는 도 3에 나타내는 기준 전압 및 참조 전압의 온도 의존성을 나타내는 도면,

도 5는 도 3에 도시하는 회로의 동작을 나타내는 신호 파형도,

도 6은 도 3에 나타내는 참조 전압 발생 회로의 구성의 일례를 도시하는 도면,

도 7은 도 3에 나타내는 기준 전압 발생 회로의 구성의 일례를 도시하는 도면,

도 8은 본 발명의 실시예 2에 따른 온도 보상 기능 부가 클럭 발생기의 구성을 도시하는 도면,

도 9는 본 발명의 실시예 3에 따른 온도 보상 기능 부가 클럭 발생기의 구성을 개략적으로 도시하는 도면,

도 10은 도 9에 나타내는 기준 전압의 온도 의존성을 도시하는 도면,

도 11은 도 9에 도시하는 전압 제어형 링 발진기의 동작을 나타내는 신호 파형도,

도 12는 도 9에 도시하는 전압 제어형 링 발진기의 구성의 일례를 나타내는 도면,

도 13은 본 발명의 실시예 4에 따른 온도 보상 기능 부가 클럭 발생기의 구성을 도시하는 도면,

도 14는 도 13에 도시하는 회로의 동작을 나타내는 신호 파형도,

도 15는 도 13에 도시하는 디지털-아날로그 변환 회로의 구성의 일례를 나타내는 도면,

도 16은 본 발명의 실시예 5에 따른 온도 보상 기능 부가 클럭 발생기의 구성을 도시하는 도면,

도 17은 도 16에 나타내는 기준 전압 및 참조 전압의 온도 의존성을 개략적으로 도시하는 도면,

도 18은 도 16에 도시하는 기준 전압 발생 회로의 구성의 일례를 나타내는 도면,

도 19는 본 발명의 실시예 5의 변경예를 나타내는 도면,

도 20은 도 19에 있어서의 기준 전압 및 참조 전압의 온도 의존성을 개략적으로 나타내는 도면,

도 21은 도 19에 도시하는 참조 전압 발생 회로의 구성의 일례를 나타내는 도면,

도 22는 본 발명의 실시예 5의 변경예 2의 구성을 도시하는 도면,

도 23은 종래의 반도체 기억 장치의 전체 구성을 개략적으로 도시하는 도면,

도 24는 도 23에 도시하는 링 발진기 회로의 구성의 일례를 나타내는 도면,

도 25는 도 23에 도시하는 고전압 발생 회로의 구성을 개략적으로 나타내는 도면,

도 26은 도 25에 도시하는 차지 펌프의 출력 전압의 온도 의존성을 개략적으로 도시하는 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 반도체 집적 회로 장치 2 : 메모리 회로

3 : 온도 보상 기능 부가 클럭 발생기 4 : 온도 검출 회로

5 : 가변 클럭 발생기

본 발명에 따른 반도체 집적 회로 장치는, 데이터를 기억하는 메모리 회로와, 이 메모리 회로가 이용하는 클럭 신호를 생성하기 위한 클럭 발생 회로와, 온도 검출 회로와, 이 온도 검출 회로의 검출 출력 신호에 따라서 클럭 발생 회로가 발생하는 클럭 신호의 주기를 변경하기 위한 주기 변경 회로를 포함한다.

본 발명의 다른 관점에 따른 반도체 집적 회로 장치는, 데이터를 저장하는 메모리 회로와, 이 메모리 회로와 동일 반도체 기판상에 집적화되고 온도를 검출하는 온도 검출 회로와, 메모리 회로와 동일 반도체 기판상에 집적화되고 온도 검출 회로의 출력 신호에 따라서 주기가 변경되는 클럭 신호를 생성하는 클럭 발생 회로를 포함한다. 이 클럭 신호는 메모리 회로에서 이용된다.

클럭 신호의 온도 보상을 실행하기 위한 온도 검출 기능을 온-칩(on-chip)으로 마련하는 것에 의해 보드상에 온도 검출 회로를 마련할 필요가 없어, 보드상의 시스템 실장 면적을 저감할 수 있다.

또한, 반도체 집적 회로 장치 내부에서 온도 검출 및 클럭 발생을 실행하기 때문에, 이 시스템 전체의 소비 전력을 저감할 수 있고, 또한 반도체 집적 회로 장치도 여분의 온도 검출용 또는 클럭 신호 입력용 단자를 마련할 필요는 없어, 칩 면적을 저감할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(전체의 구성)

도 1은 본 발명에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시하는 도면이다. 도 1에 있어서, 반도체 집적 회로 장치(1)는, 데이터를 기억하는 메모리 회로(2)와, 이 메모리 회로(2)가 이용하는 클럭 신호 CLK를 생성하는 온도 보상 기능 부가 클럭 발생기(3)를 포함한다.

메모리 회로(2)는 먼저 도 23에 도시하는 반도체 기억 장치의 구성 요소중의 링 발진기 회로(907)를 제외한 회로 부분을 포함하고, 온도 보상 기능 부가 클럭 발생기(3)로부터의 클럭 신호 CLK에 따라 그 동작 타이밍이 결정되며, 또한 이 클럭 신호 CLK에 따라 필요한 내부 고전압을 생성한다.

온도 보상 기능 부가 클럭 발생기(3)는, 이 반도체 집적 회로 장치(1)에 있어서의 동작 온도를 검출하는 온도 검출 회로(4)와, 온도 검출 회로(4)의 검출 신호에 따라 발진 주기가 변경되는 가변 클럭 발생기(5)를 포함한다.

도 2에 도시하는 바와 같이, 가변 클럭 발생기(5)는 온도 검출 회로(4)가 검출하는 온도가 높아짐에 따라 그 발진 주기가 짧아지고, 온도 상승에 따라 발진 주기가 길어지는 것을 보상하여 일정한 주기의 내부 클럭 신호 CLK를 생성한다.

즉, 도 2에 도시하는 바와 같이, 온도 검출 회로(4)의 온도 검출 신호에 따라서, 동작 온도 Θ가 높아짐에 따라 이 가변 클럭 발생기(5)의 발진 주기는 짧아진다. 동작 온도 Θ가 상승하면, 가변 클럭 발생기(5)는 이 온도 상승에 따라 발진 주기가 길어진다. 따라서, 이 온도 상승에 따라 가변 클럭 발생기(5)의 발진 주기를 짧게 하는 것에 의해 클럭 신호 CLK의 주기의 온도 의존성을 보상하여 실질적으로 일정한 주기의 내부 클럭 신호를 생성할 수 있다.

이러한 클럭 신호의 주기의 온도 보상에 의해 메모리 회로(2)는 정확한 타이밍에서 동작하고, 또한 소망하는 전압 레벨의 내부 고전압을 안정적으로 생성할 수있어, 메모리 회로(2)를 안정적으로 동작시킬 수 있다.

(실시예 1)

도 3은 본 발명의 실시예 1에 따른 온도 보상 기능 부가 클럭 발생기(3)의 구성을 도시하는 도면이다. 도 3에 있어서, 온도 검출 회로(4)는, 온도에 의존하지 않는 일정한 전압 레벨의 참조 전압 VREFR을 생성하는 참조 전압 발생 회로(11)와, 온도에 의존하는 기준 전압 VREF1을 생성하는 제 1 기준 전압 발생 회로(12)와, 제 1 기준 전압 VREF1과 전압 레벨이 다르고 또한 온도 의존성을 갖는 제 2 기준 전압 VREF2를 생성하는 제 2 기준 전압 발생 회로(13)와, 참조 전압 VREFR과 제 1 기준 전압 VREF1을 비교하는 비교 회로(14)와, 참조 전압 VREFR와 제 2 기준 전압 VREF2를 비교하는 비교 회로(15)와, 비교 회로(14 및 15)의 출력 신호에 따라서 온도 검출 신호 φA-φC를 생성하는 게이트 회로(16-18)를 포함한다.

비교 회로(14)는 기준 전압 VREF1이 참조 전압 VREFR 이상의 전압 레벨인 때에 H 레벨의 신호를 출력한다. 비교 회로(15)는 기준 전압 VREF2가 참조 전압 VREFR 이상의 전압 레벨인 때에 H 레벨의 신호를 출력한다.

게이트 회로(16)는 비교 회로(14 및 15)의 출력 신호가 모두 L 레벨인 때에 출력 신호 φA를 H 레벨로 구동시킨다. 게이트 회로(17)는 비교 회로(14)의 출력 신호가 L 레벨이고 또한 비교 회로(15)의 출력 신호가 H 레벨인 때에 그 출력 신호 φB를 H 레벨로 구동시킨다. 게이트 회로(18)는, 비교 회로(14 및 15)의 출력 신호가 모두 H 레벨로 되면, 그 출력 신호 φC를 H 레벨로 구동시킨다. 이들 출력신호 φA-φC는 온도 검출 신호로서 기능하고, 동작 온도 범위를 특정한다.

가변 클럭 발생기(5)는 주기 T에서 발진하여 발진 신호 φ0을 생성하는 링 발진기(21)와, 이 링 발진기(21)가 출력하는 발진 신호 φ0을 분주하여 분주 신호 φ1을 생성하는 제 1 분주 회로(22)와, 링 발진기(21)의 출력 신호 φ0을 분주하여 분주 신호 φ2를 생성하는 제 2 분주 회로(23)와, 온도 검출 신호 φA-φC에 따라 이들 신호 φ0-φ2중 하나를 선택하여 출력 클럭 신호 φOUT(CLK)를 생성하는 클럭 선택 회로(24)를 포함한다.

제 1 및 제 2 분주 회로(22 및 23)는 각각 분주비가 다르고, 예를 들면 제 1 분주 회로(22)는 1/2 분주 동작을 실행하여 발진 주기 T/2인 분주 신호 φ1을 생성한다. 제 2 분주 회로(23)는 1/4 분주 동작을 실행하여 주기 T/4인 분주 신호 φ2를 생성한다. 따라서, 이들 분주 회로(22 및 23)는 주파수 체배기이며, 각각 신호 φ1 및 φ2는 링 발진기(21)가 출력하는 신호 φ0의 2배 및 4배의 주파수를 갖는다.

클럭 선택 회로(24)는 온도 검출 신호 φA의 활성화시 도통시켜 링 발진기(21)의 출력 신호 φ0을 선택하여 클럭 신호 φOUT(CLK)를 생성하는 선택기(24a)와, 온도 검출 신호 φB의 활성화시 도통시켜 제 1 분주 회로(22)로부터의 분주 신호 φ1을 선택하여 클럭 신호 φOUT(CLK)를 생성하는 선택기(24b)와, 온도 검출 신호 φC의 활성화시 도통시켜 제 2 분주 회로(23)가 출력하는 분주 신호 φ2를 선택하여 출력 클럭 신호 φOUT(CLK)를 생성하는 선택기(24c)를 포함한다.

이들 선택기(24a-24b)의 각각은, 대응하는 온도 검출 신호를 반전하는 인버터와, 대응하는 온도 검출 신호의 상보(相補) 신호에 따라서 도통하는 CMOS 트랜스미션 게이트를 포함한다. 따라서, 이들 선택기(24a-24c)는 비활성시 출력 하이 임피던스로 되어, 대응하는 신호 φ0-φ2의 출력 노드로의 전달을 금지한다.

도 4는 도 3에 나타내는 참조 전압 VREFR 및 기준 전압 VREF1 및 VREF2의 온도 의존성을 도시하는 도면이다. 도 4에 있어서, 참조 전압 VREFR는 온도에 의존하지 않는 일정한 전압 레벨을 갖고 있다. 기준 전압 VREF1 및 VREF2는 정의 온도 계수를 갖고, 온도 Θ의 상승에 따라서 그 전압 레벨이 상승된다. 기준 전압 VREF1은 기준 전압 VREF2보다도 전압 레벨이 높게 설정된다. 기준 전압 VREF1은 온도 Θ가 온도 X1 이상으로 되면, 참조 전압 VREFR보다도 그 전압 레벨이 높아진다. 제 2 기준 전압 VREF2는, 온도 Θ가 온도 X2 이상으로 되면, 참조 전압 VREFR 이상의 전압 레벨로 된다.

온도 Θ가 온도 X1보다도 낮은 경우, 비교 회로(14)는 모두 L 레벨의 신호를 출력한다. 따라서, 게이트 회로(16)로부터의 온도 검출 신호 φA가 H 레벨로 되고, 나머지 게이트 회로(17 및 18)가 출력하는 온도 검출 신호 φB 및 φC가 L 레벨이다. 따라서, 도 3에 도시하는 선택기(24a)가 도통되어 링 발진기(21)의 출력 신호 φ0을 선택한다. 따라서, 온도 X1 이하의 온도 범위에 있어서는, 도 5에 도시하는 바와 같이, 출력 클럭 신호 φOUT로서 주기 T에서 변화하는 발진 신호 φ0이 선택되어 출력된다.

온도 Θ가 온도 X1 이상으로 되고 또한 온도 X2보다 낮은 경우에는, 비교 회로(14)의 출력 신호가 H 레벨, 비교 회로(15)의 출력 신호가 L 레벨이다. 따라서, 이 상태에 있어서는, 게이트 회로(17)의 출력 신호 φB가 H 레벨로 되고, 게이트 회로(16 및 18)의 출력 신호는 모두 L 레벨로 된다. 따라서, 도 3에 도시하는 선택기(24b)가 도통되어 제 1 분주 회로(22)가 출력하는 주기 T/2인 분주 신호가 φ1이 선택되어 출력 클럭 신호 OUT로서 출력된다.

온도 Θ가 온도 X2 이상으로 되면, 비교 회로(14 및 15)의 출력 신호가 모두 H 레벨로 되어, 게이트 회로(18)가 출력하는 온도 검출 신호 φC가 H 레벨로 되고, 게이트 회로(16 및 17)가 출력하는 온도 검출 신호 φA및 φB는 모두 L 레벨로 된다. 따라서, 클럭 선택 회로(24)에 있어서 선택기(24c)가 도통되어 제 2 분주 회로(23)가 출력하는 분주 신호 φ2가 선택되어 출력 클럭 신호 φOUT로서 출력된다. 따라서, 이 온도 범위에 있어서는, 출력 클럭 신호 OUT는 주기 T/4를 갖고 있다.

상술한 바와 같이, 온도의 상승에 따라 클럭 신호 CLK로서 이용되는 출력 클럭 신호 φOUT의 발진 주기를 짧게 한다. 한편, 온도 상승에 따라 링 발진기(21) 및 분주 회로(22 및 23)의 동작 속도가 늦어지고 있다. 온도 보상이 없는 경우, 링 발진기(21)의 발진 주기는 정의 온도 의존성을 갖고 있고, 온도 상승에 따라서 길어진다. 분주 회로(22 및 23)는 통상 플립플롭 열(列)로 구성되어, 인가된 신호 변화에 따라서 그 출력 신호를 변화시킨다. 따라서, 링 발진기(21)의 발진 주기의 1/2배 및 1/4배인 분주 신호를 생성하는 분주 동작 자체는 변화하지 않는다.

링 발진기(21)는, 온도 상승에 따라서 정의 온도 의존성에 의해 그 발진 주기가 길어지고 있고, 이 온도 상승에 따라서 실제로 메모리 회로로 인가되는 클럭신호의 발진 주기를 짧게 하는 것에 의해 온도에 의존하는 일이 없는 일정한 주기를 갖는 출력 클럭 신호(클럭 신호 CLK) φOUT를 생성할 수 있다.

도 5에 있어서는, 이 선택 동작을 모식적으로 나타내기 위해서, 출력 클럭 신호 φOUT의 주기가 짧게 되도록 나타내고 있지만, 온도 상승에 따라서 발진 주기가 길게 되어 그 발진 주기가 짧게 되는 온도 보상이 행하여져, 출력 클럭 신호 φOUT의 주기는 일정하게 된다.

이상과 같이, 동작 온도에 따라 클럭 신호의 발진 주기를 복수 단계로 변경하고 있어, 정확하게 동작 온도에 따라 클럭 신호의 주기를 보상하여 일정한 주기를 갖는 내부 클럭 신호를 생성할 수 있다.

도 6은 도 3에 도시하는 참조 전압 발생 회로(11)의 구성의 일례를 도시하는 도면이다. 도 6에 있어서, 참조 전압 발생 회로(11)는, 전원 노드와 노드(11a) 사이에 접속되고 또한 그 게이트가 노드(11a)에 접속되는 P 채널 MOS 트랜지스터 Q1과, 전원 노드와 노드(11b) 사이에 접속되고 또한 그 게이트가 노드(11a)에 접속되는 P 채널 MOS 트랜지스터 Q2와, 노드(11a 및 11c)의 사이에 접속되고 또한 그 베이스가 노드(11b)에 접속되는 NPN 바이폴라 트랜지스터 QB1과, 노드(11c)와 접지 노드 사이에 접속되는 저항 소자 R1과, 노드(11b)와 접지 노드 사이에 접속되고 또한 그 베이스가 노드(11b)에 접속되는 NPN 바이폴라 트랜지스터 QB2와, 전원 노드와 출력 노드(11d) 사이에 접속되고 또한 그 게이트가 노드(11a)에 접속되는 P 채널 MOS 트랜지스터 Q3과, 노드(11d 및 11e) 사이에 접속되고 또한 베이스가 노드(11e)에 접속되는 NPN 바이폴라 트랜지스터 QB3을 포함한다.

이 참조 전압 발생 회로(11)에 있어서, 바이폴라 트랜지스터 QB1 및 QB2에는 다음 수학식에서 나타내어지는 전류 I1 및 I2가 각각 흐른다.

여기서, A1 및 A2는 바이폴라 트랜지스터 QB1 및 QB2의 각각의 에미터 면적을 나타내고, VBE1 및 VBE2는 바이폴라 트랜지스터 QB1 및 QB2의 밴드갭 전압(bandgap voltages)(베이스-에미터간 접합 전압)이고, k는 볼쯔만 정수를 나타내며, q는 전하를 나타낸다.

위 수학식 1 및 2로부터 다음 수학식 4가 구해진다.

MOS 트랜지스터 Q1 및 Q2는 커런트 미러 회로(current mirror circuit)를 구성하고 있어, 이들 MOS 트랜지스터 Q1 및 Q2의 사이즈(채널 폭과 채널 길이의 비, W/L)가 동등한 경우, 전류 I1 및 I2가 동등하게 된다(I1=I2).

바이폴라 트랜지스터 QB1의 에미터 면적 A1이 바이폴라 트랜지스터 QB2의 에미터 면적 A2의 N배라고 하면, 위 수학식 4는 다음 수학식으로 나타낸다.

전류 I1 및 I2가 동등하고, 저항 소자 R1에는 (VBE2-VBE1)의 전압이 인가되기 때문에, 전류 I1(=I2)은 다음 수학식 6으로 나타내어진다.

MOS 트랜지스터 Q3은 MOS 트랜지스터 Q1과 커런트 미러 회로를 구성하고 있다. 따라서, 이 MOS 트랜지스터 Q3에 흐르는 전류 I3의 미러비를 1이라고 하면, 참조 전압 VREFR는 다음 수학식으로 나타내어진다.

여기서, 저항 소자 R1 및 R2의 저항값을 각각 R1 및 R2로 나타내고 있다. 이들 저항 소자 R1 및 R2가 동일한 재료로 구성되어 있고, 그 저항값의 비를 R2/R1=M이라고 하면, 다음 수학식이 얻어진다.

계수 Vt의 온도 계수는 정이고, 또한 밴드갭 전압 VBE3의 온도 계수는 부이다. 저항비 M은 일정한 정수이고, 온도 의존성은 갖고 있지 않다. 따라서, 저항소자 R1 및 R2의 저항값의 비 M의 값을 조정하는 것에 의해 참조 전압 VREFR의 온도 의존성을 없애, 넓은 온도 범위에 걸쳐 일정한 값으로 참조 전압 VREFR를 유지할 수 있다.

도 7은 도 3에 도시하는 기준 전압 발생 회로(12 및 13)의 구성의 일례를 나타내는 도면이다. 기준 전압 발생 회로(12 및 13)는 동일 구성을 갖기 때문에, 도 7에 있어서는 하나의 기준 전압 발생 회로의 구성을 도시한다.

도 7에 있어서, 기준 전압 발생 회로(12, 13)는, 전원 노드와 노드(25a) 사이에 접속되고 또한 그 게이트가 노드(25b)에 접속되는 P 채널 MOS 트랜지스터 Q5와, 전원 노드와 노드(25b) 사이에 접속되는 저항 소자 R3과, 노드(25a)와 접지 노드 사이에 접속되고 또한 그 게이트가 노드(25c)에 접속되는 N 채널 MOS 트랜지스터 Q7과, 노드(25b 및 25c) 사이에 접속되고 또한 그 게이트가 노드(25a)에 접속되는 P 채널 MOS 트랜지스터 Q6과, 노드(25c)와 접지 노드 사이에 접속되고 또한 그 게이트가 노드(25c)에 접속되는 N 채널 MOS 트랜지스터 Q8과, 전원 노드와 출력 노드(25d) 사이에 접속되고 또한 그 게이트가 노드(25b)에 접속되는 P 채널 MOS 트랜지스터 Q9와, 출력 노드(25d)와 접지 노드 사이에 접속되는 저항 소자 R4를 포함한다.

MOS 트랜지스터 Q7 및 Q8은 커런트 미러 회로를 구성하고, 이들 MOS 트랜지스터 Q7 및 Q8의 전류 구동 능력은 MOS 트랜지스터 Q5의 전류 구동 능력보다도 충분히 작게 설정된다.

이 경우, MOS 트랜지스터 Q5에는 미소 전류 I4가 흐르기 때문에, 이 MOS 트랜지스터 Q5의 게이트-소스간 전압은 임계값 전압 Vthp와 동등하게 된다. MOS 트랜지스터 Q6은, 노드(25a)의 전압 레벨이 상승하면, 콘덕턴스가 작게 되어, 전류 I5를 작게 하여 노드(25b)의 전압값을 높이고, MOS 트랜지스터 Q5의 콘덕턴스를 작게 하여, 전류 I4를 작게 하여 노드(25a)의 전압값을 저하시킨다. 즉, 이 MOS 트랜지스터 Q6에 의한 피드백 제어에 의해 노드(25b)의 전압 레벨이 일정하게 유지되어, 전압(VDD-｜Vthp｜)의 전압으로 유지된다.

MOS 트랜지스터 Q7 및 Q8이 커런트 미러 회로를 구성하고 있어, 따라서 MOS 트랜지스터 Q5 및 Q6에 흐르는 전류 I4 및 I5는 서로 동등하게 된다(MOS 트랜지스터 Q7 및 Q8의 사이즈가 동일하다). 따라서, 전류 I4 및 I5는 다음 수학식으로 나타내어진다.

MOS 트랜지스터 Q9의 임계값 전압이 MOS 트랜지스터 Q5의 임계값 전압과 동일하면, 기준 전압 VREF(VREF1, VREF2)는 다음 수학식으로 나타내어진다.

여기서, A3은 MOS 트랜지스터 Q9 및 Q5의 사이즈비(β비)를 나타내고, R3 및 R4는 각각 저항 소자 R3 및 R4의 저항값을 나타낸다.

저항 소자 R3 및 R4를 동일 재료로 형성하면, 저항값 R3 및 R4의 비는 온도에 의존하지 않는 일정값으로 된다. P 채널 MOS 트랜지스터의 임계값 전압의 절대값 ｜Vthp｜는 정의 온도 계수를 갖고, 온도 상승과 동시에 그 값이 커지기 때문에, 기준 전압 VREF는 정의 온도 의존성을 갖는다. 저항 소자 R3 및 R4의 저항값의 비를 변경하거나 또는 MOS 트랜지스터 Q9의 사이즈(β: 채널 폭과 채널 길이의 비)를 변경하는 것에 의해 서로 전압 레벨 및 온도 의존성이 다른 기준 전압 VREF1 및 VREF2를 생성할 수 있다.

따라서, 저항 소자 R3 및 R4의 저항값, 및 MOS 트랜지스터 Q9의 사이즈 및 MOS 트랜지스터 Q5의 임계값 전압 Vthp를 적당히 정하는 것에 의해 소망하는 온도 범위를 검출할 수 있다.

또, 상술한 실시예에 있어서는 온도 영역이 3개로 분할되어 있다. 그러나, n 종류의 기준 전압 발생 회로와 n개의 출력 클럭 신호 선택용의 선택기를 준비하면, 마찬가지의 방법으로 클럭 신호의 발진 주기를 n 단계로 이산적으로 변경할 수 있어, 보다 미세한 온도 보상의 제어가 가능해진다.

이상과 같이, 본 발명의 실시예 1에 따르면, 동작 온도에 따라 클럭 신호의 발진 주기를 복수 단계로 전환하고 있고, 따라서 넓은 동작 온도 범위에 걸쳐 메모리 회로에 인가되는 클럭 신호의 실제의 발진 주기를 온도 보상하여 일정하게 유지할 수 있어, 안정적인 클럭 신호를 공급할 수 있다.

(실시예 2)

도 8은 본 발명의 실시예 2에 따른 온도 보상 기능 부가 클럭 발생기(3)의 구성을 도시하는 도면이다. 이 도 8에 도시하는 온도 보상 기능 부가 클럭발생기(3)는, 이하의 점에서, 도 3에 나타내는 실시예 1에 따른 온도 보상 기능 부가 클럭 발생기와 구성이 다르다. 즉, 분주 회로(22 및 23) 대신에, 각각 링 발진기(30 및 32)가 이용된다. 링 발진기(24)의 발진 주기가 T이고, 링 발진기(30 및 32)는 각각 발진 주기 T/2 및 T/4로 발진 동작을 실행한다. 다른 구성은 도 3에 도시하는 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여한다.

이 도 8에 도시하는 가변 클럭 발생기(5)에 있어서는, 온도 검출 회로(4)로부터의 온도 검출 신호 φA-φC에 따라서 링 발진기(24, 30 및 32)의 출력 신호 φ0-φ2중 하나가 선택된다. 이들 온도 검출 회로(4) 및 가변 클럭 발생기(5)의 동작은 도 6의 신호 파형도가 나타내는 동작과 동일하다. 참조 전압 VREFR와 기준 전압 VREF1 및 VREF2의 비교 결과에 따라 온도 검출 신호가 생성되어, 출력 클럭 신호 φOUT의 주기가 변경된다.

이들 링 발진기(24, 30 및 32)를 이용하여 각각 주기가 다른 발진 신호를 생성하는 것에 의해 분주 회로의 동작 특성의 영향을 받는 일없이, 정확하게 발진 주기를 온도에 따라 전환하여 출력 클럭 신호 φOUT(클럭 신호 CLK)를 생성할 수 있다.

또, 도 8에 도시하는 구성에 있어서는, 링 발진기(24, 30 및 32)의 발진 주기가 각각 T, T/2 및 T/4로 설정되어 있다. 그러나, 이들 링 발진기(24, 30 및 32)의 발진 주기는 이들 링 발진기(24, 30 및 32)의 온도 의존성에 따라 적당한 주기에 정해지면 된다.

또한, n 종류의 발진 주기가 서로 다른 링 발진기를 마련하고, n 비트의 온도 검출 신호에 따라 하나의 링 발진기가 출력하는 신호를 선택하는 것에 의해 보다 미세한 온도 영역에 따라서 출력 클럭 신호 φOUT의 주기를 조정하여 온도 의존성을 보상해서 일정한 발진 주기의 출력 클럭 신호 φOUT를 생성할 수 있다.

(실시예 3)

도 9는 본 발명의 실시예 3에 따른 온도 보상 기능 부가 클럭 발생기(3)의 구성을 개략적으로 도시하는 도면이다. 도 9에 있어서, 온도 검출 회로(4)는 온도 의존성을 갖는 기준 전압 VREF를 발생하는 기준 전압 발생 회로(40)를 포함한다. 이 기준 전압 발생 회로(40)의 구성은, 예를 들면 도 7에 나타내는 구성과 동일하며, 도 10에 도시하는 바와 같이 정의 온도 계수를 갖는 기준 전압 VREF가 생성된다.

가변 클럭 발생기(5)는 기준 전압 VREF에 의해 발진 주기가 변경되는 전압 제어형 링 발진기(42)로 구성된다. 이 전압 제어형 링 발진기(42)는 그 제어 전압으로서 기준 전압 VREF를 받아서 기준 전압 VREF의 전압 레벨이 상승하면, 그 발진 주기가 짧아진다. 즉, 도 11에 도시하는 바와 같이, 온도 상승에 따라서 전압 제어형 링 발진기(42)의 발진 주기가 짧아진다.

여기서, 도 11에 있어서는, 전압 제어형 링 발진기(42)의 출력 클럭 신호 φOUT의 발진 주기가 이산적으로 주기 T, T1, T2, …, Tn으로 변화되도록 나타내고 있지만, 기준 전압 발생 회로(40)로부터의 기준 전압 VREF는 도 10에 도시하는 바와 같이 온도에 따라서 연속적으로 그 전압 레벨이 변화됨에 따라서 전압 제어형링 발진기(42)의 발진 주기도 기준 전압 VREF에 따라 연속적으로 변화된다. 이것에 의해, 온도에 따라 발진 주기를 아날로그적으로 변화시킬 수 있어, 보다 정확하게 온도 보상된 출력 클럭 신호 φOUT를 생성할 수 있다.

도 12는 도 9에 도시하는 전압 제어형 링 발진기(42)의 구체적 구성의 일례를 나타내는 도면이다. 도 12에 있어서, 전압 제어형 링 발진기(42)는 기준 전압 VREF에 의존하는 기준 전류 Icst를 생성하는 기준 전류 발생 회로와, 이 기준 전류 발생 회로가 생성하는 기준 전류에 따라서 동작 전류가 설정되는 링 발진기를 포함한다.

기준 전류 발생 회로는, 전원 노드와 노드(42a) 사이에 접속되고 또한 그 게이트가 노드(42a)에 접속되는 P 채널 MOS 트랜지스터 Q20과, 노드(42a)와 접지 노드 사이에 접속되고 또한 그 게이트에 기준 전압 VREF를 받는 N 채널 MOS 트랜지스터 Q22와, 전원 노드와 노드(42b) 사이에 접속되고 또한 그 게이트가 노드(42a)에 접속되는 P 채널 MOS 트랜지스터 Q21과, 노드(42b)와 접지 노드 사이에 접속되고 또한 그 게이트가 노드(42b)에 접속되는 N 채널 MOS 트랜지스터 Q23을 포함한다.

이 기준 전류 발생 회로에 있어서는, MOS 트랜지스터 Q20 및 Q21이 커런트 미러 회로를 구성한다. 이들 MOS 트랜지스터 Q20 및 Q21은 사이즈가 동일하게 설정되어 있고, 이들 MOS 트랜지스터 Q20 및 Q21에는 동일한 크기의 기준 전류 Icst가 흐른다. MOS 트랜지스터 Q20은 MOS 트랜지스터 Q22에 기준 전류 Icst를 공급하고 있다. 이 기준 전류 Icst는 MOS 트랜지스터 Q22의 드레인 전류이며, 기준 전류 Icst의 크기는 기준 전압 VREF에 의해 설정된다.

MOS 트랜지스터 Q23은 그 게이트 및 드레인이 노드(42b)에 접속되어 있고, MOS 트랜지스터 Q21로부터 공급되는 기준 전류 Icst를 전압으로 변환시킨다.

링 발진기는 3단 종속 접속되는 CMOS 인버터 회로(43a-43c)를 포함한다. 인버터 회로(43c)의 출력 신호가 초단의 인버터(43a)의 입력으로 피드백된다. 인버터 회로(43c)의 출력 신호가 인버터(43d)에 의해 반전되어 출력 클럭 신호 φOUT가 생성된다.

CMOS 인버터 회로(43a)는, 전원 노드와 출력 노드(42c) 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 Q30 및 Q24와, 출력 노드(42c)와 접지 노드 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터 Q25 및 Q33을 포함한다. CMOS 인버터 회로(43b)는, 전원 노드와 출력 노드(42d) 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 Q30 및 Q26과, 출력 노드(42d)와 접지 노드 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터 Q27 및 Q34를 포함한다. CMOS 인버터 회로(43c)는, 전원 노드와 출력 노드 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 Q32 및 Q28과, 출력 노드(42e)와 접지 노드 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터 Q29 및 Q35를 포함한다.

MOS 트랜지스터 Q30-Q32의 게이트가 기준 전류 발생 회로의 노드(42a)에 접속되고, MOS 트랜지스터 Q33-Q35의 게이트가 노드(42b)에 접속된다. 이들 MOS 트랜지스터 Q30-Q32는 P 채널 MOS 트랜지스터 Q20과 커런트 미러 회로를 구성하고, 또한 MOS 트랜지스터 Q33-Q35가 MOS 트랜지스터 Q23과 커런트 미러 회로를 구성한다. 따라서, 이들 전류원의 MOS 트랜지스터 Q30-Q32 및 Q33-Q35에 의해 CMOS 인버터 회로(43a-43c)의 동작 전류가 결정된다. MOS 트랜지스터 Q30-Q32의 사이즈가 MOS 트랜지스터 Q20과 동일하고, 또한 MOS 트랜지스터 Q33-Q35의 사이즈가 MOS 트랜지스터 Q23의 사이즈와 동일하면, CMOS 인버터 회로(43a-43c)에서 기준 전류 Icst와 동일한 크기의 전류가 흐른다.

CMOS 인버터 회로(43a-43c)의 각각의 출력 노드(42c-42e)에는 지연용 캐패시터 C1-C3이 접속된다. 이들 캐패시터 C1-C3의 충방전 속도에 의해 CMOS 인버터 회로(43a-43c)로 구성되는 링 발진기의 발진 주기가 결정된다.

인버터(43d)는 전원 전압 VDD를 그 동작 전원 노드에서 받고 있어, 그 동작 전류는 변화하지 않는다. 이 인버터(43d)는 비교적 큰 부하를 구동하기 위한 버퍼 회로로서 동작한다.

이 도 12에 도시하는 전압 제어형 링 발진기(42)의 구성에 있어서, 기준 전압 VREF가 상승되면, 기준 전류 Icst의 전류값도 커지고, 따라서 CMOS 인버터 회로(43a-43c)의 동작 전류 Icst가 커져, 고속으로 각각의 대응하는 출력부의 캐패시터 C1-C3을 충방전하여 이 링 발진기의 발진 주기가 짧아진다. 한편, 기준 전압 VREF가 저하하면, 따라서 기준 전류 Icst의 전류값도 작게 되어, CMOS 인버터 회로(43a-43c)의 동작 전류가 작게 되어, 캐패시터 C1-C3의 충방전 속도가 시간이 늦어져, 링 발진기의 발진 주기가 길어진다.

따라서, 이 도 12에 도시하는 바와 같이 전압 제어형 링 발진기(42)를 이용하여 온도 의존성을 갖는 기준 전압 VREF를 바이어스 전압으로 해서, 이 링 발진기의 동작 전류를 설정하는 것에 의해 동작 온도에 따라 연속적으로 이 링 발진기의발진 주기를 변화시킬 수 있어, 온도 상승시에 있어서 CMOS 인버터 회로(43a-43c)의 동작 속도가 시간이 늦어지는 것을 보상할 수 있어, 정확하게 일정한 주기를 갖는 클럭 신호 φOUT를 생성할 수 있다.

또, 기준 전류 발생 회로의 MOS 트랜지스터 Q20 및 Q23과 링 발진기의 전류원으로 되는 MOS 트랜지스터 Q30-Q32, Q33-Q35의 사이즈는 동일하지 않아도 되고, 출력 클럭 신호의 주기의 온도 의존성과 기준 전압의 온도 의존성에 따라서 적당히 정해지면 된다.

이상과 같이, 본 발명의 실시예 3에 따르면, 온도 의존성을 갖는 기준 전압을 이용하여 전압 제어형 링 발진기(oscillator)의 동작 전류를 설정하고 있고, 동작 온도에 따라 연속적으로 발진 주기를 조정할 수 있으며, 동작 온도에 따라 클럭 신호의 주기가 변화되는 것을 보상할 수 있어, 안정적으로 일정한 주기를 갖는 내부 클럭 신호를 생성할 수 있다.

(실시예 4)

도 13은 본 발명의 실시예 4에 따른 온도 보상 기능 부가 클럭 발생기(3)의 구성을 도시하는 도면이다. 이 도 13에 도시하는 온도 보상 기능 부가 클럭 발생기(3)에 있어서는, 온도 검출 회로(4)에 있어서 온도 검출 신호 φA-φC를 아날로그 신호로 변환하는 디지털-아날로그 변환 회로(52)가 마련된다. 이 온도 검출 회로(4)의 다른 구성은 도 3에 나타내는 실시예 1에 있어서의 온도 검출 회로의 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세 설명은 생략한다.

한편, 가변 클럭 발생기(5)는 이 디지털-아날로그 변환 회로(52)로부터의 아날로그 신호(전압) BIAS에 따라서 그 발진 주기가 설정되는 전압 제어형 링 발진기(50)를 포함한다. 이 전압 제어형 링 발진기(50)는 도 12에 도시하는 전압 제어형 링 발진기(42)와 동일한 구성을 갖고, 기준 전압 VREF 대신에 바이어스 전압 BIAS를 받는다. 다음에, 이 도 13에 도시하는 온도 보상 기능 부가 클럭 발생기(3)의 동작을 도 14에 나타내는 신호 파형도를 참조하여 설명한다.

참조 전압 VREFR와 기준 전압 VREF1 및 VREF2의 관계는 실시예 1의 경우와 동일하며, 기준 전압 VREF1 및 VREF2는 각각 온도 X1 및 X2에서 참조 전압 VREFR와 교차하는 온도 특성을 갖는다.

온도 Θ가 X1보다 낮은 경우에는, 게이트 회로(16)로부터의 온도 검출 신호 φA가 H 레벨로 되고, 디지털-아날로그 변환 회로(52)는 바이어스 전압 BIAS로서 전압 Vbias0을 생성하여 전압 제어형 링 발진기(50)로 인가한다. 이 상태에 있어서, 전압 제어형 링 발진기(50)는 주기 T1로 발진 동작을 실행하여 출력 클럭 신호 φOUT를 생성한다.

온도 Θ가 온도 X1 및 X2 사이인 때에는, 게이트 회로(17)로부터의 온도 검출 신호 φB가 활성 상태로 되고, 디지털-아날로그 변환 회로(52)로부터의 바이어스 전압 BIAS가 전압 Vbias1로 되어, 그 전압 레벨이 상승한다. 따라서, 전압 제어형 링 발진기(50)가 주기 T2로 발진 동작을 실행하여 출력 클럭 신호 φOUT를 생성한다.

온도 Θ가 온도 X2 이상으로 되면, 게이트 회로(18)로부터의 온도 검출 신호 φC가 활성 상태로 되고, 디지털-아날로그 변환 회로(52)로부터의 바이어스 전압 BIAS가 또한 상승하여, 전압 Vbias2의 전압 레벨로 된다. 따라서, 전압 제어형 링 발진기(50)의 발진 주기가 T3으로 되어, 보다 짧은 주기로 발진 동작을 실행하여 출력 클럭 신호 φOUT를 생성한다.

멀티-비트의 온도 검출 신호 φA-φC를 생성하더라도, 디지털-아날로그 변환 회로(52)에 의해, 이들 멀티-비트 온도 검출 신호 φA-φC를 아날로그 신호(전압)로 변환하여 바이어스 전압 BIAS를 생성하는 것에 의해 동작 온도에 따라 전압 제어형 링 발진기(50)의 발진 주기를 변경할 수 있어, 온도 상승과 동시에 이 발진 주기를 짧게 하여 온도 상승에 따라 발진 주기가 길어지는 것을 보상해서 내부 클럭 신호 CLK의 실제 주기를 일정하게 유지할 수 있다.

도 15는 도 13에 도시하는 디지털-아날로그 변환 회로(52)의 구성의 일례를 나타내는 도면이다. 도 15에 있어서는, n 비트의 온도 검출 신호 φY1-φYn에 따라서 바이어스 전압 BIAS를 생성하는 회로의 구성을 도시한다. 이들 온도 변화 검출 신호 φY1-φYn이 도 13에 나타내는 온도 검출 신호 φA-φC에 대응한다.

도 15에 있어서, 디지털-아날로그 변환 회로(52)는, 참조 전압 VREFR와 노드(52b)상의 피드백 전압 VFB를 비교하는 비교 회로(52a)와, 비교 회로(52a)의 출력 신호에 따라서 전원 노드로부터 노드(52c)에 전류를 공급하는 P 채널 MOS 트랜지스터 TQ0과, 노드(52c)에 병렬로 접속되고 각각의 게이트에 온도 검출 신호 φY1-φYn을 받는 N 채널형 MOS 트랜지스터 TQ1-TQn과, MOS 트랜지스터 TQ1-TQn 각각에 대응하여 마련되는 레벨 변환 회로를 포함한다.

이들 레벨 변환 회로는 대응하는 MOS 트랜지스터 TQi와 접지 노드 사이에 직렬로 접속되는 저항 소자 Ri0 및 Ri1을 포함한다(i=1-n). 직렬 접속되는 저항 소자 Ri0 및 Ri1에 의해 노드(52c)상의 전압 BIAS를 분압하여 대응하는 전압 출력 노드 NDi(i=1-n)에 레벨 변환 전압을 생성한다.

디지털-아날로그 변환 회로(52)는, 전압 출력 노드 ND1-NDn에 대응하여 마련되고, 온도 검출 신호 φY1-φYn의 활성화시 도통시켜 대응하는 전압 출력 노드를 노드(52b)에 결합하는 선택기 SEL1-SELn을 더 포함한다. 이들 선택기 SEL1-SELn의 각각은 대응하는 온도 검출 신호 φYi(i=1-n)를 반전하여 상보의 온도 검출 신호를 생성하는 인버터와, 상보의 온도 검출 신호에 따라서 도통하는 CMOS 트랜스미션 게이트를 포함한다.

이 디지털-아날로그 변환 회로(52)에 있어서, 비교 회로(52a)는, 참조 전압 VREFR보다도 피드백 전압 VFB가 낮은 경우에는 로우 레벨의 신호를 출력하여, MOS 트랜지스터 TQ0의 콘덕턴스를 크게 해서 전원 노드로부터 노드(52c)로 전류 공급하여, 바이어스 전압 BIAS의 전압 레벨을 상승시킨다. 한편, 피드백 전압 VFB가 참조 전압 VREFR보다도 높은 경우에는, 비교 회로(52a)는 H 레벨의 신호를 출력하여 MOS 트랜지스터 TQ0을 오프 상태로 설정한다. 따라서, 이 비교 회로(52a)는 참조 전압 VREFR와 피드백 전압 VFB가 동등하게 되도록 바이어스 전압 BIAS의 전압 레벨을 조정한다. 피드백 전압 VFB는 다음 수학식으로 나타내어진다.

따라서, 바이어스 전압 BIAS는 다음 수학식으로 나타내어진다.

레벨 변환용 저항 소자 Ri0 및 Ri1의 비, Ri0/Ri1이 온도 상승과 동시에 커지도록, MOS 트랜지스터 TQ1-TQn을 온도 검출 신호 φY1-φYn에 따라서 선택적으로 온 상태로 하는 것에 의해 바이어스 전압 BIAS의 전압 레벨을 순차적으로 높게 할 수 있고, 따라서 전압 제어형 링 발진기(50)의 발진 주기를 짧게 할 수 있다.

이상과 같이, 본 발명의 실시예 4에 따르면, 멀티-비트의 온도 변화 검출 신호를 아날로그 신호로 변환하고 있고, 간단한 회로 구성으로 용이하게 클럭 신호의 발진 주기를 온도에 따라 조정할 수 있어, 온도 보상된 정확한 주기를 갖는 클럭 신호를 생성할 수 있다.

(실시예 5)

도 16은 본 발명의 실시예 5에 따른 온도 보상 기능 부가 클럭 발생기(3)의 구성을 도시하는 도면이다. 이 도 16에 도시하는 온도 보상 기능 부가 클럭 발생기(3)는, 이하의 점에서, 도 3에 나타내는 실시예 1에 따른 온도 보상 기능 부가 클럭 발생기(3)의 구성과 다르다. 즉, 제 1 기준 전압 발생 회로(62) 및 제 2 기준 전압 발생 회로(63)로는 각각 특성 설정 데이터 S1<m:0> 및 S2<1:0>가 인가된다. 이들 특성 설정 데이터 S1<m:0> 및 S2<1:0>에 따라서 기준 전압 VREF1 및 VREF2의 온도 특성 및 전압 레벨 b가 설정된다. 다른 구성은 도 3에 도시하는 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세 설명은 생략한다.

이 도 16에 도시하는 구성의 경우, 도 17에 나타내는 바와 같이 기준 전압 VREF1 및 VREF2의 온도 특성을 특성 설정 데이터 S1<m:0> 및 S2<1:0>에 따라서 변경할 수 있다. 즉, 기준 전압 VREF1 및 VREF2의 구배(slopes) 및 출발 전압 레벨을 변경할 수 있고, 따라서 참조 전압 VREFR와 기준 전압 VREF1 및 VREF2가 각각 교차하는 온도를 변경할 수 있다. 따라서, 링 발진기(21)의 성능에 따라 클럭 신호의 주파수/주기를 변경하는 온도 영역을 설정할 수 있어, 안정한 내부 클럭 신호를 생성할 수 있다.

특성 설정 데이터 S1<m:0> 및 S2<1:0>는, 테스트시에 있어서, 퓨즈의 용단(溶斷) 등에 의해 프로그램되더라도 무방하고, 또한 도 1에 도시하는 메모리 회로에 포함되는 기입/소거 제어 회로(도 30의 회로(909))의 제어하에서, 레지스터 회로에 설정되더라도 무방하다.

도 18은 도 16에 도시하는 기준 전압 발생 회로(62 및 63)의 구성의 일례를 나타내는 도면이다. 이들 기준 전압 발생 회로(62 및 63)는 회로 구성이 동일하기 때문에, 도 18에 있어서는 하나의 기준 전압 발생 회로의 구성을 대표적으로 도시한다. 이 도 18에 도시하는 기준 전압 발생 회로는 도 7에 도시하는 기준 전압 발생 회로와 이하의 점에서 서로 다르다. 즉, 출력 노드(25d)에 병렬로 각각 특성설정 데이터 비트 S1-Sn에 응답하여 도통하는 N 채널형 MOS 트랜지스터 TR1-TRn이 접속되고, 또한 이들 MOS 트랜지스터 TR1-TRn 각각과 접지 노드 사이에 저항 소자 Z1-Zn이 접속된다. 다른 구성은 도 7에 도시하는 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여하고, 상세 설명은 생략한다.

이 도 18에 도시하는 기준 전압 발생 회로의 구성에 있어서, 기준 전압 VREF는 도 7을 참조하여 나타낸 바와 같이, ｜Vthp｜·Zi/R3으로 나타내어진다. 여기서, Zi는 저항 소자 Zi(i=1-n)의 저항값을 나타낸다.

따라서, 특성 설정 데이터 비트 S1-Sn을 선택적으로 H 레벨로 설정하는 것에 의해 비율 Zi/R3의 값을 변경할 수 있고, 따라서 기준 전압 VREF의 온도 의존성 및 전압 레벨을 변경할 수 있다. 저항 소자 R3 및 Z1-Zn의 저항값을 충분히 크게 하여, MOS 트랜지스터 TR1-TRn의 도통시의 채널 저항도 온도 의존성을 무시할 수 있을 정도로 설정하는 것에 의해 이 기준 전압 VREF의 정의 온도 특성을 보존하면서 온도 의존성을 변경할 수 있고, 따라서 클럭 신호의 주기 전환 온도 영역을 변경할 수 있다.

또, 이 특성 설정 데이터 비트 S1-Sn은 1 비트만이 H 레벨로 설정되더라도 되고, 또한 복수 비트가 H 레벨로 설정되더라도 된다(출력 노드(25d)와 접지 노드 사이에 저항이 병렬로 접속된다).

(변경예 1)

도 19는 본 발명의 실시예 5의 변경예 1의 구성을 도시하는 도면이다. 이도 19에 도시하는 온도 보상 기능 부가 클럭 발생기(3)에 있어서는, 참조 전압 발생 회로(71)에 대하여 특성 설정 데이터 S0<k:0>가 인가되어, 그 참조 전압 VREFR의 온도 의존성 및 전압 레벨이 변경 가능하게 된다. 다른 구성은 도 3에 도시하는 온도 보상 기능 부가 클럭 발생기(3)의 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여하고, 그들의 상세 설명은 생략한다.

이 도 19에 도시하는 온도 보상 기능 부가 클럭 발생기(3)의 구성에 있어서는, 참조 전압 발생 회로(71)가 발생하는 참조 전압 VREFR의 온도 의존성을 특성 설정 데이터 S0<k:0>에 따라 변경할 수 있다. 따라서, 도 20에 나타내는 바와 같이, 이 참조 전압 VREFR는 온도에 대하여 일정하지 않고, 온도 Θ와 동시에 변화시킬 수 있고, 따라서 클럭 신호의 주파수/주기 전환 온도를 변경할 수 있다. 이것에 의해, 예를 들면 테스트시에 있어서, 이 링 발진기(21)의 실제 동작 속도에 따라서 주기 전환 온도 영역을 최적값으로 설정할 수 있어, 정확하게 클럭 신호의 발진 주기를 넓은 온도 범위에 걸쳐 일정하게 유지할 수 있다.

도 21은 도 19에 도시하는 참조 전압 발생 회로(71)의 구성의 일례를 나타내는 도면이다. 도 21에 있어서, 참조 전압 발생 회로(71)는 출력 노드(11d)에 병렬로 접속되고 또한 각각의 게이트에 특성 설정 데이터 비트 S00-S0k를 받는 N 채널 MOS 트랜지스터 NQ0-NQk와, 이들 MOS 트랜지스터 NQ0-NQk 각각과 노드(11e) 사이에 접속되는 저항 소자 ZR0-ZRk를 포함한다. 다른 구성은 도 6에 도시하는 참조 전압 발생 회로(11)의 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세 설명은 생략한다.

참조 전압 VREFR은 다음 수학식으로 나타내어진다.

여기서, ZRi는 노드(11d 및 11e) 사이에 접속되는 저항 소자의 저항값을 나타낸다. 특성 설정 데이터 비트 S00-S0k중의 복수 비트가 동시에 H 레벨로 설정되더라도 된다.

특성 설정 데이터 비트 S00-S0k를 선택적으로 H 레벨로 설정하는 것에 의해 저항 소자의 저항값의 비(ZRi/R1)를 변경할 수 있고, 따라서 참조 전압 VREFR의 전압 레벨 및 온도 특성을 변경할 수 있다. 특히, NPN 바이폴라 트랜지스터 QB3의 밴드갭 전압 VBE3이 부의 온도 의존성을 갖고, 계수 Vt가 정의 온도 계수를 갖고 있기 때문에, 이 저항값의 비(ZRi/R1)의 변경에 의해 참조 전압 VREFR의 온도 의존성을 정 및 부중 어느 하나로 설정할 수 있어, 넓은 온도 범위내에서 클럭 신호의 주기 전환 온도를 최적값으로 설정할 수 있다.

또, 특성 설정 데이터 SL<k:0>는, 예를 들면 테스트 결과에 근거하여 도 1에 도시하는 메모리 회로에 포함되는 기입/소거 제어 회로의 제어하에서, 최적인 온도 영역을 설정하도록 레지스터 회로 등에 저장되거나 또는 퓨즈 소자의 프로그램에 의해 설정된다.

(변경예 2)

도 22는 본 발명의 실시예 5의 변경예 2의 온도 보상 기능 부가 클럭발생기(3)의 구성을 도시하는 도면이다. 이 도 22에 도시하는 온도 보상 기능 부가 클럭 발생기(3)에 있어서는, 참조 전압 발생 회로(71)가 특성 설정 데이터 S0<k:0>에 따라서 참조 전압 VREFR의 온도 의존성 및 전압 레벨을 변경할 수 있고, 또한 제 1 및 제 2 기준 전압 발생 회로(62 및 63)는 각각 특성 설정 데이터 S1<m:0> 및 S2<n:0>에 따라서 기준 전압 VREF1 및 VREF2의 전압 레벨 및 온도 의존성을 변경할 수 있다. 다른 구성은 도 3에 도시하는 온도 보상 기능 부가 클럭 발생기(3)의 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여하고, 그 상세 설명은 생략한다.

이 도 22에 도시하는 온도 보상 기능 부가 클럭 발생기(3)의 구성은 이 실시예 5에 있어서의 앞선 2개의 실시예의 구성을 조합한 것으로, 참조 전압 VREFR 및 기준 전압 VREF1 및 VREF2의 온도 의존성 및 전압 레벨을 변경하는 것에 의해, 유연하게 클럭 주기 전환 온도를 변경할 수 있다. 따라서, 제 1 및 제 2 기준 전압 발생 회로(62 및 63)에 있어서의 온도 특성 및 전압 레벨 변환용 저항 소자의 수가 적은 경우라도, 참조 전압 VREFR의 온도 의존성 및 전압 레벨을 변경하는 것에 의해 보다 넓은 범위에 걸쳐 클럭 신호의 주기 전환용 온도를 변경할 수 있어, 링 발진기(21)의 특성에 따라서 최적인 클럭 신호 주기 전환 온도를 설정할 수 있다.

또, 이 실시예 5에 있어서의 기준 전압 및/또는 참조 전압의 온도 특성 및 전압 레벨의 변경을 실행하는 구성은 이전의 실시예 2 내지 4의 구성과 조합하여 이용되더라도 된다.

(다른 실시예)

상술한 설명에 있어서는, 비휘발성 메모리의 기입/소거용 전압 또는 내부 타이밍 결정용 마스터 클럭 신호를 발생하기 위한 클럭 발생기가 설명되어 있다. 그러나, 예를 들면 다이나믹 랜덤 액세스 메모리(DRAM)와 같이, 내부에서 복수 종류의 전압, 즉 선택 워드선상에 전달되는 고전압 및 메모리 셀 어레이 기판 영역에 인가되는 부의 기판 바이어스 전압 등을 차지 펌프 동작에 따라서 발생하는 경우, 이와 같은 차지 펌프 동작을 실행하기 위한 클럭 신호를 발생하는 회로에 대해서도 본 발명을 적용할 수 있다.

이상과 같이, 본 발명에 의하면, 내부 클럭 신호를 발생하는 클럭 발생 회로의 발진 주기를 온도에 따라 변경 가능하게 하고 있기 때문에, 넓은 온도 범위에 걸쳐 안정적으로 일정한 주기의 클럭 신호를 생성할 수 있어, 내부 동작을 안정화시킬 수 있다.

이상 설명한 바와 같이, 본 발명에 의하면, 넓은 동작 온도 범위에 걸쳐 안정적으로 클럭 신호를 공급할 수 있는 클럭 발생 회로를 내장하는 반도체 집적 회로 장치와, 넓은 동작 온도 범위에 걸쳐 안정적으로 클럭 신호를 발생할 수 있는 집적화에 적합한 클럭 발생 회로, 및 비휘발성 메모리에서 이용되는 클럭 신호를 안정적으로 공급할 수 있는 내장형 클럭 발생 회로를 얻을 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

데이터를 기억하는 비휘발성 메모리 회로와,

상기 메모리 회로가 이용하는 클럭 신호를 생성하기 위한 클럭 발생 회로와,

동작 온도를 검출하고, 해당 검출 동작 온도를 나타내는 온도 검출 결과를 생성하는 온도 검출 회로와,

상기 온도 검출 회로의 검출 출력에 따라서 상기 클럭 발생 회로가 발생하는 클럭 신호의 주기를 변경하기 위한 주기 변경 회로와,

상기 클럭 발생 회로로부터 발생된 클럭 신호에 따라, 상기 비휘발성 메모리 회로의 기억 데이터를 리라이트하기 위해 필요로 하는 전압을 발생하는 전압 발생 회로를 구비하는

반도체 집적 회로 장치.
데이터를 저장하는 메모리 회로와,

상기 메모리 회로와 동일 반도체 기판상에 집적화되고, 동작 온도를 검출하기 위한 온도 검출 회로와,

상기 메모리 회로와 동일 반도체 기판상에 집적화되고, 상기 온도 검출 회로의 출력 신호에 따라서 주기가 변경되는 클럭 신호를 생성하는 클럭 발생 회로를 구비하고,

상기 클럭 신호는 상기 메모리 회로에서 이용되고,

상기 온도 검출 회로는 동작 온도에 의존하는 전압 레벨을 갖는 기준 전압을 발생하는 회로를 구비하며,

상기 클럭 발생 회로는 상기 기준 전압에 따라 발진 주기가 설정되는 전압 제어 발진 회로를 구비하는

반도체 집적 회로 장치.
제 1 항 또는 제 2 항에 있어서,

상기 온도 검출 회로는 서로 온도 특성이 다른 기준 전압의 비교에 근거하여 온도를 검출하고,

상기 클럭 신호는 상기 온도 검출 결과에 따라, 아날로그 또는 디지털중 어느 하나의 형태에 따라서 주기가 변경되는

반도체 집적 회로 장치.