KR101415702B1 - 지연 회로 - Google Patents

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Abstract

지연 회로가 개시되다. 본 발명의 일 실시예에 따른 지연 회로는 지연 라인, 가변 전압 제공부, 및 다수개의 로딩 커패시터들을 구비한다. 지연 라인은 직렬 연결된 다수개의 지연 셀들을 구비한다. 가변 전압 제공부는 온도에 정비례하거나 반비례하는 전압 값을 출력한다. 다수개의 로딩 커패시터들은 일단이 상기 다수개의 지연 셀들 각각의 출력단에 연결되며, 다른 일단이 상기 가변 전압 제공부 출력단에 연결된다. 로딩 커패시터는 양단 사이에 양의 전압 값이 인가될 때, 온도가 증가함에 따라서 감소하는 커패시터 값을 갖는다. 본 발명의 일 실시예에 따른 지연 회로는 온도가 증가함에 따라서 감소된 커패시턴스를 갖는 커패시터를 이용함으로써, 온도 증가에 따른 지연 회로의 지연량 증가를 방지할 수 있다.

Description

지연 회로{Delay circuit}
본 발명은 지연 회로에 관한 것으로, 특히 온도 증가에 따른 지연 회로의 지연량 증가를 방지할 수 있는 지연 회로에 관한 것이다.
집적 회로들(ICs)은 다양한 신호들과 정보로 동작하는 복잡한 회로들을 종종 포함한다. 복잡한 동작을 회로들에 접목시키기 위하여, IC는 그 동작을 조절하고, 상기 동작 타이밍을 조절하는 데에 전형적으로 하나 이상의 클럭 신호들을 포함한다. 통신, 신호 프로세싱과 같은 다른 응용 기술들에서도 클럭 신호들과 더불어 신호 소스들 및 신호 소스 발생기들을 사용한다. 회로 설계자들은 다양한 회로들, 다양한 공정, 전압 온도 변수들 그리고 사용자 응용 등에 순응할 수 있는 클럭 발생 회로와 신호 소스 회로를 원한다.
인버터들과 링 오실레이터들을 포함하는 다양한 방법으로 클럭 또는 기준 신호들을 발생시킬 수 있다.
도 1은 IPTAT 특성을 나타내는 그래프이다.
IPTAT는 inversely proportional to absolute temperature의 약자로써, 어떠한 값이 온도의 변화에 따라서 반비례하여 변화하는 특성을 뜻한다.
도 1을 참조하면, 101 곡선은 주파수(frequency)의 값이 온도 변화에 따라서 반비례적으로 변화하는 특성을 나타낸다.
도 2는 PTAT 특성을 나타내는 그래프이다.
PTAT는 proportional to absolute temperature의 약자로써, 어떠한 값이 온도의 변화에 따라서 비례하여 변화하는 특성을 뜻한다.
도 2을 참조하면, 105 곡선은 주파수의 값이 온도 변화에 따라서 비례적으로 변화하는 특성을 나타낸다.
도 3은 일반적인 링 오실레이터를 나타내는 도면이다.
링 오실레이터(300)는 홀수개의 인버터들(331, 322, 225)로 이루어져 있다.
전형적인 링 오실레이터는 상술한 클럭 신호 발생에 있어서 일부 불리한 점을 가지고 있다.
예컨대, 온도가 상승함에 따라 각각의 인버터는 그 지연 시간이 길어진다. 지연 시간이 길어진다는 것은 클럭 신호 발생 주기(T: period)가 길어지는 것을 뜻한다. 따라서, 지연 시간 증가에 따라서 링 오실레이터는 그 동작 주파수가 낮아지는 문제점들이 있다. 링 오실레이터(200)의 동작 주파수 특성은 도 1에서 전술한 IPTAT 특성을 갖는 것이다.
상술한 바와 같이, 인버터와 링 오실레이터는 온도 의존성이 상당히 높다. 따라서, 온도 증가에 따른 지연량 증가를 보상하지 않으면, 회로가 정상적으로 작동하지 못하게 되는 문제가 있다.
상술한 오실레이터의 온도 변화에 따른 특성 변화를 보상하기 위하여, 모스 트랜지스터들의 전압 바이어스를 높이는 방법이 있다. 인버터에 이용되는 모스 트랜지스터들에 바이어스 전압을 인가함으로써, 온도 변화에 따른 지연량 증가를 방지하는 방법이다. 그러나, 이 방법은 저 전압 동작과 고속 동작의 한계를 지니는 문제점이 있다.
즉, 바이어스 된 오실레이터는 고 전압 값의 입 출력만 가능하며, 저 전압 값을 가진 신호의 입 출력은 불가능하다. 또한, 고주파수 영역에서의 동작이 불가능하므로, 동작 주기가 길며 그에 따라서 고속 동작이 불가능하다. 일 예로, 70nm DRAM에 있어서, 1.35V의 전압이 인가될 때의 최대 동작 주파수는 1MHz이며, 그 이상의 주파수에서 동작할 수 없다.
본 발명이 이루고자 하는 기술적 과제는 온도 보상된 지연 회로를 제공하는데 있다.
본 발명의 일 실시예에 따른 지연 회로는 지연 라인, 가변 전압 제공부, 및 다수개의 로딩 커패시터들을 구비한다.
지연 라인은 직렬 연결된 다수개의 지연 셀들을 구비한다. 가변 전압 제공부는 온도에 정비례하거나 반비례하는 전압 값을 출력한다.
다수개의 로딩 커패시터들은 일단이 상기 다수개의 지연 셀들 각각의 출력단에 연결되며, 다른 일단이 상기 가변 전압 제공부 출력단에 연결된다.
로딩 커패시터는 양단 사이에 양의 전압 값이 인가될 때, 온도가 증가함에 따라서 감소하는 커패시터 값을 갖는다.
바람직하게, 가변 전압 제공부는 지연 셀이 낮은 전원 전압 및 높은 전원 전압을 논리 로우 신호 및 논리 하이 신호로 출력할 때, 상기 낮은 전원 전압보다 크고 상기 높은 전원 전압보다 작은 전압 값을 제공한다.
바람직하게, 지연 라인은 n 개의 지연 셀들을 구비한다. 그리고, 지연 라인에 있어서, 첫 번째 단에 연결된 제1 지연 셀의 입력단은, 마지막 단에 연결된 제 n 지연 셀의 출력단과 연결된다.
바람직하게, 가변 전압 제공부는 상기 온도에 반비례하는 전압 값을 출력한다. 로딩 커패시터는 게이트 단자가 상기 다른 일단이 된다.
바람직하게, 로딩 커패시터는 양단에 인가되는 전압 값이 0 볼트 보다 클 때, 양단에 인가되는 전압 값에 비례하여 커패시턴스를 증가 또는 감소시킨다.
바람직하게, 로딩 커패시터는 N-well 상에 고농도 도핑 된 N 형 불순물 영역들을 구비하는 축적 모스 커패시터로 이루어진다.
바람직하게, 지연 셀은 인버터로 이루어진다.
바람직하게, 지연 셀은 낸드 게이트, 노아 게이트, 또는 배타적 노아 게이트로 이루어진다.
본 발명의 일 실시예에 따른 지연 회로는 온도가 증가함에 따라서 감소된 커패시턴스를 갖는 커패시터를 이용함으로써, 온도 증가에 따른 지연 회로의 지연량 증가를 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 지연 회로는 동작 전압 범위의 영향을 받지 않으며, 저 전압 영역에서 동작할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4a는 본 발명에 따른 지연 회로를 나타내는 도면이다.
도 4a를 참조하면, 본 발명에 따른 지연 회로(400)는 지연 라인(410) 및 가변 전압 제공부(430)를 구비한다. 지연 라인(410)은 다수개의 지연 셀들(415, 416, 417)을 포함한다.
본 발명에 따른 지연 라인(410)은 입력 단인 제1 노드(N1)와 출력 단인 제4 노드(N4)가 연결되지 않은 채 입력 신호를 일정 시간 지연 시켜 출력하는 지연 라인으로 이용될 수 있다. 또한, 지연 라인(410)의 입력 단인 제1 노드(N1)와 출력 단인 제4 노드(N4)가 피드백 루프로 연결되어, 계속하여 발진된 신호를 출력하는 링 오실레이터로 이용될 수 있다.
지연 라인(410)은 다수개의 지연 셀들을 이용하여, 입력 신호인 제1 노 드(N1)에 인가되는 신호를 일정 지연량만큼 지연하여 출력한다. 여기서, 일정 지연량은 이용되는 지연 셀의 소자 특성에 따라 각각 다른 값을 가지며, 사용자의 설계에 따라서 달라질 수 있다.
도 4a에서는 지연 셀로 인버터(inverter)가 이용된 경우를 예로 들어서 도시하였다. 그러나, 인버터 대신에 낸드 게이트(NAND gate), 노아 게이트(NOR gate), 또는 배타적 노아 게이트(XNOR gate) 등이 이용될 수 있다.
여기서, 낸드 게이트, 노아 게이트, 또는 배타적 노아 게이트의 경우, 두 개의 입력 단자를 가진다. 상기 두 개의 입력단자는 하나의 입력 신호를 공통 입력받게 된다. 낸드 게이트를 예로 들어 반전 동작을 설명하면, 0 이라는 입력 신호가 인가되면, 0 값은 각각 두 개의 낸드 게이트 입력단으로 인가된다. 낸드 게이트는 (0, 0)의 입력 값을 논리합하여 반전시키므로 결국 1의 값을 출력하게 된다. 상술한 바와 같이, 반전 지연 소자로써, 인버터 대신에 게이트(NAND gate), 노아 게이트(NOR gate), 또는 배타적 노아 게이트(XNOR gate) 등을 이용할 수 있다.
가변 전압 제공부(430)는 온도 증가에 정비례하여 증가되는 전압 값(이하 'PTAT 전압(proportional to absolute temperature voltage)')을 제공하거나, 온도 증가에 반비례하여 증가되는 전압 값(이하 'inversely proportional to absolute temperature voltage)')을 제공한다. 여기서, PTAT 전압이 제공될지 IPTAT 전압이 제공될지는 이하에서 설명할 가변 커패시터(421, 422, 423)의 배치 방향에 따라서 달라진다.
바람직하게, 가변 전압 제공부(430)는 낮은 전원 전압(Vss)보다 크고 높은 전원 전압(Vdd)보다 작은 값을 갖는 전압을 출력한다. 즉, V_gen은, Vss < V_gen <Vdd 의 범위를 갖는 것이다. 여기서, 낮은 전원 전압과 높은 전원 전압은 각각 인버터의 동작 전압이 되다. 즉, 인버터는 낮은 전원 전압을 논리 로우 신호로 출력하고, 높은 전원 전압을 논라 하이 신호로 출력한다. 낮은 전원 전압으로 접지 전압이 이용될 수 있다. 따라서, 이하에서는 접지 전압(Vground)(0V 값을 갖는 전압)이 낮은 전원 전압으로 이용된 경우를 예로 들어 설명한다.
도 4a를 참조하면, 각각의 지연 셀(예를 들어, 415)은 내부적으로 출력 단자인 제2 노드(N2)에 연결되는 로딩 커패시터(loading capacitor)(421)를 구비한다. 로딩 커패시터는 지연 셀에 있어서, 출력 전압을 외부로 출력하기 위하여 지연 셀의 출력단 측에 연결되어 있는 커패시터를 뜻한다. 로딩 커패시터(421)는 지연 셀인 인버터(411)의 내부에 구비되나, 설명의 편의상 도 4a에 도시된 바와 같이 인버터(411)의 출력단에 연결시켜 도시하였다.
로딩 커패시터(421)는 양단 사이에 인가되는 전압 값에 응답하여, 지연 회로의 온도 상승에 따른 지연량 증가를 보상한다. 로딩 커패시터(421)의 구성 및 동작은 이하의 도 4b 및 도 4c에서 상세히 설명하도록 한다.
도 4b는 도 4a의 지연 회로에 구비되는 로딩 커패시터를 나타내는 도면이다.
도 4b를 참조하면, 본 발명에 따른 지연 셀(415)의 내부에 구비되는 로딩 커패시터(421)는 N-well(451) 및 N형 고농도 도핑 영역(452, 453)을 구비한다. 커패시터의 일단은 N-well(451)에 형성된 단자(Vb)(이하에서, Vb 단자를 '커패시터의 바디 단자'라 한다)가 되며, 다른 일단은 게이트(455) 상에 형성된 단자(Vg)(이하에서는 Vg 단자를 '커패시터의 게이트 단자'라 한다)가 된다. 여기서, 게이트(455)는 N형 고농도 도핑 영역들(452, 453) 사이의 상부에 형성된다. 구체적으로, 게이트(455) N-well(451)의 사이에는 게이트 옥사이드(gate oxide)(456)가 형성되게 된다. 즉 커패시터의 양단에 걸리는 전압은 Vgb가 되는 것이다.
도 4b에 도시된 N형 우물(N-well)에 N형 불순물을 고농도로 도핑하여 형성한 커패시터를 축적 모스 커패시터(accumulation MOS capacitor)라 한다. 본 발명에 따른 지연 회로(400)는 내부의 로딩 커패시터로 축적 모스 커패시터를 이용하는 것이다. 이하에서 설명할 도 5a 및 도 6a에 도시된 커패시터로는 모두 도 4b에 도시된 축적 모스 커패시터가 이용된다. 이하에서는 호칭의 편의상, 도 4b의 커패시터를 가변 커패시터라고 한다.
도 4c는 도 4b의 커패시터의 전압-커패시턴스 특성 곡선을 나타내는 도면이다.
도 4c를 참조하면, 도 4b에 도시된 커패시터의 커패시턴스(capacitance)(Cap.)는 게이트(455)와 N-well(451) 사이에 걸리는 전압 Vgb 값에 따라서 서로 다른 특성을 갖는다. 전압 Vgb가 0 이하의 값을 가지는 <a>영역에서는, 전압 Vgb의 변화와 무관하게 커패시턴스(Cap.)는 일정한 값을 갖는다.
그리고, 전압 Vgb가 0보다 큰 값을 가지는 <b>영역에서는, 커패시턴스는 전압 Vgb의 증가에 비례적으로 증가하는 값을 갖는다.
도 5a는 도 4a의 지연 회로의 일 변형 예를 구체적으로 나타내는 도면이다.
도 5a를 참조하면, 지연 회로(500)는 가변 전압 제공부로써 IPTAT 전압 제공부(431)를 구비한다. 그리고, 각각의 인버터의 출력단(N2, N3, 또는 N4)은 가변 커패시터의 바디 단자(Vb)와 연결되고, 가변 커패시터의 게이트 단자(Vg)는 IPTAT 전압 제공부(431)와 연결된다.
IPTAT 전압 제공부(431)는 온도 증가에 따라서 반비례하는 값을 가지는 전압 값(V_gen)을 출력한다. IPTAT 전압 제공부(431)에서 출력되는 전압 값은 접지 전압(Vground)보다 크고 높은 전원 전압(Vdd)보다 작은 값이 된다. 즉, V_gen은, 0< V_gen <Vdd 의 범위를 갖는 것이다.
도 5a의 지연 회로(500)의 지연 셀들(415, 416, 417)의 구성은 도 4a에서 이미 설명하였으므로 상세한 설명은 생략하도록 한다.
도 5b는 도 5a의 지연 회로의 동작을 설명하기 위한 그래프들이다.
도 5b 및 도 5a를 참조하면, 550 그래프는 IPTAT 전압 제공부의 출려 전압 V_gen(551) 및 인버터(예를 들어, 411)가 출력하는 논리 로우 신호(553)를 도시하였다. 인버터(411)가 출력하는 논리 하이 신호는 Vdd 전압 레벨이 된다.
560 그래프는 온도 변화에 따라서 가변 커패시터(예를 들어, 511)의 양단에 걸리는 전압 Vgb의 변화를 나타내는 그래프이다.
570 그래프는 온도 편화에 따라 가변 커패시터의 커패시턴스(C) 변화를 나타내는 그래프이다.
먼저, 도 5a의 지연 회로(500)의 IPTAT 전압 제공부(431)는 온도 증가에 따라서 감소하는 전압(V_gen)을 가변 커패시터(511)의 게이트 단자(Vg)로 출력한다. V_gen 전압은 551 곡선의 형태를 갖는다.
인버터(411)의 출력 신호가 논리 하이(Vdd)일 때, Vgb 값은 음의 값이 된다. Vgb=Vg-Vb 이며, Vb 단자에 걸리는 전압이 Vg 단자에 걸리는 전압보다 더 크기 때문이다. 가변 커패시터(511)는 도 4c에 도시된 곡선과 같은 특성을 가지므로, 가변 커패시터는 일정한 커패시턴스를 갖는다.
인버터(411)의 출력 신호가 논리 로우(0 volt)일 때, Vgb 값은 양의 값이 된다. 가변 커패시터의 양단에 걸리는 전압 Vgb는 561 곡선과 같이 나타난다.
가변 커패시터(511)의 커패시턴스는 양단에 인가되는 전압 값에 비례한다. 따라서, 가변 커패시터(511)의 커패시턴스(C)는 571 곡선으로 도시된 바와 같이, 온도가 증가함에 따라서 감소된 값을 갖는다.
따라서, 온도가 증가함에 따라서 지연셀의 로딩 커패시터의 커패시턴스가 작아진다. 지연량은
Figure 112007075410750-pat00001
수식에 의하여 결정된다. 여기서, R은 인버터의 자체 저항, C는 인버터의 커패시턴스가 된다. 따라서, 로딩 커패시터의 커패시턴스의 감소로 인하여, 온도가 증가함에 따라서 지연량이 감소하게 된다. 즉, 온도 증가에 따른 지연량 증가를 방지할 수 있는 것이다.
또한, 본 발명에 따른 지연 회로(500)는 입력 및 출력 전압의 동작 범위에 영향을 받지 않는다. 즉, 저전압 동작이 가능하다.
도 6a는 도 4a의 지연 회로의 다른 변형 예를 구체적으로 나타내는 도면이다.
도 6a를 참조하며, 지연 회로(600)는 가변 전압 제공부로써 PTAT 전압 제공 부(432)를 구비한다. 그리고, 각각의 인버터의 출력단(N2, N3, 또는 N4)은 가변 커패시터의 게이트 단자(Vg)와 연결되고, 가변 커패시터의 바디 단자(Vb)는 PTAT 전압 제공부(432)와 연결된다.
PTAT 전압 제공부(432)는 온도 증가에 따라서 비례하는 값을 가지는 전압 값(V_gen)을 출력한다. PTAT 전압 제공부(432)에서 출력되는 전압 값은 접지 전압(ground voltage)보다 크고 높은 전원 전압(Vdd)보다 작은 값이 된다. 즉, V_gen은, 0< V_gen <Vdd 의 범위를 갖는 것이다.
다른 구성은 도 4a 및 도 5a에서 설명한 지연회로들(400, 500)의 구성과 동일하므로, 상세한 설명은 생략하도록 한다.
도 6b는 도 6a의 지연회로의 동작을 설명하게 위한 그래프들이다.
도 6b 및 도 6a를 참조하면, 650 그래프는 PTAT 전압 제공부(432)에서 출력되는 전압 V_gen(652) 및 인버터(예를 들어, 411)가 출력하는 논리 하이 신호(651)를 도시하였다. 인버터(411)가 출력하는 논리 로우 신호는 접지 전압인 0V 전압이 된다.
660 그래프는 온도 변화에 따라서 가변 커패시터(예를 들어, 611)의 양단에 걸리는 전압 Vgb의 변화를 나타내는 그래프이다.
670 그래프는 온도 변화에 따라 가변 커패시터(611)의 커패시턴스(C) 변화를 나타내는 그래프이다.
먼저, 도 6a의 지연회로(600)의 PTAT 전압 제공부(432)는 온도 증가에 따라서 증가하느 전압 값(V_gen)을 가변 커패시터(611)의 바디 단자(Vb)로 출력한다. V_gen 전압은 652 곡선의 형태를 갖는다.
인버터(411)의 출력 신호가 논리 로우(0V)일 때, Vgb 값은 음의 값이 된다. 따라서, 가변 커패시터(611)는 일정 커패시턴스를 갖는다.
인버터(411)의 출력 신호가 논리 하이(Vdd) 일 때, Vgb의 값은 Vgb=Vg-Vb로 양의 값이 된다. 가변 커패시터의 양단에 걸리는 전압 Vgb는 661 곡선과 같이 나타난다.
가변 커패시터(611)의 커패시턴스는 양단에 인가되는 전압 값에 비례한다. 따라서, 가변 커패시터(611)의 커패시턴스(C)는 671 곡선으로 도시된 바와 같다. 온도가 증가함에 따라서 감소된 값을 갖는 것이다.
도 6a의 지연 회로(600)는 도 5a의 지연 회로(500)와 같이, 온도가 증가함에 따라서 로딩 커패시터(가변 커패시터)의 커패시턴스가 작아진다. 따라서, 로딩 커패시턴의 커패시턴스 감소로 인하여, 온도가 증가하더라도 지연량이 증가되지 않을 수 있는 것이다. 즉, 온도 증가에 다른 지연량 증가를 방지할 수 있다.
도 7은 본 발명의 효과를 보여주기 위한 도면이다.
도 7을 참조하면, 온도 증가에 따른 지연 셀의 동작 주기(operating period) 변화를 나타내는 도면이다 도시되어 있다. x 축은 온도를 나타내며, 단위는 섭씨 도가 된다. y 축은 지연 셀의 동작 주기를 나타내며, 단위는 nsec(nano second)가 된다.
710 곡선은 종래의 링 오실레이터에서의 동작 주기 변화를 나타내는 곡선이다. 720 곡선은 본 발명의 일 실시예에 따른 지연 회로(400)에서의 동작 주기 변화 를 나타내는 곡선이다.
기존의 링 오실레이터에서의 변화 곡선(710)은 온도 증가에 따라서 주기가 급격히 증가하는 것을 알 수 있다. 이에 반하여, 본 발명에 따른 지연 회로(400)에서는 온도 증가에 따라서 주기의 변화가 조금밖에 일어나지 않는다. 즉, 본 발명에 따른 지연 회로(400)는 기존의 링 오실레이터에 비하여 온도 변화의 영향을 덜 받으며, 온도 변화로 인하여 발생하는 지연량을 보상할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 IPTAT 특성을 나타내는 그래프이다.
도 2는 PTAT 특성을 나타내는 그래프이다.
도 3은 일반적인 링 오실레이터를 나타내는 도면이다.
도 4a는 본 발명에 따른 지연 회로를 나타내는 도면이다.
도 4b는 도 4a의 지연 회로에 구비되는 로딩 커패시터를 나타내는 도면이다.
도 4c는 도 4b의 커패시터의 전압-커패시턴스 특성 곡선을 나타내는 도면이다.
도 5a는 도 4a의 지연 회로의 일 변형예를 구체적으로 나타내는 도면이다.
도 5b는 도 5a의 지연 회로의 동작을 설명하기 위한 그래프들이다.
도 6a는 도 4a의 지연 회로의 다른 변형예를 구체적으로 나타내는 도면이다.
도 6b는 도 6a의 지연회로의 동작을 설명하게 위한 그래프들이다.
도 7은 본 발명의 효과를 보여주기 위한 도면이다.

Claims (17)

  1. 직렬 연결되며 다수개의 지연 셀들을 구비하는 지연 라인;
    온도에 정비례하거나 반비례하는 전압 값을 출력하는 가변 전압 제공부를 구비하며,
    상기 지연 셀은
    일단이 상기 다수개의 지연 셀들 각각의 출력단에 연결되며, 다른 일단이 상기 가변 전압 제공부 출력단에 연결되는 로딩 커패시터를 포함하며,
    상기 가변 전압 제공부는, 온도 증가에 따라 상기 로딩 커패시터의 양단에 인가되는 전압이 감소되도록 하기 위하여, 온도 증가에 따라 정비례하거나 반비례하는 가변 전압을 제공하며,
    상기 로딩 커패시터는
    양단 사이에 양의 전압 값이 인가될 때, 온도가 증가함에 따라서 커패시턴스 가 감소하게 되고, 음의 전압 값이 인가될 때, 커패시턴스가 일정하게 유지되는 것을 특징으로 하는 지연 회로.
  2. 제1항에 있어서, 상기 가변 전압 제공부는
    상기 지연 셀이 낮은 전원 전압 및 높은 전원 전압을 논리 로우 신호 및 논리 하이 신호로 출력할 때, 상기 낮은 전원 전압보다 크고 상기 높은 전원 전압보다 작은 전압 값을 제공하게 되는 것을 특징으로 하는 지연 회로.
  3. 제2항에 있어서,
    상기 지연 라인은
    홀수인 n 개의 지연 셀들을 구비하며,
    상기 지연 라인에 있어서,
    첫 번째 단에 연결된 제1 지연 셀의 입력단은, 마지막 단에 연결된 제 n 지연 셀의 출력단과 연결되는 것을 특징으로 하는 지연 회로.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제2항에 있어서,
    상기 가변 전압 제공부는
    상기 온도에 반비례하는 전압 값을 출력하며,
    상기 로딩 커패시터는
    게이트 단자가 상기 다른 일단이 되는 것을 특징으로 하는 지연 회로.
  11. 삭제
  12. 삭제
  13. 제2항에 있어서,
    상기 가변 전압 제공부는
    상기 온도에 비례하는 전압 값을 출력하며,
    상기 로딩 커패시터는
    게이트 단자가 상기 일단이 되는 것을 특징으로 하는 지연 회로.
  14. 제10항 또는 제13항에 있어서, 상기 로딩 커패시터는
    양단에 인가되는 전압 값이 0 볼트 보다 클 때, 상기 양단에 인가되는 전압 값에 비례하여 커패시턴스를 증가 또는 감소시키는 것을 특징으로 하는 지연 회로.
  15. 제14항에 있어서, 상기 로딩 커패시터는
    N-well 상에 고농도 도핑 된 N 형 불순물 영역들을 구비하는 축적 모스 커패시터로 이루어지는 것을 특징으로 하는 지연 회로.
  16. 제1항에 있어서, 상기 지연 셀은
    인버터로 이루어지는 것을 특징으로 하는 지연 회로.
  17. 삭제
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