KR20190025075A - 부가 기반 전류원을 이용한 링 발진기 - Google Patents

부가 기반 전류원을 이용한 링 발진기 Download PDF

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Abstract

본 발명은 부가 기반 전류원을 이용한 링 발진기이 개시된다. 본 발명의 링 발진기는 복수의 PMOS 트랜지스터를 구비하고, 전원단으로부터 공급된 전원이 공정 및 온도의 변화에도 일정한 전류로 출력되도록 자가 보상을 하는 공급 전류원, 공급 전류원으로부터 자가 보상된 전류를 공급받고, 자가 보상된 전류에 대한 주파수를 발진하는 인버터부 및 인버터부로부터 발진된 발진 주파수에 대한 전류를 출력하는 싱크 전류원을 포함한다.

Description

부가 기반 전류원을 이용한 링 발진기{Ring oscillator using addition-based current source}
본 발명은 링 발진기 기술에 관한 것으로, 더욱 상세하게는 공정 및 온도의 변화에 대한 자가 보상을 하는 부가 기반 전류원을 이용한 링 발진기에 관한 것이다.
종래의 링 발진기(ring oscillator)는 칩과 칩 간의 부정합(mismatch), 칩 내부에서의 공정(process) 및 온도에 의한 부정합 등에 의해 출력 주파수의 정확도가 매우 민감하게 변화하는 문제점이 있다. 이러한 문제들을 해결하기 위해 1% 내지 10%의 정확도를 갖는 공정과 온도 보상이 된 링 발진기가 많이 연구되었다.
외부에서 크리스털(crystal) 발진기를 통해 기준 주파수(reference frequency)를 공급하여 클록을 출력하는 PLL(Phase Locked Loop) 기반의 발진기가 제안되었다. 또 다른 방법은 다른 공정 및 온도 조건하에 발진기를 제조한 후, 테스트를 통해 조절 파라미터를 얻어 이를 이용하여 링 발진기의 지연(delay)을 추정 및 조절하여 공정 및 온도에 따른 링 발진기의 정확도를 높였다.
그러나 전술된 종래 방법은 외부 칩을 이용하고, 발진기를 사전 제작하여 테스트를 해야 하는 문제점이 있다. 이러한 방법을 피하기 위해 제안된 발진기는 발진기의 출력변화(느림/빠름)를 감지하여 발진기를 제어하는 전류 또는 전압을 조정하여 변화의 반대 방향으로 보정하거나, 링 발진기의 단수를 조절하는 방법이 제안되었다. 하지만 이 방법을 적용하기 위해 제어하는 전압 또는 전류를 공정과 온도에 영향을 적게 받도록 설계하다보니 출력 주파수가 수 MHz로 제한되는 문제가 있었다.
일 실시예로, 도 1에서 종래의 단일 트랜지스터를 이용한 커런트-스타브드(current-starved)구조를 가지는 링 발진기가 도시된다. 종래의 커런트-스타브드 구조의 링 발진기는 전류원과 홀수단으로 구성된 인버터들로 구성되어 있으며, Ibp는 공급(source) 전류원이고, Ibp은 싱크(sink) 전류원이다. 이 때, 각각의 전류원 Ibp와 Ibp은 단일 트랜지스터로 구성되어있다. 따라서, 종래의 커런트-스타브드 구조의 링 발진기는 전류원이 공정 및 온도 변화에 의해 주파수 변화량이 직접적인 영향을 미치는 문제가 있다.
한국등록특허공보 제10-0655454호(2006.12.01.)
본 발명이 이루고자 하는 기술적 과제는 공정 및 온도의 변화에 대한 자가 보상을 하는 부가 기반 전류원을 이용한 링 발진기를 제공하는데 목적이 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 부가 기반 전류원을 이용한 링 발진기는 복수의 PMOS 트랜지스터를 구비하고, 전원단으로부터 공급된 전원이 공정 및 온도의 변화에도 일정한 전류로 출력되도록 자가 보상을 하는 공급 전류원, 상기 공급 전류원으로부터 자가 보상된 전류를 공급받고, 상기 자가 보상된 전류에 대한 주파수를 발진하는 인버터부 및 상기 인버터부로부터 발진된 발진 주파수에 대한 전류를 출력하는 싱크 전류원을 포함한다.
본 발명의 다른 실시예에 따른 부가 기반 전류원을 이용한 링 발진기는 복수의 PMOS 트랜지스터를 구비하고, 전원단으로부터 공급된 전원이 공정 및 온도의 변화에도 일정한 전류로 출력되도록 제1 자가 보상을 하는 공급 전류원, 상기 공급 전류원으로부터 제1 자가 보상된 전류를 공급받고, 상기 제1 자가 보상된 전류에 대한 주파수를 발진하는 인버터부 및 복수의 NMOS 트랜지스터를 구비하고, 상기 인버터부로부터 발진된 발진 주파수에 대한 전류가 공정 및 온도의 변화에도 일정한 전류로 출력되도록 제2 자가 보상한 후, 상기 제2 자가 보상된 전류를 출력하는 싱크 전류원을 포함한다.
또한 상기 공급 전류원은, 드레인단이 상기 전원단과 연결되고, 게이트단이 임계전압을 공급하는 임계치 공급단과 연결되며, 소스단이 상기 인버터부와 연결되는 제1 PMOS 트랜지스터, 드레인단이 상기 전원단과 연결되고, 게이트단이 임계전압을 공급하는 임계치 공급단과 연결되는 제2 PMOS 트랜지스터, 드레인단이 상기 전원단과 연결되고, 게이트단이 상기 제2 PMOS 트랜지스터의 소스단과 연결되며, 소스단이 상기 인버터부와 연결되는 제3 PMOS 트랜지스터 및 일단이 상기 제2 PMOS 트랜지스터의 소스단과 연결되고, 타단이 그라운드(GND)와 연결되는 제1 저항를 포함하는 것을 특징으로 한다.
또한 상기 공급 전류원은, 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터를 동일한 스펙(spec)으로 구비하고, 공통중심(common centroid)구조로 레이아웃(layout)하는 것을 특징으로 한다.
또한 상기 공급 전류원은, 상기 공정 및 온도의 변화에 따라 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 전류가 동일한 방향으로 변화되고, 상기 제3 PMOS 트랜지스터의 전류가 상기 제1 PMOS 트랜지스터의 전류와 반대 방향으로 변화되는 것을 특징으로 한다.
또한 상기 싱크 전류원은, 일단이 상기 전원단과 연결되는 제2 저항, 드레인단이 상기 인버터부와 연결되고, 게이트단이 임계전압을 공급하는 임계치 공급단과 연결되며, 소스단이 그라운드와 연결되는 제1 NMOS 트랜지스터, 드레인단이 상기 제2 저항의 타단과 연결되고, 게이트단이 임계전압을 공급하는 임계치 공급단과 연결되며, 소스단이 그라운드와 연결되는 제2 NMOS 트랜지스터 및 드레인단이 상기 인버터부와 연결되고, 게이트단이 상기 제2 저항의 타단과 연결되며, 소스단이 그라운드와 연결되는 제3 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
또한 상기 싱크 전류원은, 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터를 동일한 스펙으로 구비하고, 공통중심구조로 레이아웃하는 것을 특징으로 한다.
또한 상기 싱크 전류원은, 상기 공정 및 온도의 변화에 따라 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 전류가 동일한 방향으로 변화되고, 상기 제3 NMOS 트랜지스터의 전류가 상기 제1 NMOS 트랜지스터의 전류와 반대 방향으로 변화되는 것을 특징으로 한다.
본 발명에 따른 부가 기반 전류원을 이용한 링 발진기는 공통 중심 구조(common-centroid)를 가지도록 트랜지스터의 레이아웃을 하여 트랜지스터 간의 공정 및 온도의 변화에 대한 일치를 이루게 함으로써, 전류원의 전류 합이 공정 및 온도의 변화에도 일정하도록 하여 자가 보상을 수행하여 보상된 발진 주파수를 출력할 수 있다.
또한 주파수 인가를 위한 외부 칩 또는 사전 제작을 필요로 하지 않아 쉽고 저렴하게 제조가 가능하다.
또한 발진 주파수에 대한 제한이 없어 전력 소모 및 면적을 줄일 수 있다.
도 1은 종래에 따른 단일 트랜지스터를 이용한 커런트-스타브드 링 발진기를 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 부가 기반 전류원을 이용한 링 발진기를 설명하기 위한 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 부가 기반 전류원을 이용한 링 발진기를 설명하기 위한 회로도이다.
도 4는 도 3의 싱크 전류원에 대한 구동을 설명하기 위한 회로도이다.
도 5는 도 1의 링 발진기 및 도 3의 링 발진기의 비교 결과를 설명하기 위한 도면이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의한다. 또한 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 당업자에게 자명하거나 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 2는 본 발명의 실시예에 따른 부가 기반 전류원을 이용한 링 발진기를 설명하기 위한 회로도이고, 도 3은 본 발명의 다른 실시예에 따른 부가 기반 전류원을 이용한 링 발진기를 설명하기 위한 회로도이다.
도 2 및 도 3을 참조하면, 링 발진기(100)는 공정 및 온도의 변화에 대한 자가 보상을 한다. 이를 위해, 링 발진기(100)는 회로에서 근접해 있는 소자들 간의 관계를 이용한 부가 기반(addition-based) 전류원을 이용할 수 있다. 링 발진기(100)는 공급 전류원(10), 인버터부(30) 및 싱크 전류원(50)을 포함한다.
공급 전류원(10)은 전원단(11)으로부터 공급된 전원이 공정 및 온도의 변화에도 일정한 전류로 출력되도록 제1 자가 보상을 한다. 여기서, 자가 보상은 공정 및 온도의 변화에 따라 변화되는 전류의 변화량을 스스로 보상한다는 것을 의미한다. 공급 전류원(10)은 복수의 PMOS(P-channel metal oxide semiconductor) 트랜지스터(12, 13, 14) 및 제1 저항(17)을 포함한다. 여기서, 복수의 PMOS 트랜지스터(12, 13, 14)는 제1 PMOS 트랜지스터(12), 제2 PMOS 트랜지스터(13) 및 제3 PMOS 트랜지스터(14)로 구분되고, 서로 간에 병렬로 연결된다. 상세한 공급 전류원(10)의 회로 구조는 다음과 같다.
제1 PMOS 트랜지스터(12)는 드레인(drain)단이 전원단(VDD)(11)과 연결되고, 게이트(gate)단이 임계전압이 공급되는 임계치 공급단(Vgsp)과 연결되며, 소스(source)단이 인버터(30)와 연결된다. 제2 PMOS 트랜지스터(13)는 드레인단이 전원단(11)과 연결되고, 게이트단이 임계전압을 공급하는 임계치 공급단과 연결되며, 소스단이 제1 저항(15)의 일단과 연결된다. 여기서, 제1 PMOS 트랜지스터(12) 및 제2 PMOS 트랜지스터(13)의 게이트단은 동일한 임계치 공급단과 연결됨에 따라 동일하게 임계전압이 인가된다. 제3 PMOS 트랜지스터(14)는 드레인단이 전원단(11)과 연결되고, 게이트단이 제2 PMOS 트랜지스터(13)의 소스단과 연결되며, 소스단이 인버터부(30)와 연결된다. 제1 저항(15)은 일단이 제2 PMOS 트랜지스터(13)의 소스단과 연결되고, 타단이 그라운드(GND)(16)와 연결된다. 따라서, 제1 접점(17)은 제2 PMOS 트랜지스터(13)의 소스단, 제3 PMOS 트랜지스터(14)의 게이트단 및 제1 저항(15)의 일단이 서로 연결되는 접점이다.
여기서, 공급 전류원(10)은 제1 PMOS 트랜지스터(12) 및 제2 PMOS 트랜지스터(13)를 동일한 스펙(spec)으로 구비하고, 공통중심(common centroid)구조로 레이아웃(layout)한다. 이를 통해, 공급 전류원(10)은 제1 PMOS 트랜지스터(12) 및 제2 PMOS 트랜지스터(13) 간의 일치를 높여 공정 및 온도의 변화에 대해 동일한 변화량을 갖도록 함으로써, 근접 소자간의 관계를 이용한 제1 자가 보상을 할 수 있다.
인버터부(30)는 공급 전류원(10)으로부터 제1 자가 보상된 전류를 공급받고, 제1 자가 보상된 전류에 대한 주파수를 발진한다. 인버터부(30)는 홀수단으로 구성된 인버터를 포함한다. 도 2에서는 인버터가 3개인 경우를 도시하고 있다. 인버터부(30)는 제1 인버터(31), 제2 인버터(32) 및 제3 인버터(33)를 포함한다. 인버터부(30)는 제1 인버터(31), 제2 인버터(32) 및 제3 인버터(33)를 반전 증폭기로 구성하고, 루프 형태로 연결한다. 인버터부(30)는 루프 형태의 제1 인버터(31) 내지 제3 인버터(33)를 입력 신호가 순환하였을 때, 위상차가 180도가 되는 주파수에서 발진을 수행할 수 있다.
한편, 인버터의 지연시간을 Td라고 하고, 인버터의 개수를 N(N은 홀수)이라고 하면 인버터부(30)가 발진할 때의 발진 주파수 fosc는 [수학식 1]과 같다.
Figure pat00001
그러므로, 인버터부(30)는 [수학식 1]을 이용하여 지연시간의 변화에 따라 발진 주파수를 가변적으로 조절할 수 있다.
싱크 전류원(50)은 인버터부(30)로부터 발진된 발진 주파수에 대한 전류가 공정 및 온도 변화에도 일정한 전류로 출력되도록 제2 자가 보상을 한다. 싱크 전류원(50)은 제2 저항(52) 및 복수의 NMOS(N-channel metal oxide semiconductor) 트랜지스터(53, 54, 55)를 포함한다. 여기서, 복수의 NMOS 트랜지스터(53, 54, 55)는 제1 NMOS 트랜지스터(53), 제2 NMOS 트랜지스터(54) 및 제3 NMOS 트랜지스터(55)로 구분되고, 서로 간에 병렬로 연결된다. 상세한 싱크 전류원(30)의 회로 구조는 다음과 같다.
제2 저항(52)은 일단이 전원단(51)과 연결된다. 여기서, 전원단(51)은 공급 전류원(10)의 전원단(11)과 동일하다. 제1 NMOS 트랜지스터(53)는 드레인단이 인버터부(30)와 연결되고, 게이트단이 임계전압이 공급되는 임계치 공급단(Vgsn)과 연결되며, 소스단이 그라운드(56)와 연결된다. 여기서, 그라운드(56)는 공급 전류원(10)의 그라운드(16)와 동일하다. 제2 NMOS 트랜지스터(54)는 드레인단이 제2 저항(52)의 타단과 연결되고, 게이트단이 임계전압을 공급하는 임계치 공급단과 연결되며, 소스단이 그라운드(56)와 연결된다. 제3 NMOS 트랜지스터(55)는 드레인단이 인버터부(30)와 연결되고, 게이트단이 제2 저항(52)의 타단과 연결되며, 소스단이 그라운드(56)와 연결된다. 따라서, 제2 접점(57)은 제2 NMOS 트랜지스터(54)의 드레인단, 제3 NMOS 트랜지스터(55)의 게이트단 및 제2 저항(52)의 타단이 서로 연결되는 접점이다.
여기서, 싱크 전류원(30)은 제1 NMOS 트랜지스터(53) 및 제2 NMOS 트랜지스터(54)를 동일한 스펙으로 구비하고, 공통중심구조로 레이아웃한다. 이를 통해, 싱크 전류원(30)은 제1 NMOS 트랜지스터(53) 및 제2 NMOS 트랜지스터(54) 간의 일치를 높여 공정 및 온도의 변화에 대해 동일한 변화량을 갖도록 함으로써, 근접 소자간의 관계를 이용한 제2 자가 보상을 할 수 있다.
한편, 싱크 전류원(30)은 단일 트랜지스터로 구성될 수 있다. 즉, 싱크 전류원(30)은 제2 자가 보상을 하지 않고, 공급 전류원(10)에서 제1 자가 보상된 전류를 발진하여 생성된 발진 주파수에 대한 전류를 추가적인 보상없이 출력할 수 있다. 이러한 구조는 제1 자가 보상만으로도 충분히 전류의 변화를 완화시키는 경우 사용될 수 있으며, 단일 트랜지스터를 사용함으로써, 전력 소비 및 면적을 더 줄일 수 있는 장점이 있다.
도 4는 도 3의 싱크 전류원에 대한 구동을 설명하기 위한 회로도이다.
도 3 및 도 4를 참조하면, 싱크 전류원(50)은 공정 및 온도의 변화에 따라 제1 NMOS 트랜지스터(53) 및 제2 NMOS 트랜지스터(54)의 전류가 동일한 방향으로 변화되고, 제3 NMOS 트랜지스터(55)의 전류가 제1 NMOS 트랜지스터(53)의 전류와 반대 방향으로 변화된다.
상세하게는, 제1 NMOS 트랜지스터(53) 및 제2 NMOS 트랜지스터(54)는 동일한 스펙을 가지고, 공통중심구조로 레이아웃이 됨으로써, 두 소자 간의 일치를 높여준다. 따라서, 제1 NMOS 트랜지스터(53) 및 제2 NMOS 트랜지스터(54)의 전류인 I1은 공정 변화에 따라 같은 방향으로 변화된다.
만약 I1이 증가하면 I2는 감소되어야하기 때문에 제3 NMOS 트랜지스터(55)의 게이트단 전압은 감소된다. 반대로, I1이 감소하면 제3 NMOS 트랜지스터(55)의 게이트단 전압이 증가하여 I2가 증가된다. 한편, 싱크 전류원(50)에 공급되는 전류는 공정 조건에 따라 상대적으로 변화하지 않는 I1 및 I2의 합인 안정적인 출력 전류 I이다.
따라서, 공정 및 온도에 따라 I1이 변화하더라도 제2 NMOS 트랜지스터(54)도 제1 NMOS 트랜지스터(53)와 같은 방향으로 변화하기 때문에 이에 영향을 받은 제3 NMOS 트랜지스터(55)의 전류는 제1 NMOS 트랜지스터(53)와 반대방향으로 변화된다. 이로 인해, 링 발진기(100)에 공급되거나 빠져나오는 전류 I의 변화는 종래의 단일 트랜지스터로 구성된 링 발진기보다 크게 줄어든다.
도 3에서는 싱크 전류원(50)의 구동에 대해서만 설명하였으나, 공급 전류원(10)의 구동에 싱크 전류원(50)의 구동을 적용할 수 있다. 즉, 공급 전류원(10)은 NMOS트랜지스터가 아닌 PMOS 트랜지스터를 사용한다는 점만 다를 뿐 실질적으로 구조가 싱크 전류원(50)과 동일하다. 그러므로, 공급 전류원(10)은 공정 및 온도의 변화에 따라 제1 PMOS 트랜지스터(12) 및 제2 PMOS 트랜지스터(13)의 전류가 동일한 방향으로 변화되고, 제3 PMOS 트랜지스터(14)의 전류가 제1 PMOS 트랜지스터(12)의 전류와 반대 방향으로 변화된다. 이를 통해, 공급 전류원(10)도 싱크 전류원(50)과 마찬가지로 안정적인 출력 전류 I를 출력할 수 있다.
도 5는 도 1의 링 발진기 및 도 3의 링 발진기의 비교 결과를 설명하기 위한 도면이다.
도 1, 도 3 및 도 5를 참조하면, 링 발진기(100)는 종래의 링 발진기보다 공정 및 온도의 변화에 따른 전류의 변화량을 최소화함으로써, 주파수의 변화량을 최소화할 수 있다. 또한 링 발진기(100)는 주파수 인가를 위한 외부 칩 또는 사전 제작을 필요로 하지 않으며, 쉽고 저렴하게 제조가 가능하다. 특히, 링 발진기(100)는 발진 주파수에 대한 제한이 없어 전력 소모 및 면적을 줄일 수 있다.
비교 결과에서 확인되는 바와 같이, 종래의 링 발진기는 공정 변화(process variation)가 16.6%이고, 온도 민감도(temperature sensitivity)가 312ppm/℃이며, 전력(power)이 54㎼이다. 이에 반해, 본 발명의 링 발진기(100)는 공정 변화가 5.8%이고, 온도 민감도가 85ppm/℃이며, 전력이 87㎼이다.
결과적으로, 본 발명의 링 발진기(100)는 종래의 링 발진기보다 약 3배에 해당되는 공정 변화 저하 및 온도 민감도 저하를 확인할 수 있다. 또한 본 발명의 링 발진기(100)는 종래의 링 발진기보다 출력되는 전력이 증가되었음을 확인할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
10: 공급 전류원 11, 51: 전원단
12: 제1 PMOS 트랜지스터 13: 제2 PMOS 트랜지스터
14: 제3 PMOS 트랜지스터 15: 제1 저항
16, 56: 그라운드 17: 제1 접점
30: 인버터부 31: 제1 인터버
32: 제2 인버터 33: 제3 인버터
50: 싱크 전류원 52: 제2 저항
53: 제1 NMOS 트랜지스터 54: 제2 NMOS 트랜지스터
55: 제3 NMOS 트랜지스터 57: 제2 접점
100: 링 발진기

Claims (8)

  1. 복수의 PMOS 트랜지스터를 구비하고, 전원단으로부터 공급된 전원이 공정 및 온도의 변화에도 일정한 전류로 출력되도록 자가 보상을 하는 공급 전류원;
    상기 공급 전류원으로부터 자가 보상된 전류를 공급받고, 상기 자가 보상된 전류에 대한 주파수를 발진하는 인버터부; 및
    상기 인버터부로부터 발진된 발진 주파수에 대한 전류를 출력하는 싱크 전류원;
    을 포함하는 부가 기반 전류원을 이용한 링 발진기.
  2. 복수의 PMOS 트랜지스터를 구비하고, 전원단으로부터 공급된 전원이 공정 및 온도의 변화에도 일정한 전류로 출력되도록 제1 자가 보상을 하는 공급 전류원;
    상기 공급 전류원으로부터 제1 자가 보상된 전류를 공급받고, 상기 제1 자가 보상된 전류에 대한 주파수를 발진하는 인버터부; 및
    복수의 NMOS 트랜지스터를 구비하고, 상기 인버터부로부터 발진된 발진 주파수에 대한 전류가 공정 및 온도의 변화에도 일정한 전류로 출력되도록 제2 자가 보상한 후, 상기 제2 자가 보상된 전류를 출력하는 싱크 전류원;
    을 포함하는 부가 기반 전류원을 이용한 링 발진기.
  3. 제 1항 또는 제 2항에 있어서,
    상기 공급 전류원은,
    드레인단이 상기 전원단과 연결되고, 게이트단이 임계전압을 공급하는 임계치 공급단과 연결되며, 소스단이 상기 인버터부와 연결되는 제1 PMOS 트랜지스터;
    드레인단이 상기 전원단과 연결되고, 게이트단이 임계전압을 공급하는 임계치 공급단과 연결되는 제2 PMOS 트랜지스터;
    드레인단이 상기 전원단과 연결되고, 게이트단이 상기 제2 PMOS 트랜지스터의 소스단과 연결되며, 소스단이 상기 인버터부와 연결되는 제3 PMOS 트랜지스터; 및
    일단이 상기 제2 PMOS 트랜지스터의 소스단과 연결되고, 타단이 그라운드(GND)와 연결되는 제1 저항;
    를 포함하는 것을 특징으로 하는 부가 기반 전류원을 이용한 링 발진기.
  4. 제 3항에 있어서,
    상기 공급 전류원은,
    상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터를 동일한 스펙(spec)으로 구비하고, 공통중심(common centroid)구조로 레이아웃(layout)하는 것을 특징으로 하는 부가 기반 전류원을 이용한 링 발진기.
  5. 제 3항에 있어서,
    상기 공급 전류원은,
    상기 공정 및 온도의 변화에 따라 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 전류가 동일한 방향으로 변화되고, 상기 제3 PMOS 트랜지스터의 전류가 상기 제1 PMOS 트랜지스터의 전류와 반대 방향으로 변화되는 것을 특징으로 하는 부가 기반 전류원을 이용한 링 발진기.
  6. 제 2항에 있어서,
    상기 싱크 전류원은,
    일단이 상기 전원단과 연결되는 제2 저항;
    드레인단이 상기 인버터부와 연결되고, 게이트단이 임계전압을 공급하는 임계치 공급단과 연결되며, 소스단이 그라운드와 연결되는 제1 NMOS 트랜지스터;
    드레인단이 상기 제2 저항의 타단과 연결되고, 게이트단이 임계전압을 공급하는 임계치 공급단과 연결되며, 소스단이 그라운드와 연결되는 제2 NMOS 트랜지스터; 및
    드레인단이 상기 인버터부와 연결되고, 게이트단이 상기 제2 저항의 타단과 연결되며, 소스단이 그라운드와 연결되는 제3 NMOS 트랜지스터;
    를 포함하는 것을 특징으로 하는 부가 기반 전류원을 이용한 링 발진기.
  7. 제 6항에 있어서,
    상기 싱크 전류원은,
    상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터를 동일한 스펙으로 구비하고, 공통중심구조로 레이아웃하는 것을 특징으로 하는 부가 기반 전류원을 이용한 링 발진기.
  8. 제 6항에 있어서,
    상기 싱크 전류원은,
    상기 공정 및 온도의 변화에 따라 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 전류가 동일한 방향으로 변화되고, 상기 제3 NMOS 트랜지스터의 전류가 상기 제1 NMOS 트랜지스터의 전류와 반대 방향으로 변화되는 것을 특징으로 하는 부가 기반 전류원을 이용한 링 발진기.
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