JP2016518732A - 高周波数クロックインターコネクトのための出力振幅検出器をもつ電流モードバッファ - Google Patents
高周波数クロックインターコネクトのための出力振幅検出器をもつ電流モードバッファ Download PDFInfo
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Abstract
Description
Claims (48)
- 電流モードドライバ回路であって、前記電流モードドライバ回路は下記を備える、
発振信号を受信するゲート端子と、第1の電源電圧を受けるソース端子とを有する第1のPMOSトランジスタと、
前記発振信号を受信するゲート端子と、第2の電源電圧を受けるソース端子とを有する第1のNMOSトランジスタと、
前記第1のPMOSトランジスタのドレイン端子に結合された第1の入力端子と、共通ノードに結合された出力端子とを有する第1の可変導電率回路と、
前記第1のNMOSトランジスタのドレイン端子に結合された第1の入力端子を有する第2の可変導電率回路、前記第2の可変導電率回路は、前記共通ノードに結合された出力端子を有する、と、
前記共通ノードの電圧の振幅の減少に応答して前記第1および第2の可変導電率回路の導電率を増加させるように適応された制御回路、前記制御回路は、前記共通ノードの電圧の振幅の増加に応答して前記第1および第2の可変導電率回路の前記導電率を減少させるようにさらに適応される。 - 前記第1の可変導電率回路が、前記第1のPMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のPMOSトランジスタである、請求項1に記載の電流モードクロックドライバ回路。
- 前記第2の可変導電率回路が、前記第1のNMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のNMOSトランジスタである、請求項2に記載の電流モードクロックドライバ回路。
- 前記制御回路が第1のバイアス回路を備え、前記第1のバイアス回路が、
第1のカレントミラーと、
第1のキャパシタと、
前記共通ノードの前記電圧に応答するソース端子を有する第3のNMOSトランジスタを備える第1の差動増幅器と、
を備える、請求項3に記載の電流モードクロックドライバ回路。 - 前記第1の差動増幅器が、前記第1のカレントミラーによって生成された電流を受け、前記第3のNMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のNMOSトランジスタをさらに備える、請求項4に記載の電流モードクロックドライバ回路。
- 前記第4のNMOSトランジスタのソース端子と前記第2の電源電圧との間に結合された抵抗素子をさらに備える、請求項5に記載の電流モードクロックドライバ回路。
- 前記第1のキャパシタの両端間の電圧が、前記第1のカレントミラーによって供給される電流と、前記第3のNMOSトランジスタを通って流れる電流との間の差によって定義される、請求項6に記載の電流モードクロックドライバ回路。
- 前記制御回路が第2のバイアス回路をさらに備え、前記第2のバイアス回路が、
第2のカレントミラーと、
第2のキャパシタと、
前記共通ノードの前記電圧に応答するソース端子を有する第3のPMOSトランジスタを備える第2の差動増幅器と、
を備える、請求項7に記載の電流モードクロックドライバ回路。 - 前記第2の差動増幅器が、前記第2のカレントミラーによって生成された電流を受け、前記第3のPMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のPMOSトランジスタをさらに備える、請求項8に記載の電流モードクロックドライバ回路。
- 前記第2のキャパシタの両端間の電圧が、前記第2のカレントミラーによって供給される電流と、前記第3のPMOSトランジスタを通って流れる電流との間の差によって定義される、請求項9に記載の電流モードクロックドライバ回路。
- 前記第1のキャパシタの両端間の前記電圧が前記第2のNMOSトランジスタのゲート端子に印加される、請求項10に記載の電流モードクロックドライバ。
- 前記第2のキャパシタの両端間の前記電圧が前記第2のPMOSトランジスタのゲート端子に印加される、請求項11に記載の電流モードクロックドライバ。
- クロックインターコネクトを駆動する方法であって、前記方法は下記を備える、
第1の電源電圧を受けるソース端子を有する第1のPMOSトランジスタのゲート端子に発振信号を印加することと、
第2の電源電圧を受けるソース端子を有する第1のNMOSトランジスタのゲート端子に前記発振信号を印加することと、
前記第1のPMOSトランジスタのドレイン端子を第1の可変導電率回路の第1の入力端子に結合することと、
前記第1のNMOSトランジスタのドレイン端子を第2の可変導電率回路の第1の入力端子に結合することと、
前記第1および第2の可変導電率回路の出力端子を共通ノードに結合することと、
前記共通ノードの電圧の振幅の減少に応答して前記第1および第2の可変導電率回路の導電率を増加させることと、
前記共通ノードの電圧の振幅の増加に応答して前記第1および第2の可変導電率回路の前記導電率を減少させること。 - 前記第1の可変導電率回路が、前記第1のPMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のPMOSトランジスタである、請求項13に記載の方法。
- 前記第2の可変導電率回路が、前記第1のNMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のNMOSトランジスタである、請求項14に記載の方法。
- 前記第2のNMOSトランジスタの前記導電率を変化させることが、
第1のカレントミラーを形成することと、
前記第1のカレントミラーを第1のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第3のNMOSトランジスタを備える第1の差動増幅器を形成することと、
を備える、請求項15に記載の方法。 - 前記第1の差動増幅器が、前記第1のカレントミラーによって生成された電流を受け、前記第3のNMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のNMOSトランジスタをさらに備える、請求項16に記載の方法。
- 前記第4のNMOSトランジスタのソース端子と前記第2の電源電圧との間に抵抗素子を結合すること
をさらに備える、請求項17に記載の方法。 - 前記第1のカレントミラーによって供給される電流と、前記第3のNMOSトランジスタを通って流れる電流との間の差によって定義される、前記第1のキャパシタの両端間の電圧を形成すること
をさらに備える、請求項18に記載の方法。 - 前記第2のPMOSトランジスタの前記導電率を変化させることが、
第2のカレントミラーを形成することと、
前記第2のカレントミラーを第2のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第3のPMOSトランジスタを備える第2の差動増幅器を形成することと、
を備える、請求項19に記載の方法。 - 前記第2の差動増幅器が、前記第2のカレントミラーによって生成された電流を受け、前記第3のPMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のPMOSトランジスタをさらに備える、請求項20に記載の方法。
- 前記第2のカレントミラーによって供給される電流と、前記第3のPMOSトランジスタを通って流れる電流との間の差によって定義される、前記第2のキャパシタの両端間の電圧を形成すること
をさらに備える、請求項21に記載の方法。 - 前記第2のNMOSトランジスタのゲート端子に前記第1のキャパシタの前記電圧を印加すること
をさらに備える、請求項22に記載の方法。 - 前記第2のPMOSトランジスタのゲート端子に前記第2のキャパシタの前記電圧を印加すること
をさらに備える、請求項23に記載の方法。 - 電流モードクロックドライバであって、前記電流モードクロックドライバは下記を備える、
第1の電源電圧を受けるソース端子を有する第1のPMOSトランジスタのゲート端子に発振信号を印加するための手段と、
第2の電源電圧を受けるソース端子を有する第1のNMOSトランジスタのゲート端子に前記発振信号を印加するための手段と、
前記第1のPMOSトランジスタのドレイン端子を第1の可変導電率回路の第1の入力端子に結合するための手段と、
前記第1のNMOSトランジスタのドレイン端子を第2の可変導電率回路の第1の入力端子に結合するための手段と、
前記第1および第2の可変導電率回路の出力端子を共通ノードに結合するための手段と、
前記共通ノードの電圧の振幅の減少に応答して前記第1および第2の可変導電率回路の導電率を増加させるための手段と、
前記共通ノードの電圧の振幅の増加に応答して前記第1および第2の可変導電率回路の前記導電率を減少させるための手段。 - 前記第1の可変導電率回路は、前記第1のPMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のPMOSトランジスタである、請求項25に記載の電流モードクロックドライバ。
- 前記第2の可変導電率回路は、前記第1のNMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のNMOSトランジスタである、請求項26に記載の電流モードクロックドライバ。
- 前記第2のNMOSトランジスタの前記導電率を増加または減少させるための前記手段が、
第1のカレントミラーを形成するための手段と、
前記第1のカレントミラーを第1のキャパシタに結合するための手段と、
前記共通ノードの前記電圧に応答するソース端子を有する第3のNMOSトランジスタを備える第1の差動増幅器を形成するための手段と、
をさらに備える、請求項27に記載の電流モードクロックドライバ。 - 前記第1の差動増幅器が、前記第1のカレントミラーによって生成された電流を受け、前記第3のNMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のNMOSトランジスタをさらに備える、請求項28に記載の電流モードクロックドライバ。
- 前記第4のNMOSトランジスタのソース端子と前記第2の電源電圧との間に抵抗素子を結合するための手段
をさらに備える、請求項29に記載の電流モードクロックドライバ。 - 前記第1のキャパシタの両端間の第1の電圧を形成するための手段をさらに備え、前記第1の電圧が、前記第1のカレントミラーによって供給される電流と、前記第3のNMOSトランジスタを通って流れる電流との間の差によって定義される、
請求項30に記載の電流モードクロックドライバ。 - 前記第2のPMOSトランジスタの前記導電率を増加または減少させるための前記手段が、
第2のカレントミラーを形成するための手段と、
前記第2のカレントミラーを第2のキャパシタに結合するための手段と、
前記共通ノードの前記電圧に応答するソース端子を有する第3のPMOSトランジスタを備える第2の差動増幅器を形成するための手段と、
をさらに備える、請求項31に記載の電流モードクロックドライバ。 - 前記第2の差動増幅器が、前記第2のカレントミラーによって生成された電流を受け、前記第3のPMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のPMOSトランジスタをさらに備える、請求項32に記載の電流モードクロックドライバ。
- 前記第2のキャパシタの両端間の第2の電圧を形成するための手段をさらに備え、前記第2の電圧が、前記第2のカレントミラーによって供給される電流と、前記第3のPMOSトランジスタを通って流れる電流との間の差によって定義される、
請求項33に記載の電流モードクロックドライバ。 - 前記第2のNMOSトランジスタのゲート端子に前記第1の電圧を印加するための手段
をさらに備える、請求項34に記載の電流モードクロックドライバ。 - 前記第2のPMOSトランジスタのゲート端子に前記第2の電圧を印加するための手段
をさらに備える、請求項35に記載の電流モードクロックドライバ。 - 非一時的コンピュータ可読記憶媒体であって、プロセッサによって実行されたとき、前記プロセッサに、
第1の電源電圧を受けるソース端子を有する第1のPMOSトランジスタのゲート端子に発振信号を印加することと、
第2の電源電圧を受けるソース端子を有する第1のNMOSトランジスタのゲート端子に前記発振信号を印加することと、
前記第1のPMOSトランジスタのドレイン端子を第1の可変導電率回路の第1の入力端子に結合することと、
前記第1のNMOSトランジスタのドレイン端子を第2の可変導電率回路の第1の入力端子に結合することと、
前記第1および第2の可変導電率回路の出力端子を共通ノードに結合することと、
前記共通ノードの電圧の振幅の減少に応答して前記第1および第2の可変導電率回路の導電率を増加させることと、
前記共通ノードの電圧の振幅の増加に応答して前記第1および第2の可変導電率回路の前記導電率を減少させることと、
を行わせる命令を備える非一時的コンピュータ可読記憶媒体。 - 前記第1の可変導電率回路が、前記第1のPMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のPMOSトランジスタである、請求項37に記載の非一時的コンピュータ可読記憶媒体。
- 前記第2の可変導電率回路が、前記第1のNMOSトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第2のNMOSトランジスタである、請求項38に記載の非一時的コンピュータ可読記憶媒体。
- 前記命令がさらに、前記プロセッサに、
第1のカレントミラーを形成することと、
前記第1のカレントミラーを第1のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第3のNMOSトランジスタを備える第1の差動増幅器を形成することと、を行わせ、それによって前記第2のNMOSトランジスタの前記導電率を変化させる、
請求項39に記載の非一時的コンピュータ可読記憶媒体。 - 前記第1の差動増幅器が、前記第1のカレントミラーによって生成された電流を受け、前記第3のNMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のNMOSトランジスタをさらに備える、請求項40に記載の非一時的コンピュータ可読記憶媒体。
- 前記命令がさらに、前記プロセッサに、
前記第4のNMOSトランジスタのソース端子と前記第2の電源電圧との間に抵抗素子を結合すること
を行わせる、請求項41に記載の非一時的コンピュータ可読記憶媒体。 - 前記命令がさらに、前記プロセッサに、
前記第1のカレントミラーによって供給される電流と、前記第3のNMOSトランジスタを通って流れる電流との間の差によって定義される、前記第1のキャパシタの両端間の電圧を形成すること
を行わせる、請求項42に記載の非一時的コンピュータ可読記憶媒体。 - 前記命令がさらに、前記プロセッサに、
第2のカレントミラーを形成することと、
前記第2のカレントミラーを第2のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第3のPMOSトランジスタを備える第2の差動増幅器を形成することと、
を行わせ、それによって前記第2のPMOSトランジスタの前記導電率を変化させる、
請求項43に記載の非一時的コンピュータ可読記憶媒体。 - 前記第2の差動増幅器が、前記第2のカレントミラーによって生成された電流を受け、前記第3のPMOSトランジスタのゲート端子に結合されたゲート端子を有する、第4のPMOSトランジスタをさらに備える、請求項44に記載の非一時的コンピュータ可読記憶媒体。
- 前記命令がさらに、前記プロセッサに、
前記第2のカレントミラーによって供給される電流と、前記第3のPMOSトランジスタを通って流れる電流との間の差によって定義される、前記第2のキャパシタの両端間の電圧を形成すること
を行わせる、請求項45に記載の非一時的コンピュータ可読記憶媒体。 - 前記命令がさらに、前記プロセッサに、
前記第2のNMOSトランジスタのゲート端子に前記第1のキャパシタの前記電圧を印加すること
を行わせる、請求項46に記載の非一時的コンピュータ可読記憶媒体。 - 前記命令がさらに、前記プロセッサに、
前記第2のPMOSトランジスタのゲート端子に前記第2のキャパシタの前記電圧を印加すること
を行わせる、請求項47に記載の非一時的コンピュータ可読記憶媒体。
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