KR20110132864A - 와이드 랜지 주파수 입력에 적합한 위상 보간 회로 및 그에 따른 출력 특성안정화 방법 - Google Patents

와이드 랜지 주파수 입력에 적합한 위상 보간 회로 및 그에 따른 출력 특성안정화 방법 Download PDF

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Abstract

위상 보간기의 전단에서 파형을 일정한 형태로 정형하기 위한 파형 정형부를 구비하는 위상 보간 회로가 개시된다. 그러한 파형 정형부는 인가되는 제1 또는 제2 위상 오프셋 입력 클럭신호 페어를 적응적으로 파형 정형하여 1/4 T이상의 라이징 타임 및 폴링 타임을 갖는 제1,2 버퍼드 클럭 신호들을 출력함에 의해, 와이드 랜지 주파수 입력에서도 위상 보간 동작이 정확하고 안정하게 수행된다.

Description

와이드 랜지 주파수 입력에 적합한 위상 보간 회로 및 그에 따른 출력 특성안정화 방법{Phase interpolation circuit for use in wide range frequency inputs and output securing method thereof}
본 발명은 위상 보간 회로에 관한 것으로, 보다 구체적으로 와이드 랜지 주파수 입력에서도 위상 보간 동작을 정확하고 안정하게 수행할 수 있는 위상 보간 회로 및 그에 따른 출력 특성 안정화 방법에 관한 것이다.
클럭 데이터 리커버리 회로 등에서 채용되어 위상 보간 동작을 수행하는 위상 보간 회로가 본 분야에서 알려져 있다.
위상 보간기를 포함하는 위상 보간 회로에는 고정된 출력 저항 값을 가지고 있는 버퍼(Buffer)가 흔히 채용되어 있다. 그러한 위상 보간 회로는 설정된 주파수 입력에 대해서만 최적의 성능을 내도록 설계되었기 때문에, 설정된 주파수 입력의 범위를 벗어난 와이드(Wide) 랜지 주파수 입력에서는 입력 파형의 모양에 따라 위상(Phase) 보간 출력의 양상이 달라진다. 특히 저주파로 갈수록 위상 보간기의 입력 파형이 사각파가 되면 위상 보간 출력이 에러 있는 값으로 세팅(Setting)되는 경우가 발생될 수 있다.
위상 보간기가 일정한 위상 스텝(Phase Step)의 위상 보간 출력을 생성하기 위해서는 입력 파형의 모양이 삼각파에 보다 가까워져야 한다. 만약 입력 파형이 사각파가 되어 차동(Differential)입력이 동시에 DC 값을 갖는 구간을 가질 경우에 위상 보간 출력은 불확실한 값을 가지게 된다.
와이드(Wide) 랜지 주파수 입력에서 상기 고정된 출력 저항 값을 가진 버퍼를 사용하면, 저주파수와 고주파수에서 위상 보간기의 입력 파형을 삼각파로서 제공하기 어려우므로, 위상 보간기의 위상 보간 동작이 정확하고 안정하게 수행되지 못한다.
따라서, 와이드 랜지 주파수 입력에서도 위상 보간 동작을 정확하고 안정하게 수행할 수 있는 개선된 테크닉이 절실히 요망된다.
본 발명이 해결하고자 하는 기술적 과제는, 개선된 위상 보간 동작 성능을 갖는 위상 보간 회로를 포함하는 클럭 데이터 리커버리 회로를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 와이드 랜지 주파수 입력에 서도 위상 보간 동작 성능을 보장할 수 있는 위상 보간 회로 및 그에 따른 출력 특성안정화 방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 와이드 랜지 주파수 입력시에도 항상 일정한 해상도(Resolution)의 위상 스텝(Phase Step)을 유지할 수 있는 위상 보간 회로 및 이를 채용한 데이터 처리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 일 양상에 따른 위상 보간 회로는, 인가되는 제1 또는 제2 위상 오프셋 입력 클럭신호 페어를 적응적으로 파형 정형하여 1/4 T(여기서 T는 제1,2 위상 오프셋 입력 클럭 신호들의 주기)이상의 라이징 타임 및 폴링 타임을 갖는 제1,2 버퍼드 클럭 신호들을 출력하는 파형 정형부와; 위상 보간 제어신호의 웨이트 값에 응답하여 상기 제1,2 버퍼드 클럭 신호들 간의 위상들 중에서 선택된 위상 보간 출력 클럭신호를 생성하기 위해 적용된 위상 보간기를 구비한다.
본 발명의 실시 예에서, 상기 파형 정형부는, 상기 제1 또는 제2 위상 오프셋 입력 클럭신호 페어의 주파수에 따라 출력 저항 값이 적응적으로 변화되는 전류 모드 로직(CML) 버퍼를 포함할 수 있다.
본 발명의 실시 예에서, 상기 파형 정형부는, 제1,2 버퍼드 클럭 신호들의 전압 스윙레벨이 상기 주파수에 무관하게 일정한 레벨로 되도록 하기 위한 스큐드 피드백 루프를 더 포함할 수 있다.
본 발명의 실시 예에서, 상기 스큐드 피드백 루프는,
상기 제1,2 버퍼드 클럭 신호들을 수신하여 스큐 조절된 피드백 제1,2 클럭 신호들을 생성하는 스큐드 전류 모드 로직(CML) 버퍼와;
상기 피드백 제1,2 클럭 신호들을 수신하여 그에 대응되는 듀티 사이클을 갖는 싱글 클럭 펄스를 출력하는 컨버터와;
상기 싱글 클럭 펄스에 응답하여 전류 모드 로직(CML) 버퍼의 상기 출력 저항 값이 적응적으로 변화되도록 하는 조절 로직부를 포함할 수 있다.
본 발명의 실시 예에서, 상기 제1,2 위상 오프셋 입력 클럭신호 페어의 제1,2 위상 오프셋 입력 클럭신호들은 서로 90도의 위상 차를 가질 수 있다.
본 발명의 실시 예에서, 상기 전류 모드 로직(CML) 버퍼는,
제1 또는 제2 위상 오프셋 입력 클럭신호 페어를 수신하는 제1,2 입력 노드들과;
상기 제1,2 버퍼드 클럭 신호들을 출력하는 제1,2 출력 노드들과;
복수의 병렬 전류 소스들을 포함하는 전류 소스 어레이와;
복수의 스위치들을 포함하며 각 스위치는 상기 전류 소스 어레이 내의 대응되는 전류 소스에 직렬로 연결되는 제1 스위치 블록과;
상기 복수의 병렬 전류 소스들에 대응하여 설치되는 저항 페어를 가지며, 상기 제1,2 출력 노드들에 연결된 저항 어레이와;
상기 저항 어레이 내의 대응되는 저항 페어와 전원 공급단 간에 각기 연결된 스위치 페어를 포함하는 제2 스위치 블록과;
상기 제1,2 위상 오프셋 입력 클럭신호 페어의 주파수에 따라 적응적으로 파형 정형된 상기 제1,2 버퍼드 클럭 신호들을 출력하기 위해, 상기 전류 소스 어레이 및 상기 제1,2 입력 노드들과 상기 제1,2 출력 노드들에 연결된 출력저항 조절부를 포함할 수 있다.
본 발명의 실시 예에서, 상기 출력저항 조절부는 모오스 트랜지스터 페어로 이루어진 모오스 트랜지스터 어레이로 구성될 수 있다.
본 발명의 실시 예에서, 상기 제1,2 스위치 블록 내의 스위치 및 스위치 페어는 카운터의 카운팅 코드값에 따라 스위칭될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 또 다른 양상에 따라, 와이드 랜지 주파수 입력에서도 위상 보간기의 출력특성을 안정화하기 위한 방법은:
상기 위상 보간기의 전단에 파형 정형부를 제공하는 단계와;
상기 위상 보간기에 인가되는 제1,2 위상 오프셋 입력 클럭신호들의 주파수에 대응하여 상기 제1 또는 제2 위상 오프셋 입력 클럭신호가 1/4 T(여기서 T는 제1,2 위상 오프셋 입력 클럭 신호들의 주기)이상의 라이징 타임 및 폴링 타임을 갖는 제1,2 버퍼드 클럭 신호들로 되도록 파형 정형하는 단계를 가진다.
본 발명의 실시 예에서, 상기 파형 정형은 출력 저항 값이 입력 주파수에 따라 적응적으로 변화되어지는 전류 모드 로직(CML)버퍼에 의해 수행될 수 있다.
본 발명의 실시 예에서, 상기 출력 저항 값의 변화는 카운팅 코드값에 따라 스위칭되는 저항 연결용 스위치에 의해 구현될 수 있다.
본 발명의 실시 예에서, 상기 제1,2 버퍼드 클럭 신호들의 전압 스윙레벨이 상기 입력 주파수에 무관하게 일정한 레벨로 고정되도록 하기 위한 스큐 조절 단계를 더 가질 수 있다.
본 발명의 실시 예에서, 상기 제1 위상 오프셋 입력 클럭신호가 0도의 위상각을 갖는 경우에 상기 제2 위상 오프셋 입력 클럭신호는 90도의 위상각을 가질 수 있다.
본 발명의 실시 예에서, 상기 위상 보간기는 클럭 데이터 리커버리 회로에 적용될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 또 다른 양상에 따라, 송신 모듈과, 클럭 데이터 리커버리 회로를 포함하는 수신 모듈을 구비한 데이터 처리 장치에 있어서,
상기 클럭 데이터 리커버리 회로는:
인가되는 제1 또는 제2 위상 오프셋 입력 클럭신호 페어를 적응적으로 파형 정형하여 1/4 T(여기서 T는 제1,2 위상 오프셋 입력 클럭 신호들의 주기)이상의 라이징 타임 및 폴링 타임을 갖는 제1,2 버퍼드 클럭 신호들을 출력하는 파형 정형부와, 위상 보간 제어신호의 웨이트 값에 응답하여 상기 제1,2 버퍼드 클럭 신호들 간의 위상들 중에서 선택된 위상 보간 출력 클럭신호를 생성하기 위해 적용된 위상 보간기로 이루어진 위상 보간 회로와;
상기 위상 보간 출력 클럭신호를 사용하여 클럭 데이터 리커버리 동작을 수행하는 클럭 데이터 리커버리 메인 파트를 포함한다.
본 발명의 실시 예에서, 상기 위상 보간기는 4개의 위상 입력을 받아 위상 보간 출력 클럭 신호 페어를 생성할 수 있다.
본 발명의 실시 예에서, 상기 파형 정형부는, 상기 제1 또는 제2 위상 오프셋 입력 클럭신호 페어의 주파수에 따라 출력 저항 값이 적응적으로 변화되는 전류 모드 로직(CML) 버퍼와;
제1,2 버퍼드 클럭 신호들의 전압 스윙레벨이 상기 주파수에 무관하게 일정한 레벨로 되도록 하기 위한 스큐드 피드백 루프를 포함할 수 있다.
본 발명의 실시 예에서, 상기 스큐드 피드백 루프는,
상기 제1,2 버퍼드 클럭 신호들을 수신하여 스큐 조절된 피드백 제1,2 클럭 신호들을 생성하는 스큐드 전류 모드 로직(CML) 버퍼와;
상기 피드백 제1,2 클럭 신호들을 수신하여 그에 대응되는 듀티 사이클을 갖는 싱글 클럭 펄스를 출력하는 컨버터와;
상기 싱글 클럭 펄스에 응답하여 전류 모드 로직(CML) 버퍼의 상기 출력 저항 값이 적응적으로 변화되도록 하는 조절 로직부를 포함할 수 있다.
본 발명의 실시 예에서, 상기 제1 또는 제2 위상 오프셋 입력 클럭신호 페어의 제1,2 위상 오프셋 입력 클럭신호들은 동일한 주파수에서 서로 90도의 위상 차를 가질 수 있다.
본 발명의 실시 예에서, 상기 데이터 처리 장치는 휴대용 멀티미디어 기기일 수 있다.
본 발명의 실시 예적 구성에 따르면, 와이드 랜지 주파수 입력에서도 위상 보간 동작이 정확하고 안정하게 수행된다. 따라서, 그러한 위상 보간 회로를 채용한 데이터 처리 장치의 동작 성능은 향상된다.
도 1은 본 발명의 실시 예에 따른 위상 보간 회로의 블록도
도 2a 및 도 2b는 도 1중 위상 보간기의 위상 보간 출력 특성을 설명하기 위한 입출력 파형들의 형태도
도 3은 도 1중 파형 정형부의 출력 저항값의 크기에 따라 다양하게 나타나는 입력 파형들의 형태도
도 4는 도 1의 구현 예시도
도 5는 도 4중 CML 버퍼의 예시적 상세 회로도
도 6은 도 4의 동작에서 출력 저항값의 증가에 따라 입력 파형의 스윙 레벨 변화를 설명하기 위해 제시된 도면
도 7은 도 1중 위상 보간기의 예시적 상세 회로도
도 8은 도 4의 동작과 관련된 컨버터 출력 파형의 예시도
도 9는 본 발명의 위상 보간 회로가 채용된 클럭 데이터 리커버리 회로의 블록도
도 10은 도 9의 구현 예시도
도 11은 도 10의 회로가 채용된 데이터 처리 장치의 시스템 블록도
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결 된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, 위상 보간기의 일반적인 동작은 본 발명의 요지를 모호하지 않도록 하기 위해 생략됨을 유의하라.
먼저, 도 1은 본 발명의 실시 예에 따른 위상 보간 회로의 블록도이다.
도면을 참조하면, 위상 보간 회로는 파형 정형부(100)와 위상 보간기(200)를 포함한다.
상기 파형 정형부(100)는 입력단(IN)을 통해 인가되는 제1,2 위상 오프셋 입력 클럭신호들을 적응적으로 파형 정형하여 1/4 T(여기서 T는 제1,2 위상 오프셋 입력 클럭신호들의 주기)이상의 라이징 타임(RT) 및 폴링 타임(FT)을 갖는 제1,2 버퍼드 클럭 신호들을 출력단(IN_T)을 통해 출력한다.
상기 위상 보간기(200)는 위상 보간 제어신호의 웨이트 값에 응답하여 상기 제1,2 버퍼드 클럭 신호들 간의 위상들 중에서 선택된 위상 보간 출력 클럭신호(OUT,OUTB)를 생성한다.
도 2a 및 도 2b는 도 1중 위상 보간기의 위상 보간 출력 특성을 설명하기 위한 입출력 파형들의 형태도이다. 도면들에서 가로 축은 시간을 가리키고 세로 축은 입출력 파형들의 전압 레벨을 가리킨다.
도 1의 위상 보간기(200)에는 도 2a 및 도 2b에서 보여지는 바와 같은 In-Phase(IP) 즉 0도의 위상을 갖는 입력 신호와, Quadrature-Phase(QP) 즉 90도의 위상을 갖는 입력 신호가 인가된다. 상기 위상 보간기(200)는 위상 보간 제어신호의 웨이트 값을 디지털 코드로서 수신할 수 있다. 상기 디지털 코드의 변화 값에 따라 0도와 90도의 위상들 사이에서 선택된 위상 보간 출력 클럭 신호가 출력된다. 예를 들어, 4 비트 디지털 코드(Digital Code)를 이용할 경우에, 코드 값의 변화에 따라 0도와 90도의 위상 범위 내에서, 5.625도(90도*1/16)부터 84.375도(90도*15/16)까지의 위상들이 생성될 수 있다.
도 2a에서와 같이 IP와 QP 입력 신호들이 동시에 DC 레벨이 되는 구간이 생길 경우, 출력 신호(OU)는 플랫 영역들(F1,F2,F3)을 가지게 되어 보간 출력 위상은 불확실한 값으로서 나타난다. 결국, 도 2a의 경우에는 IP나 QP의 Rising Time(RT) 및 Falling Time(FT)이 IP나 QP의 주기(T)의 1/4보다 짧기 때문에 상기 출력 신호(OU)의 파형에 플랫 영역들이 발생되는 것이다. 상기한 플랫 영역들은 위상 보간기의 보간 출력을 비선형(Non-linearity)으로 만드는 주된 요인이 된다.
따라서, 도 1의 파형 정형부(100)는 상기 IP와 QP 입력 신호들에 대한 RT 및 FT를 증가시켜 도 2b와 같은 IP와 QP를 제공한다. 이에 따라, 위상 보간기(200)는 도 2b의 출력 신호(OU)의 파형과 같이 플랫 영역들을 갖지 않는 위상 보간 출력을 생성한다.
와이드 랜지 주파수 입력에서도 도 2b에서 보여지는 바와 같은 IP와 QP를 제공하기 위해서는 상기 파형 정형부의 출력 저항 크기를 주파수 입력에 따라 적응적으로 조절하는 방법이 채택될 수 있다. 왜냐하면, 상기 IP와 QP의 RT와 FT는 상기 파형 정형부(100)의 출력 저항(R)과 상기 위상 보간기(200)의 입력단의 기생 커패시턴스(Parasitic Capacitance:C)의 곱에 의해 결정되기 때문이다.
도 3은 도 1중 파형 정형부의 출력 저항값의 크기에 따라 다양하게 나타나는 입력 파형들의 형태도이다. 도면에서, 가로 축은 시간을 가리키고 세로 축은 상기 파형 정형부(100)의 출력 파형에 대한 전압 레벨을 가리킨다.
도 3에서, 출력 파형(IPT2)의 라이징 타임(RT2)은 출력 파형(IPT1)의 라이징 타임(RT1)보다 길다. 또한, 출력 파형(IPT3)의 라이징 타임(RT3)은 출력 파형(IPT2)의 라이징 타임(RT2)보다 길다. 출력 파형(IPT2)의 폴링 타임(FT2)은 출력 파형(IPT1)의 폴링 타임(FT1)보다 길다. 또한, 출력 파형(IPT3)의 폴링 타임(FT3)은 출력 파형(IPT2)의 폴링 타임(FT2)보다 길다. 출력 파형의 라이징 타임 및 폴링 타임은 상기 파형 정형부(100)의 출력 저항값의 크기에 의존한다. 상기 파형 정형부(100)의 출력 저항값의 크기가 커지면 상기 출력 파형의 라이징 타임 및 폴링 타임은 그에 따라 길어진다.
상기 파형 정형부(100)에 인가되는 입력 파형의 주파수에 무관하게 상기 출력 파형의 RT와 FT를 상기 입력 파형의 주기(T)의 1/4보다 길게 만들기 위한 방법은 상기 파형 정형부(100)의 출력 저항값을 적응(Adaptive)적으로 조절하는 방법이외에도, 위상 보간기(200)의 입력단에 가변 커패시터(Capacitor)를 채용하는 방법이 강구될 수 있다. 그러나 가변 커패시터를 채용하여 커패시턴스를 조절하는 방법은 낮은 주파수일 수 록 큰 용량의 커패시터가 필요하게 되므로 상대적으로 큰 칩 점유 면적이 요구된다. 또한, 전력(Power)의 소모 측면에서 비교시 가변 커패시터를 채용하는 방법은 출력 저항값을 조절하는 방법에 비해 상대적으로 불리하다.
따라서, 본 발명의 실시 예의 경우에는 파형 정형부(100)의 출력 저항을 적응적으로 조절하는 방법을 채택하여 도 3에서 보여지는 바와 같이 위상 보간기(200)에 인가되는 입력 파형을 RT와 FT가 주기의 1/4이상인 삼각파형의 형태로 제공한다. 도 3에서 RT와 FT가 주기의 1/4이상인 삼각파형들은 파형 IPT4,IPT5, 및 IPT6이다.
파형 정형부(100)의 출력 저항을 적응적으로 조절하는 방법의 경우에 상기 파형 정형부(100)의 바이어스 전류가 출력 저항의 크기에 관계없이 일정하게 유지되면 위상 보간기(200)의 입력 스윙레벨(Swing level)이 달라진다. 그러므로 출력 저항값이 작아질 경우, 위상 보간기(200)의 입력 감도(sensitivity)를 벗어난 스몰 스윙(Swing)이 발생될 수 있다.
본 발명의 실시 예에서는 이를 해결하고자 파형 정형부의 출력 저항값의 크기에 따라 바이어스 전류도 동시에 조절되도록 하는 스킴을 도 4와 같이 채택하여 위상 보간기(200)의 입력 스윙레벨 또한 일정한 레벨로 유지되게 한다.
도 4는 도 1의 구현 예시도이다.
도 4를 참조하면, 파형 정형부(100)는, 제1 위상 오프셋(offset)입력 클럭신호 페어(IP,IPB)의 주파수에 따라 출력 저항 값이 적응적으로 변화되는 전류 모드 로직(CML) 버퍼(110)를 기본적으로 포함한다. 또한, 제2 위상 오프셋 입력 클럭신호 페어(QP,QPB)의 주파수에 따라 출력 저항 값이 적응적으로 변화되는 제2 전류 모드 로직(CML) 버퍼(160)를 포함할 수 있다.
또한, 상기 파형 정형부(100)는 제1,2 버퍼드 클럭 신호들(IP_T,IPB_T)의 전압 스윙레벨이 상기 주파수에 무관하게 일정한 레벨로 되도록 하기 위한 스큐드(skewed) 피드백 루프(135)를 포함한다.
여기서, 상기 스큐드 피드백 루프(135)는,
상기 제1,2 버퍼드 클럭 신호들(IP_T,IPB_T)을 수신하여 스큐 조절된 피드백 제1,2 클럭 신호들(IP_S,IPB_S)을 생성하는 스큐드 전류 모드 로직(CML) 버퍼(130)와, 상기 피드백 제1,2 클럭 신호들(IP_S,IPB_S)을 수신하여 그에 대응되는 듀티 사이클을 갖는 싱글 클럭 펄스(IO)를 출력하는 컨버터(140)와, 상기 싱글 클럭 펄스(IO)에 응답하여 전류 모드 로직(CML) 버퍼(110)의 상기 출력 저항 값이 적응적으로 변화되도록 하는 조절 로직부(150)를 포함한다.
상기 IP/IPB와 QP/QPB의 파형은 위상만 다를 뿐 서로 동일한 주파수의 신호들이므로, 상기 조절 로직부(150)의 카운팅 코드값(N)은 상기 전류 모드 로직(CML) 버퍼(110) 및 상기 제2 전류 모드 로직 버퍼(160)에 동시에 제공될 수 있다.
도 4에서, 제1 위상 오프셋 입력 클럭신호 페어(IP,IPB)는 서로 180도의 위상차를 갖는 신호들이며, 제1 위상 오프셋 입력 클럭신호(IP)는 제2 위상 오프셋 입력 클럭신호(QP)에 대하여 90도의 위상 차를 갖는다.
비록, 도면에서는 스큐드 피드백 루프(135)가 상기 제1 위상 오프셋 입력 클럭신호 페어(IP,IPB)를 수신하여 상기 제1,2 버퍼드 클럭 신호들(IP_T,IPB_T)을 생성하는 상기 CML 버퍼(110)의 출력에 연결되어 있지만, 상기 제2 CML 버퍼(160)의 출력에도 연결될 수 있다.
상기 CML 버퍼(110)는 예를 들면, 도 5와 같이 구성될 수 있다. 상기 CML 버퍼(110)를 통해 생성되는 상기 제1,2 버퍼드 클럭 신호들(IP_T,IPB_T)은 도 3의 파형 IPT4,IPT5, 및 IPT6중의 하나와 같이 1/4 T(여기서 T는 제1 또는 제2 위상 오프셋 입력 클럭신호들의 주기)이상의 라이징 타임 및 폴링 타임을 갖는 신호가 된다.
상기 제1,2 버퍼드 클럭 신호들(IP_T,IPB_T)은 상기 위상 보간기(200)의 입력으로 제공되는 동시에 상기 스큐드(skewed) 피드백 루프(135)의 상기 스큐드 전류 모드 로직(CML) 버퍼(130)에 인가된다.
상기 스큐드 피드백 루프(135)의 동작에 의해, 주파수에 따라 출력 저항 값이 적응적으로 변화됨은 물론, 제1,2 버퍼드 클럭 신호들(IP_T,IPB_T)의 전압 스윙레벨이 상기 주파수에 무관하게 일정한 레벨로 유지된다.
상기 스큐드 피드백 루프(135)의 조절 로직부(150)를 통해 조절된 출력 저항 조절값은 상기 조절 로직부(150)의 내부 카운터로부터 출력되는 N-bit의 카운팅 코드값이 될 수 있다. 상기 카운팅 코드값은 2개의 CML 버퍼들(110,160)의 출력 저항을 동시에 결정한다.
도 6은 도 4의 동작에서 출력 저항값의 증가에 따라 입력 파형의 스윙 레벨 변화를 설명하기 위해 제시된 파형도이다. 도면에서 가로축은 시간이고 세로축은 전압 레벨을 나타낸다.
도 6에서 상기 제1,2 버퍼드 클럭 신호들(IP_T,IPB_T)중의 하나는 서로 다른 전압 스윙 레벨을 갖는 파형들 IPT1-IPT4중의 하나로서 나타날 수 있다. 즉, 도 4의 CML 버퍼(110)의 동작에 의해 RT 및 FT가 1/4 T보다 길어져 상기 버퍼드 클럭 신호(IP_T)가 삼각파형으로 정형되었지만, CML 버퍼(110)의 바이어스 전류가 출력 저항의 크기에 무관하게 변하지 않는다면, 위상 보간기(200)의 입력 스윙레벨(Swing level)이 주파수에 따라 달라진다. 따라서, 위상 보간기(200)의 입력 감도(sensitivity)를 벗어난 스몰 스윙(Swing)의 문제를 해결하려면, 위상 보간기(200)의 입력 스윙레벨 또한 일정한 레벨로 유지되게 하는 것이 필요하다.
도 6에서 보여지는 파형들 IPT1-IPT4은 RC 값이 증가함에 따라 RT와 FT가 증가된다. 이미 도 3을 통하여 설명된 바와 같이 CML 버퍼(110)의 R값을 증가시키면 상기 버퍼드 클럭 신호(IP_T)의 RT와 FT는 증가되고, RT와 FT의 증가량이 어느 범위 이상이 되면, RT 또는 FT는 주기(T)의 1/2보다 더 길게 된다. 그러한 경우에 상기 위상 보간기(200)의 입력 스윙레벨은 도 6에서 보여지는 바와 같이 점차적으로 감소된다. 도 6에서 ST는 스윙 쓰레쉬홀드의 전압 레벨을 나타낸다. 전압 스윙 레벨을 감소를 검출할 경우에 위상 보간기(200)의 입력 스윙레벨을 일정한 레벨로 유지할 수 있다. 상기 전압 스윙 레벨을 검출하고 스큐(skew)조절 동작을 행하는 기능 블록은 도 4의 상기 스큐드 전류 모드 로직(CML) 버퍼(130)가 담당한다. 상기 스큐드 CML 버퍼(130)를 포함하는 상기 스큐드 피드백 루프(135)의 동작은 도 8을 참조로 보다 상세히 설명될 것이다.
도 8은 도 4의 동작과 관련된 컨버터 출력 파형의 예시도이다.
도 8을 참조하면, 도 4에서의 IP_T와 IPB_T의 스윙 레벨 변화들이 3단계들 A1,B1,C1로서 나타나 있다. 상기 제1단계 A1의 파형 IO은 스윙 레벨이 안정화되지 않은 초기 동작에서 나타난다. 상기 제2단계 B1의 파형 IO은 상기 버퍼(130)에 의해 스큐 조절된 후의 동작에서 나타난다. 또한, 상기 제3단계 C1의 파형 IO은 상기 2단계의 동작 이후에 도 6에서와 같이 스윙 레벨의 감소가 검출되고 일정한 전압 스윙 레벨이 제공되는 경우에 나타난다.
초기 동작에서 상기 IP_T/IPB_T가 전압 레벨(IP1)로 풀 스윙(Full Swing)하는 경우에 도 4의 컨버터(140)의 출력 IO은 상기 제1단계 A1에서 보여지는 바와 같이 50%의 듀티(Duty)를 가질 수 있다. 이를 도 4의 스큐드 CML 버퍼(130)를 통해 스큐 조절을 행하면, 상기 제2단계 B1에서 보여지는 바와 같이 상기 출력 IO의 듀티가 감소하게 된다. 최종적으로 도 4의 CML 버퍼(110)에 의한 출력 저항 조절동작에 의해 상기 IP_T/IPB_T의 전압 레벨이 감소하게 되면 상기 제3단계 C1에서 보여지는 바와 같이 상기 출력 IO가 0로서 출력된다. 상기 출력 IO이 0으로서 주어지면, 상기 조절 로직부(150)의 카운터에서 출력되는 카운팅 코드 값은 일정한 값으로 고정되고 상기 스큐드 피드백 루프(135)의 피드백 동작은 실질적으로 중단된다. 결과로서, 상기 IP_T/IPB_T의 스윙 레벨은 고정된다.
따라서, 위상 보간기(200)에 인가되는 입력 신호들을 1/4 T 이상의 라이징 타임(RT) 및 폴링 타임(FT)을 갖는 제1,2 버퍼드 클럭 신호들로서 제공함은 물론, 상기 클럭 신호들의 전압 스윙레벨이 상기 주파수에 무관하게 일정한 레벨로 되도록 할 수 있다.
다시 도 4로 돌아가면, 도면에서 보여지는 위상 보간기(200)는 상기 파형 정형부(100)로부터 출력된 4 개의 위상 출력들을 수신하여, 와이드 랜지 주파수 입력에 대하여 특정한 위상 범위 내에서 선택된 위상 보간 출력 클럭신호를 생성한다. 상기 위상 보간기(200)의 일 구현 예는 도 7과 같이 구성될 수 있다.
도 5는 도 4중 CML 버퍼의 예시적 상세 회로도이다. 도 5의 CML 버퍼는 도 4의 CML 버퍼(110)나 제2 CML 버퍼(160)를 구현할 수 있다.
CML 버퍼(110)로서 기능할 경우에, 상기 제1,2 입력 노드들(ND1,ND2)에는 상기 제1 위상 오프셋 입력 클럭신호(IP)와 상보(컴플리멘터리)제1 위상 오프셋 입력 클럭신호(IPB)가 각기 대응적으로 인가된다. 여기서, 상기 클럭신호들(IP,IPB)는 상기 제1 위상 오프셋 입력 클럭신호 페어가 된다.
한편, CML 버퍼(160)로서 기능할 경우에, 상기 제1,2 입력 노드들(ND1,ND2)에는 상기 제2 위상 오프셋 입력 클럭신호(QP)와 상보(컴플리멘터리)제2 위상 오프셋 입력 클럭신호(QPB)가 각기 대응적으로 인가된다. 여기서, 상기 클럭신호들(QP,QPB)는 상기 제2 위상 오프셋 입력 클럭신호 페어가 된다.
도 5의 CML 버퍼는, 제1 및 제2 위상 오프셋 입력 클럭신호 페어들 중의 하나의 페어를 수신하는 제1,2 입력 노드들(ND1,ND2)과, 상기 제1,2 버퍼드 클럭 신호들(IP_T,IPB_T)을 출력하는 제1,2 출력 노드들(NDD1,NDD2)과, 복수의 병렬 전류 소스들(C1-C5)을 포함하는 전류 소스 어레이(112)와, 복수의 스위치들(S3,S6,S9,S12)을 포함하며 각 스위치는 상기 전류 소스 어레이(112) 내의 대응되는 전류 소스에 직렬로 연결되는 제1 스위치 블록(114)과, 상기 복수의 병렬 전류 소스들(C1-C5)에 대응하여 설치되는 저항 페어를 가지며 상기 제1,2 출력 노드들에 연결된 저항 어레이(115)와, 상기 저항 어레이(115) 내의 대응되는 저항 페어와 전원 공급단 간에 각기 연결된 스위치 페어(S1-S2,S4-S5,S7-S8,S10-S11)를 포함하는 제2 스위치 블록(117)과, 상기 제1 또는 제2 위상 오프셋 입력 클럭신호 페어의 주파수에 따라 적응적으로 파형 정형된 상기 제1,2 버퍼드 클럭 신호들을 출력하기 위해 상기 전류 소스 어레이(112) 및 상기 제1,2 입력 노드들(ND1,ND2)과 상기 제1,2 출력 노드들(NDD1,NDD2)에 연결된 출력저항 조절부(119)를 포함한다.
상기 출력저항 조절부(119)는 복수의 모오스 트랜지스터 페어(M1-M2,M3-M4,M5-M6,M7-M8,M9-M10)로 이루어진 모오스 트랜지스터 어레이로 구성된다.
상기 제1,2 스위치 블록(114,117)내의 스위치 및 스위치 페어는 도 4의 조절 로직부(150)내의 카운터의 카운팅 코드값에 따라 스위칭될 수 있다.
도 5에서, 카운팅 코드값은 예를 들어 SW0,SW1,SW2,SW3로서 인가된다. 코드값이 1인 경우에 스위치들이 클로즈되는 경우라고 하고 0인 경우에 스위치들이 오픈되는 경우라고 하면, 1111로서 4비트 카운팅 코드값이 인가되면 상기 SW0,SW1,SW2,SW3가 모두 1이 되어, 그에 대응되는 스위치들이 모두 클로즈된다. 한편, 0000으로서 4비트 카운팅 코드값이 인가되면 상기 SW0,SW1,SW2,SW3가 모두 0이 되므로, 그에 대응되는 스위치들이 모두 오픈된다. 도 5의 CML 버퍼의 출력 저항값은 스위치들이 모두 오픈(또는 오프)되어 있을 때 8R로서 가장 크고, 스위치들이 모두 클로즈(또는 온)되어 있을 때 R/2로서 가장 작다.
도 5의 초기 동작은 4비트 카운팅 코드값을 1111로서 인가함에 의해 CML 버퍼(110)의 출력 저항값을 R/2로 둔 상태에서부터 먼저 시작된다. 이 경우에 상기 제1,2 버퍼드 클럭 신호들(IP_T,IPB_T)의 RT 및 FT가 1/4 T이하이면 아직은 삼각파형의 형태로 정형된 것이 아니므로, 출력 저항값을 크게 하기 위해 4비트 카운팅 코드값은 1110으로서 인가될 수 있다. 이에 따라, 상기 SW3에 대응되는 스위치들(S10-S11,S12)은 오픈되어 상기 CML 버퍼(110)의 출력 저항값은 R/2보다 증가한다. 계속적으로 상기 제1,2 버퍼드 클럭 신호들(IP_T,IPB_T)의 RT 및 FT가 1/4 T이하이면 최종적으로 4비트 카운팅 코드값은 0000으로서 인가될 수 있다.
이와 같이, 와이드 랜지 주파수 입력인 경우에 제1,2 스위치 블록(114,117)내의 스위치 및 스위치 페어를 적응적으로 온/오프 함에 의해 위상 보간기(200)에 인가되는 입력 신호들을 일정한 삼각파형의 형태로서 제공할 수 있다.
이 경우에, 상기 스큐드 피드백 루프(135)의 전술한 동작에 의해, 상기 제1,2 스위치 블록(114,117)내의 스위치 및 스위치 페어의 온/오프 상태에 무관하게, 위상 보간기(200)에 인가되는 입력 신호들의 스윙레벨도 일정하게 유지된다.
도 7은 도 1중 위상 보간기의 예시적 상세 회로도이다.
도 7을 참조하면, 위상 보간기(200)는 저항 페어(202), 트랜지스터 어레이(204), 및 전류 소스 어레이(206)를 포함한다. 상기 저항 페어(202)는 저항들(R10, R11)로 구성되고, 상기 트랜지스터 어레이(204)는 NMOS 트랜지스터들(M10, M20, M30, M40, M50, M60, M70, M80)로 구성되며, 상기 전류 소스 어레이(206)는 전류 소스들(C10, C20, C30, C40)로 구성된다.
상기 저항(R10)은 내부 전압(VDD)과 노드(ND1)간에 연결되고, 상기 저항(R11)은 상기 내부 전압(VDD)과 노드(ND2)사이에 연결된다. 상기 노드들(ND2, ND1)에서는 위상 보간 출력 클럭신호(OUT,OUTB)가 출력된다. 여기서, 위상 보간 출력 클럭신호(OUT,OUTB)는 서로 차동 형태의 신호들이다.
상기 NMOS 트랜지스터들(M10, M40, M60, M80)의 드레인은 상기 노드(ND1)에 연결되고, 상기 NMOS 트랜지스터들(M20, M30, M50, M70)의 드레인은 상기 노드(ND2에 연결된다. 상기 NMOS 트랜지스터들(M10, M20)의 소오스는 전류 소스(C10)에 연결되고, 상기 NMOS 트랜지스터들(M30, M40)의 소오스는 전류 소스(C20)에 연결된다. 또한, 상기 NMOS 트랜지스터들(M50, M60)의 소오스는 전류 소스(C30)에 연결되고, 상기 NMOS 트랜지스터들(M70, M8)의 소오스는 전류 소스(C40)에 연결된다.
상기 NMOS 트랜지스터들(M10, M40)의 게이트는 도 4의 입력단(0)이 되어 상기 신호 IP_T를 수신하고, 상기 NMOS 트랜지스터들(M50, M80)의 게이트는 도 4의 입력단(90)이 되어 상기 신호 QP_T를 수신한다.
또한, 상기 NMOS 트랜지스터들(M20, M3)의 게이트는 도 4의 입력단(180)이 되어 상기 신호 IPB_T를 수신하고, 상기 NMOS 트랜지스터들(M60, M70)의 게이트는 도 4의 입력단(270)이 되어 상기 신호 QPB_T를 수신한다.
상기 위상 보간기(200)는 상기 신호들(IP_T, IPB_T)의 출력과 상기 신호들(QP_T, QPB_T)의 출력의 상태에 따라, 상기 노드들(ND1, ND2)에 소정의 위상을 가지는 상기 위상 보간 출력 클럭신호(OUT,OUTB)를 생성한다.
결국, 상기 위상 보간기(200)에 인가되는 4개의 위상 입력들 IP_T/IPB_T, QP_T/QPB_T에 의해 위상 보간기(200)내의 각각의 테일 전류 소스(tail current source)의 양이 변화되므로, 그에 따른 특정한 위상 출력 OUT/OUTB이 얻어진다.
상기 위상 보간기(200)는 와이드(Wide) 랜지 주파수 입력에서도 일정한 레벨의 전압 스윙레벨을 갖는 입력 파형을 삼각파의 형태로서 수신하므로, 위상 보간 동작을 정확하고 안정하게 수행한다.
도 9는 본 발명의 위상 보간 회로가 채용된 클럭 데이터 리커버리 회로의 블록도이다. 도면을 참조하면, 클럭 데이터 리커버리 회로(400)는 도 1과 같은 위상 보간 회로(300)를 포함한다. 상기 클럭 데이터 리커버리 회로(400)는 고속의 시리얼 데이터를 입력단(DIN)을 통해 수신하는 경우에, 수신된 시리얼 데이터로부터 전송 주파수 클럭을 복원하며, 상기 시리얼 데이터를 전송 시의 전송 데이터로 복원하는 역할을 한다. 고속 데이터 통신에서 데이터를 시리얼(serial)로 송수신하는 것은 패러럴(parallel)의 경우에 비해 채널의 수가 줄어들고 신호 간 간섭이 적어 속도를 늘릴 수 있는 등 장점이 많다. 데이터를 정확하게 복원하기 위해서는 수신되는 데이터의 위상과 복원된 주파수 클럭의 위상이 서로 정확히 동기(synchronization)되어야 한다. 따라서, 도 1과 같은 위상 보간 회로(300)를 클럭 데이터 리커버리 회로(400)에 채용할 경우에, 와이드 랜지 주파수 입력에서도 위상 보간 동작이 정확하고 안정하게 수행되므로, 클럭 및 데이터 복원의 성능이 높아진다.
도 10은 도 9의 구현 예시도이다.
도 10을 참조하면, 상기 클럭 데이터 리커버리 회로(400)는 샘플러(sampler:11), 디시리얼라이저(deserializer:21), 위상 검출 로직(phase detection logic:22), 루프 필터(loop filter:23), 셀렉터(Selector)(24), 위상 보간 제어를 위한 콘트롤러(controller:25), 위상 보간 회로(phase interpolator circuit:300), 및 주파수 분할기(frequency divider:17)를 포함한다.
시리얼-패러럴 데이터 변환기로 구성되는 상기 디시리얼라이저(21), 위상 검출 로직(22), 루프 필터(23), 셀렉터(24), 및 콘트롤러(25)를 클럭 및 데이터 리커버리 루프(clock & data recovery loop)로서 흔히 칭해진다.
f/2 Hz의 주파수를 가지고 서로 90°의 위상차를 가지는 4 개의 기준 클럭 신호(IP, QP, IPB 및 QPB)가 위상동기 회로 등에서 생성된다. 여기서, 상기 4 개의 기준 클럭 신호(IP, QP, IPB 및 QPB)는 0°, 90°, 180° 및 270°의 위상을 각기 가질 수 있다.
상기 위상 보간 회로(300)는 상기 위상 고정 루프(18)로부터 4 개의 기준 클럭 신호(IP, QP, IPB 및 QPB)를 수신하고, 콘트롤러(25)로부터 출력되는 위상 제어 신호(CTL)에 따라 상기 4 개의 기준 클럭 신호(IP, QP, IPB 및 QPB)의 위상을 조정한 보간 클럭 신호(OUT 및 OUTB)를 출력한다. 여기서, 상기 보간 클럭 신호(OUT 및 OUTB)의 차동 보간 클럭 신호도 함께 출력될 수 있다.
상기 보간 클럭 신호(OUT 및 OUTB) 및 차동 보간 클럭 신호는 각각 f/2 Hz의 주파수를 가진다. 상기 위상 제어 신호(CTL)는 상기 위상 보간 회로(300)가 입력 시리얼 데이터(DIN)에 비해 느리지 않게 위상을 조절할 수 있도록 상대적으로 고속으로 입력된다.
주파수 분할기(17)는 상기 보간 클럭 신호들 중 어느 하나의 신호를 입력받아, 1/n 에 해당하는 주파수 즉 f/2n Hz의 주파수를 가지는 클럭 신호로 변환하여 상기 디시리얼라이저(21), 상기 위상 검출 로직(22) 및 상기 루프 필터(23)에 동작 클럭으로서 공급한다. 상대적으로 고속 동작이 불필요한 상기 디시리얼라이저(21)의 저속 동작 부분, 상기 위상 검출 로직(22) 및 상기 루프 필터(23)에는 상대적으로 느린 클럭 신호가 공급되며, 고속 동작이 필요한 상기 디시리얼라이저(21)의 고속 동작 부분, 그리고 콘트롤러(25)에는 상기 f/2 Hz의 주파수를 가지는 빠른 클럭 신호가 고속동작을 위해 공급된다.
예를 들어, 입력 시리얼 데이터(DIN)가 6 Gbps이며 n 이 20 이면 상기 디시리얼라이저(21)의 고속 동작부분과 상기 콘트롤러(25)에는 3 GHz의 클럭 신호가 동작 클럭으로서 공급되고, 디시리얼라이저(21)의 저속 동작부분, 상기 위상 검출 로직(22), 및 상기 루프 필터(23)에는 300 MHz의 동작 클럭이 공급될 수 있다.
상기 샘플러(11)는 f bps의 입력 시리얼 데이터(DIN)를 상기 실질적으로 90°의 위상 차가 나는 4 개의 보간 클럭 신호들을 이용하여 각각 샘플링하여 4 개의 시리얼 샘플링 펄스들(IS, QS, ISb 및 QSb)을 추출할 수 있다. 예를 들어, 입력 시리얼 데이터(DIN)가 6 Gbps이고 4 개의 샘플러(11)를 이용한다면, 상기 4 개의 샘플러는 상기 6 Gbps의 입력 시리얼 데이터(DIN)를 3 GHz의 주파수로 각기 샘플링하여 4 개의 3 GHz 시리얼 샘플링 펄스들(IS, QS, ISb 및 QSb)을 생성할 수 있다.
디시리얼라이저(21)는 4 개의 시리얼 샘플링 펄스(IS, QS, ISb 및 QSb)를 수신하여 2개의 n 비트 패러럴 데이터(IDATA 및 QDATA)로 변환한다. 이 경우에, 상기 시리얼 샘플링 펄스 IS 및 ISb들로부터 상기 패러럴 데이터 IDATA를 생성하고, 상기 시리얼 샘플링 펄스 QS 및 QSb들로부터 상기 패러럴 데이터 QDATA를 생성할 수 있다. 예를 들어, 상기 n 이 20 인 경우에 상기 패러럴 데이터 IDATA는 상기 시리얼 샘플링 펄스 중에서 위상이 0° 및 180°인 보간 클럭 신호로 샘플링한 20 개의 펄스로 구성될 수 있고, 상기 패러럴 데이터 QDATA는 상기 시리얼 샘플링 펄스 중에서 위상이 90° 및 270°인 보간 클럭 신호로 샘플링한 20 개의 펄스로 구성될 수 있다. 상기 n 비트의 패러럴 데이터(IDATA 또는 QDATA) 중 어느 하나는 복원된 데이터(DATA)로서 외부로 출력될 수 있다. 따라서, 도 10의 회로는 클럭 및 데이터를 동시에 복원할 수 있다.
도 11은 도 10의 회로가 채용된 데이터 처리 장치의 시스템 블록도이다. 도면을 참조하면, 데이터 처리 장치는 고주파(RF) 송수신부(501), 수신 모듈(510), 송신 모듈(520), 제어 처리부(540), 휴먼 인터페이스(560), 메모리(550), 및 표시부(530)를 포함한다.
상기 메모리(550)는 코드 스토리지 및 데이터 스토리지로서 사용되며, 플래시 메모리와 같은 불휘발성 메모리 디바이스나 SDRAM 등과 같은 휘발성 메모리 디바이스를 포함할 수 있다. 또한, 상기 불휘발성 메모리 디바이스는 반도체 드라이브/디스크(Solid State Drive/Disk: SSD)를 구성할 수 있다.
도 11에서, 상기 수신 모듈(510)은 데이터를 수신하기 위해 도 10에서 보여지는 바와 같은 클럭 데이터 리커버리 회로(400)를 내부적으로 구비할 수 있다. 상기 클럭 데이터 리커버리 회로(400)는 도 9와 같이 구성될 수 있으므로, 와이드 랜지 주파수 입력에 대하여 클럭 및 데이터 복구 성능이 양호하게 된다. 도 11의 데이터 처리 장치는 모바일 기기가 될 수 있다.
상기 모바일 기기는 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 및 MP3 플레이어 중의 하나가 되거나 노트 북 컴퓨터가 될 수 있다. 비록 도면에는 도시되지 않았지만, 상기 모바일 기기는 기기의 동작에 필요한 동작 전압을 공급하는 배터리 및 배터리의 전원을 보다 효율적으로 사용하기 위한 전원 공급 장치가 마련될 수 있다. 또한, 응용 칩셋(application chipset), 및 카메라 이미지 프로세서(Camera Image Processor: CIS)가 더 제공될 수 있다.
상술한 바와 같은 본 발명의 실시 예에 따르면, 와이드 랜지 주파수 입력에서도 위상 보간 동작이 정확하고 안정하게 수행된다. 따라서, 그러한 위상 보간 회로를 채용한 데이터 처리 장치의 동작 성능은 바람직한 방향으로 향상된다.
상기한 설명에서는 본 발명의 실시 예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 파형 정형부의 기능 블록이나 세부적 회로 구성을 다양하게 변경 또는 변형할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 파형 정형부 200 : 위상 보간기
400 : 클럭 데이터 리커버리 회로

Claims (10)

  1. 인가되는 제1 또는 제2 위상 오프셋 입력 클럭 신호 페어를 적응적으로 파형 정형하여 1/4 T(여기서 T는 제1,2 위상 오프셋 입력 클럭 신호들의 주기)이상의 라이징 타임 및 폴링 타임을 갖는 제1,2 버퍼드 클럭 신호들을 출력하는 파형 정형부와;
    위상 보간 제어신호의 웨이트 값에 응답하여 상기 제1,2 버퍼드 클럭 신호들 간의 위상들 중에서 선택된 위상 보간 출력 클럭신호를 생성하기 위해 적용된 위상 보간기를 구비함을 특징으로 하는 위상 보간 회로.
  2. 제1항에 있어서, 상기 파형 정형부는, 상기 제1 또는 제2 위상 오프셋 입력 클럭신호 페어의 주파수에 따라 출력 저항 값이 적응적으로 변화되는 전류 모드 로직(CML) 버퍼를 포함함을 특징으로 하는 위상 보간 회로.
  3. 제2항에 있어서, 상기 파형 정형부는, 상기 제1,2 버퍼드 클럭 신호들의 전압 스윙레벨이 상기 주파수에 무관하게 일정한 레벨로 되도록 하기 위한 스큐드 피드백 루프를 더 포함함을 특징으로 하는 위상 보간 회로.
  4. 제3항에 있어서, 상기 스큐드 피드백 루프는,
    상기 제1,2 버퍼드 클럭 신호들을 수신하여 스큐 조절된 피드백 제1,2 클럭 신호들을 생성하는 스큐드 전류 모드 로직(CML) 버퍼와;
    상기 피드백 제1,2 클럭 신호들을 수신하여 그에 대응되는 듀티 사이클을 갖는 싱글 클럭 펄스를 출력하는 컨버터와;
    상기 싱글 클럭 펄스에 응답하여 전류 모드 로직(CML) 버퍼의 상기 출력 저항 값이 적응적으로 변화되도록 하는 조절 로직부를 포함함을 특징으로 하는 위상 보간 회로.
  5. 제1항에 있어서, 상기 제1 또는 제2 위상 오프셋 입력 클럭 신호 페어의 제1,2 위상 오프셋 입력 클럭 신호들은 서로 90도의 위상 차를 가짐을 특징으로 하는 위상 보간 회로.
  6. 제2항에 있어서, 상기 전류 모드 로직(CML) 버퍼는,
    제1 또는 제2 위상 오프셋 입력 클럭신호 페어를 수신하는 제1,2 입력 노드들과;
    상기 제1,2 버퍼드 클럭 신호들을 출력하는 제1,2 출력 노드들과;
    복수의 병렬 전류 소스들을 포함하는 전류 소스 어레이와;
    복수의 스위치들을 포함하며 각 스위치는 상기 전류 소스 어레이 내의 대응되는 전류 소스에 직렬로 연결되는 제1 스위치 블록과;
    상기 복수의 병렬 전류 소스들에 대응하여 설치되는 저항 페어를 가지며, 상기 제1,2 출력 노드들에 연결된 저항 어레이와;
    상기 저항 어레이 내의 대응되는 저항 페어와 전원 공급단 간에 각기 연결된 스위치 페어를 포함하는 제2 스위치 블록과;
    상기 제1 또는 제2 위상 오프셋 입력 클럭신호 페어의 주파수에 따라 적응적으로 파형 정형된 상기 제1,2 버퍼드 클럭 신호들을 출력하기 위해, 상기 전류 소스 어레이 및 상기 제1,2 입력 노드들과 상기 제1,2 출력 노드들에 연결된 출력저항 조절부를 포함함을 특징으로 하는 위상 보간 회로.
  7. 제6항에 있어서, 상기 출력저항 조절부는 모오스 트랜지스터 페어로 이루어진 모오스 트랜지스터 어레이로 구성됨을 특징으로 하는 위상 보간 회로.
  8. 제6항에 있어서, 상기 제1,2 스위치 블록 내의 스위치 및 스위치 페어는 카운터의 카운팅 코드값에 따라 스위칭됨을 특징으로 하는 위상 보간 회로.
  9. 와이드 랜지 주파수 입력에서도 위상 보간기의 출력특성을 안정화하기 위한 방법에 있어서:
    상기 위상 보간기의 전단에 파형 정형부를 제공하는 단계와;
    상기 위상 보간기에 인가되는 제1,2 위상 오프셋 입력 클럭신호들의 주파수에 대응하여 상기 제1 또는 제2 위상 오프셋 입력 클럭신호가 1/4 T(여기서 T는 제1,2 위상 오프셋 입력 클럭 신호들의 주기)이상의 라이징 타임 및 폴링 타임을 갖는 제1,2 버퍼드 클럭 신호들로 되도록 파형 정형하는 단계를 가짐을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 파형 정형은 출력 저항 값이 입력 주파수에 따라 적응적으로 변화되어지는 전류 모드 로직(CML)버퍼에 의해 수행됨을 특징으로 하는 방법.
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