TWI789035B - 轉換率控制裝置和轉換率控制方法 - Google Patents

轉換率控制裝置和轉換率控制方法 Download PDF

Info

Publication number
TWI789035B
TWI789035B TW110136368A TW110136368A TWI789035B TW I789035 B TWI789035 B TW I789035B TW 110136368 A TW110136368 A TW 110136368A TW 110136368 A TW110136368 A TW 110136368A TW I789035 B TWI789035 B TW I789035B
Authority
TW
Taiwan
Prior art keywords
signal
circuit
control
voltage
voltage signal
Prior art date
Application number
TW110136368A
Other languages
English (en)
Other versions
TW202316798A (zh
Inventor
蔡宗翰
林鵬飛
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW110136368A priority Critical patent/TWI789035B/zh
Priority to US17/954,454 priority patent/US11855639B2/en
Application granted granted Critical
Publication of TWI789035B publication Critical patent/TWI789035B/zh
Publication of TW202316798A publication Critical patent/TW202316798A/zh

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01Shaping pulses
    • H03K5/04Shaping pulses by increasing duration; by decreasing duration
    • H03K5/05Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Vehicle Body Suspensions (AREA)
  • Train Traffic Observation, Control, And Security (AREA)

Abstract

本發明公開一種轉換率控制裝置和轉換率控制方法。轉換率控制裝置包括信號產生電路、比較電路以及控制電路。信號產生電路用於產生皆具有一轉換率的第一電壓信號和第二電壓信號,且第一電壓信號和第二電壓信號為一對差分信號。比較電路用於根據該對差分信號的眼交叉點和參考時脈的信號邊緣的相對位置關係來輸出致能信號。控制電路用於根據致能信號來產生至少一控制信號以控制信號產生電路,使得信號產生電路能夠根據該至少一控制信號來改變第一電壓信號和第二電壓信號的轉換率。

Description

轉換率控制裝置和轉換率控制方法
本發明涉及一種轉換率(Slew Rate)控制裝置和轉換率控制方法,特別涉及根據一對差分信號(Pair Of Differential Signals)的眼交叉點(Eye Crossing Point)和參考時脈的信號邊緣(Signal Edge)的相對位置關係來改變轉換率的轉換率控制裝置和轉換率控制方法。
轉換率是指在單位時間內的電壓變化,且直觀上可分為上升緣轉換率和下降緣轉換率。然而,在轉換率的控制上,通常需要搭配複雜電路來偵測轉換率,並且提供可調整輸出能力的電壓源或電流源來改變轉換率。
針對現有技術的不足,本發明實施例提供一種轉換率控制裝置,包括信號產生電路、比較電路以及控制電路。信號產生電路用於產生皆具有一轉換率的第一電壓信號和第二電壓信號,且第一電壓信號和第二電壓信號為一對差分信號。比較電路用於根據該對差分信號的眼交叉點和參考時脈的信號邊緣的相對位置關係來輸出致能信號。控制電路耦接於信號產生電路和比較電路之間,用於根據致能信號來產生至少一控制信號以控制信號產生電路,使得信號產生電路能夠根據該至少一控制信號來改變第一電壓信號和第二電壓信號的轉換率。
另外,本發明實施例提供一種轉換率控制方法,適用於一轉換率控制裝置,包括如下步驟。首先,配置信號產生電路,用於產生皆具有一轉換率的第一電壓信號和第二電壓信號,且第一電壓信號和第二電壓信號為一對差分信號。其次,配置比較電路,用於根據該對差分信號的眼交叉點和參考時脈的信號邊緣的相對位置關係來輸出致能信號。接著,配置控制電路,用於根據致能信號來產生至少一控制信號以控制信號產生電路,使得信號產生電路能夠根據該至少一控制信號來改變第一電壓信號和第二電壓信號的轉換率。
為使能更進一步瞭解本發明的特徵及技術內容,請參閱以下有關本發明的詳細說明與圖式,然而所提供的圖式僅用於提供參考與說明,並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明的實施方式,本領域技術人員可由本說明書所提供的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用,本說明書中的各項細節也可基於不同觀點與應用,在不悖離本發明的構思下進行各種修改與變更。另外,本發明的附圖僅為簡單示意說明,並非依實際尺寸的描繪,事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容,但所提供的內容並非用以限制本發明的保護範圍。
應當理解的是,雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者信號,但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件,或者一信號與另一信號。另外,本文中所使用的術語“或”,應視實際情況可能包含相關聯的列出項目中的任一個或者多個的組合。
請參閱圖1,圖1是本發明實施例所提供的轉換率控制裝置的功能方塊示意圖。如圖1所示,轉換率控制裝置1包括信號產生電路10、比較電路12以及控制電路14。控制電路14耦接於比較電路12和信號產生電路10之間。信號產生電路10用於產生皆具有一轉換率的第一電壓信號VCCP和第二電壓信號VCCN,且第一電壓信號VCCP和第二電壓信號VCCN為一對差分信號。也就是說,當第一電壓信號VCCP由邏輯高準位向邏輯低準位轉變時,第二電壓信號VCCN則由邏輯低準位向邏輯高準位轉變,且這時候第一電壓信號VCCP的下降緣轉換率會等於第二電壓信號VCCN的上升緣轉換率。反之,當第一電壓信號VCCP由邏輯低準位向邏輯高準位轉變時,第二電壓信號VCCN則由邏輯高準位向邏輯低準位轉變,且這時候第一電壓信號VCCP的上升緣轉換率會等於第二電壓信號VCCN的下降緣轉換率。
請一併參閱圖2,圖2是本發明實施例的第一電壓信號VCCP、第二電壓信號VCCN、參考時脈REF_CLK和致能信號EN的時序示意圖。如圖2所示,本發明可假設信號產生電路10所一開始產生的第一電壓信號VCCP為邏輯高準位,且這時候的參考時脈REF_CLK為邏輯低準位,因此該對差分信號(即第一電壓信號VCCP和第二電壓信號VCCN)的眼交叉點C能夠用以第一電壓信號VCCP的下降緣和第二電壓信號VCCN的上升緣交會為例,但本發明不以此為限制。在這種情況下,本發明也可假設當比較電路12判斷眼交叉點C出現在參考時脈REF_CLK的上升緣左邊時,比較電路12則輸出邏輯高準位的致能信號EN,且控制電路14根據邏輯高準位的致能信號EN來產生至少一控制信號CS以控制信號產生電路10,使得信號產生電路10能夠根據該至少一控制信號CS來改變第一電壓信號VCCP和第二電壓信號VCCN的轉換率。
從圖2可以看出這時候控制電路14是要產生至少一控制信號CS以控制信號產生電路10來調低第一電壓信號VCCP和第二電壓信號VCCN的轉換率,使得可以讓眼交叉點C變成出現在參考時脈REF_CLK的上升緣右邊。因此,當比較電路12判斷眼交叉點C出現在參考時脈REF_CLK的上升緣右邊時,比較電路12則輸出邏輯低準位的致能信號EN。需說明的是,以上是通過特定的具體實施例來說明比較電路12的實施方式,但本發明不以此為限制。總而言之,比較電路12可用於根據該對差分信號(即第一電壓信號VCCP和第二電壓信號VCCN)的一眼交叉點和參考時脈REF_CLK的信號邊緣的相對位置關係來輸出致能信號EN。另外,控制電路14用於根據致能信號EN來產生至少一控制信號CS以控制信號產生電路10,使得信號產生電路10能夠根據該至少一控制信號CS來改變第一電壓信號VCCP和第二電壓信號VCCN的轉換率。
然而,為了能更進一步瞭解比較電路12,以下是再通過特定的電路來說明比較電路12所用於圖2的實施方式,但本發明亦不以此為限制。請一併參閱圖3,圖3是本發明實施例的比較電路12的電路示意圖。如圖3所示,比較電路12可包括運算放大器120、正反器122以及反相器124。運算放大器120用於接收第一電壓信號VCCP和第二電壓信號VCCN,並且輸出比較信號CP。若以圖2的實施例為例,運算放大器120的非反相輸入端(Non-Inverting Input)和反相輸入端就分別接收第一電壓信號VCCP和第二電壓信號VCCN,並且當第一電壓信號VCCP小於第二電壓信號VCCN時,運算放大器120的輸出端則輸出邏輯低準位的比較信號CP。也就是說,在圖2的眼交叉點C以後,運算放大器120輸出邏輯低準位的比較信號CP,直到第一電壓信號VCCP又大於第二電壓信號VCCN。
正反器122的資料輸入端D和時脈輸入端CK分別接收比較信號CP和參考時脈REF_CLK,並且當參考時脈REF_CLK由邏輯低準位轉為邏輯高準位時,正反器122輸出等於比較信號CP的輸出信號OP。也就是說,當圖2的眼交叉點C出現在參考時脈REF_CLK的上升緣左邊時,這時候輸出信號OP就會等於邏輯低準位的比較信號CP。另外,反相器124耦接正反器122,用於接收輸出信號OP,並且輸出經反向的輸出信號OP作為致能信號EN。因此,當輸出信號OP等於邏輯低準位的比較信號CP時,比較電路12則輸出邏輯高準位的致能信號EN,且控制電路14就能夠根據邏輯高準位的致能信號EN來產生至少一控制信號CS以控制信號產生電路10,使得信號產生電路10能夠根據該至少一控制信號CS來改變第一電壓信號VCCP和第二電壓信號VCCN的轉換率。由於運算放大器120、正反器122以及反相器124的運作原理已皆為本領域技術人員所習知,因此其細節就不再多加贅述。
另一方面,請一併參閱圖4,圖4是本發明實施例的信號產生電路10的電路示意圖。如圖4所示,信號產生電路10可包括相位內插器100和相位內插器102分別用於通過節點P1和節點P2輸出第一電壓信號VCCP和第二電壓信號VCCN,且相位內插器100和相位內插器102各包括多個電路分支。在本實施例中,相位內插器100包括電路分支40_0~40_N-1,相位內插器102包括電路分支42_0~42_N-1,N為大於1的整數,但本發明不限制其具體數值。另外,在相位內插器100或相位內插器102中,每一電路分支包括串聯於供電電壓VCC與接地電壓GND間的第一開關、第一電流源、第二電流源以及第二開關,且節點P1或節點P2耦接於第一電流源與第二電流源之間。
例如,相位內插器100的電路分支40_0包括串聯於供電電壓VCC與接地電壓GND間的第一開關401_0、第一電流源402_0、第二電流源403_0以及第二開關404_0,且節點P1耦接於第一電流源402_0與第二電流源403_0之間,以此類推,相位內插器100的電路分支40_N-1包括串聯於供電電壓VCC與接地電壓GND間的第一開關401_N-1、第一電流源402_N-1、第二電流源403_N-1以及第二開關404_N-1,且節點P1耦接於第一電流源402_N-1與第二電流源403_N-1之間。相對地,相位內插器102的電路分支42_0包括串聯於供電電壓VCC與接地電壓GND間的第一開關421_0、第一電流源422_0、第二電流源423_0以及第二開關424_0,且節點P2耦接於第一電流源422_0與第二電流源423_0之間,以此類推,相位內插器102的電路分支42_N-1包括串聯於供電電壓VCC與接地電壓GND間的第一開關421_N-1、第一電流源422_N-1、第二電流源423_N-1以及第二開關424_N-1,且節點P2耦接於第一電流源422_N-1與第二電流源423_N-1之間。
在本實施例中,相位內插器100還可包括耦接於節點P1與接地電壓GND間的電容C1,且相位內插器102還可包括耦接於節點P2與接地電壓GND間的電容C2。在這種情況下,相位內插器100能夠通過開啟的第二開關404_0~404_N-1以利用第二電流源403_0~403_N-1對電容C1進行放電,使得第一電壓信號VCCP由邏輯高準位向邏輯低準位轉變。同時地,相位內插器102能夠通過開啟的第一開關421_0~421_N-1以利用第一電流源422_0~422_N-1對電容C2進行充電,使得第二電壓信號VCCN由邏輯低準位向邏輯高準位轉變。假如每一電容的電荷量相等且每一電流源都提供相同電流大小的話,由於這時候第一電壓信號VCCP的下降緣轉換率會要等於第二電壓信號VCCN的上升緣轉換率,因此控制電路14所產生的至少一控制信號CS可包括N位元的第一控制信號SW1[N-1:0],用於控制第二開關404_0~404_N-1和第一開關421_0~421_N-1。例如,第一控制信號的第1位元SW1[0]用來控制第二開關404_0和第一開關421_0,以此類推,第一控制信號的第N位元SW1[N-0]用來控制第二開關404_N-1和第一開關421_N-1。
相位內插器100也能夠通過開啟的第一開關401_0~401_N-1以利用第一電流源402_0~402_N-1對電容C1進行充電,使得第一電壓信號VCCP由邏輯低準位向邏輯高準位轉變。同時地,相位內插器102也能夠通過開啟的第二開關424_0~424_N-1以利用第二電流源423_0~423_N-1對電容C2進行放電,使得第二電壓信號VCCN由邏輯高準位向邏輯低準位轉變。假如每一電容的電荷量相等且每一電流源都提供相同電流大小的話,由於這時候第一電壓信號VCCP的上升緣轉換率會要等於第二電壓信號VCCN的下降緣轉換率,因此控制電路14所產生的至少一控制信號CS還可包括N位元的第二控制信號SW2[N-1:0],用於控制第一開關401_0~401_N-1和第二開關424_0~424_N-1。例如,第二控制信號的第1位元SW2[0]用來控制第一開關401_0和第二開關424_0,以此類推,第二控制信號的第N位元SW2[N-0]用來控制第一開關401_N-1和第二開關424_N-1。
由此可見,如果是要調低第一電壓信號VCCP的下降緣轉換率,控制電路14就可控制減少相位內插器100內開啟的第二開關404_0~404_N-1的數量,使得對電容C1進行放電的效率變差。同時地,控制電路14也會控制減少相位內插器102內開啟的第一開關421_0~421_N-1的數量,使得對電容C2進行充電的效率變差,從而調低第二電壓信號VCCN的上升緣轉換率。另外,如果是調低第一電壓信號VCCP的上升緣轉換率,控制電路14就可控制減少相位內插器100內開啟的第一開關401_0~401_N-1的數量,使得對電容C1進行充電的效率變差。同時地,控制電路14也會控制減少相位內插器102內開啟的第二開關424_0~424_N-1的數量,使得對電容C2進行放電的效率變差,從而調低第二電壓信號VCCN的下降緣轉換率。因此,相較於現有技術是提供可調整輸出能力的電壓源或電流源來改變轉換率,本發明的轉換率控制裝置1則是可直觀地通過控制每一相位內插器內開啟的開關數量來改變轉換率。
在這種情況下,控制電路14更可用於根據致能信號EN來進行計數以產生計數值CV(圖1到圖4皆未繪示),且計數值CV用來表示控制電路14所要控制每一相位內插器內開啟的開關數量,但本發明不限制其具體實施方式,因此控制電路14也可以是根據計數值CV來產生第一控制信號SW1[N-1:0]和第二控制信號SW2[N-1:0]。為了方便以下說明,本發明可將計數值CV用N位元來表示,且值為1的位元有幾個就代表要控制每一相位內插器內開啟的開關數量有幾個,因此從上述實施例來看計數值CV的N位元皆初始為1。另外,以下是再通過特定的具體實施例來說明控制電路14所用於圖2以產生計數值CV的實施方式,但本發明亦不以此為限制。請一併參閱圖5,圖5是本發明實施例的控制電路14所根據致能信號EN來進行計數的步驟流程圖。如圖5所示,在步驟S510中,控制電路14接收致能信號EN,並且在步驟S520中,判斷致能信號EN是否為邏輯高準位。
若是,代表圖2的眼交叉點C出現在參考時脈REF_CLK的上升緣左邊,因此控制電路14可執行步驟S530來對計數值CV減1,也就是說控制減少開啟的開關數量來調低第一電壓信號VCCP和第二電壓信號VCCN的轉換率,使得可以讓眼交叉點C變成出現在參考時脈REF_CLK的上升緣右邊。若不是,代表圖2的眼交叉點C已出現在參考時脈REF_CLK的上升緣右邊,因此控制電路14可執行步驟S540來停止進行計數。由於相關細節已如同前述內容,故於此就不再多加贅述。最後,請參閱圖6,圖6是本發明實施例的轉換率控制方法的步驟流程圖。圖6的轉換率控制方法可適用於圖1的轉換率控制裝置1,因此請一併參閱圖1以利理解。
如圖6所示,在步驟S610中,配置信號產生電路10,用於產生皆具有一轉換率的第一電壓信號VCCP和第二電壓信號VCCN,且第一電壓信號VCCP和第二電壓信號VCCN為一對差分信號。其次,在步驟S620中,配置比較電路12,用於根據該對差分信號的眼交叉點和參考時脈REF_CLK的信號邊緣的相對位置關係來輸出致能信號EN。接著,在步驟S630中,配置控制電路14,用於根據致能信號EN來產生至少一控制信號CS以控制信號產生電路10,使得信號產生電路10能夠根據該至少一控制信號CS來改變第一電壓信號VCCP和第二電壓信號VCCN的轉換率。由於相關細節也已如同前述內容,故於此就不再多加贅述。
綜上所述,本發明所提供的轉換率控制裝置和轉換率控制方法,可以是根據一對差分信號的眼交叉點和參考時脈的信號邊緣的相對位置關係來改變轉換率。另外,本發明的轉換率控制裝置可通過兩相位內插器來分別產生該對差分信號中的一電壓信號,且每一相位內插器能夠通過開啟的開關以利用電流源對電容進行充電或放電,使得相應的電壓信號由邏輯低準位向邏輯高準位轉變或者由邏輯高準位向邏輯低準位轉變。因此,相較於相較於現有技術是提供可調整輸出能力的電壓源或電流源來改變轉換率,本發明的轉換率控制裝置則是可直觀地通過控制每一相位內插器內開啟的開關數量來改變轉換率。
以上所提供的內容僅為本發明的優選可行實施例,並非因此侷限本發明的申請專利範圍,所以凡是運用本發明說明書及圖式內容所做的等效技術變化,均包含於本發明的申請專利範圍內。
1:轉換率控制裝置 10:信號產生電路 12:比較電路 14:控制電路 VCCP:第一電壓信號 VCCN:第二電壓信號 REF_CLK:參考時脈 EN:致能信號 CS:控制信號 C:眼交叉點 120:運算放大器 122:正反器 124:反相器 CP:比較信號 D:資料輸入端 CK:時脈輸入端 OP:輸出信號 100,102:相位內插器 P1,P2:節點 40_0~40_N-1,42_0~42_N-1:電路分支 VCC:供電電壓 GND:接地電壓 401_0~401_N-1,421_0~421_N-1:第一開關 402_0~402_N-1,422_0~422_N-1:第一電流源 403_0~403_N-1,423_0~423_N-1:第二電流源 404_0~404_N-1,424_0~424_N-1:第二開關 C1,C2:電容 SW1[0]~SW1[N-1]:第一控制信號 SW2[0]~SW2[N-1]:第二控制信號 S510~S540,S610~S630:流程步驟
圖1是本發明實施例的轉換率控制裝置的功能方塊示意圖。
圖2是本發明實施例的第一電壓信號、第二電壓信號、參考時脈和致能信號的時序示意圖。
圖3是本發明實施例的比較電路的電路示意圖。
圖4是本發明實施例的信號產生電路的電路示意圖。
圖5是本發明實施例的控制電路所根據致能信號來進行計數的步驟流程圖。
圖6是本發明實施例的轉換率控制方法的步驟流程圖。
1:轉換率控制裝置
10:信號產生電路
12:比較電路
14:控制電路
VCCP:第一電壓信號
VCCN:第二電壓信號
REF_CLK:參考時脈
EN:致能信號
CS:控制信號

Claims (9)

  1. 一種轉換率控制裝置,包括:一信號產生電路,用於產生皆具有一轉換率的一第一電壓信號和一第二電壓信號,且該第一電壓信號和該第二電壓信號為一對差分信號;一比較電路,用於根據該對差分信號的一眼交叉點和一參考時脈的一信號邊緣的一相對位置關係來輸出一致能信號;以及一控制電路,耦接於該信號產生電路和該比較電路之間,用於根據該致能信號來產生至少一控制信號以控制該信號產生電路,使得該信號產生電路能夠根據該至少一控制信號來改變該第一電壓信號和該第二電壓信號的該轉換率;其中該信號產生電路包括一第一相位內插器和一第二相位內插器,分別用於通過一第一節點和一第二節點輸出該第一電壓信號和該第二電壓信號,且該第一相位內插器和該第二相位內插器各包括多個電路分支。
  2. 如請求項1所述的轉換率控制裝置,其中該比較電路包括:一運算放大器,用於接收該第一電壓信號和該第二電壓信號,並且輸出一比較信號;以及一正反器,該正反器的一資料輸入端和一時脈輸入端分別接收該比較信號和該參考時脈,並且當該參考時脈由一邏輯低準位轉為一邏輯高準位時,該正反器輸出等於該比較信號的一輸出信號。
  3. 如請求項2所述的轉換率控制裝置,其中該比較電路更包括:一反相器,耦接該正反器,用於接收該輸出信號,並且輸出 經反向的該輸出信號作為該致能信號。
  4. 如請求項1所述的轉換率控制裝置,其中在該第一相位內插器或該第二相位內插器中,該些電路分支各包括串聯於一供電電壓與一接地電壓間的一第一開關、一第一電流源、一第二電流源以及一第二開關,且該第一節點或該第二節點耦接於該第一電流源與該第二電流源之間。
  5. 如請求項4所述的轉換率控制裝置,其中該控制電路所產生的該至少一控制信號包括一第一控制信號以及一第二控制信號,該第一控制信號用於控制該第一相位內插器的每一該些電路分支的該第二開關以及該第二相位內插器的每一該些電路分支的該第一開關,且該第二控制信號用於控制該第一相位內插器的每一該些電路分支的該第一開關以及該第二相位內插器的每一該些電路分支的該第二開關。
  6. 如請求項5所述的轉換率控制裝置,其中該控制電路更用於根據該致能信號來進行計數以產生一計數值,且該控制電路根據該計數值來產生該第一控制信號和該第二控制信號。
  7. 如請求項6所述的轉換率控制裝置,其中在該控制電路所根據該致能信號來進行計數的步驟中,當該控制電路判斷該致能信號為該邏輯高準位時,該控制電路對該計數值減1,並且當該控制電路判斷該致能信號為該邏輯低準位時,該控制電路則停止進行計數。
  8. 一種轉換率控制方法,適用於一轉換率控制裝置,包括: 配置一信號產生電路,用於產生皆具有一轉換率的一第一電壓信號和一第二電壓信號,且該第一電壓信號和該第二電壓信號為一對差分信號;配置一比較電路,用於根據該對差分信號的一眼交叉點和一參考時脈的一信號邊緣的一相對位置關係來輸出一致能信號;以及配置一控制電路,用於根據該致能信號來產生至少一控制信號以控制該信號產生電路,使得該信號產生電路能夠根據該至少一控制信號來改變該第一電壓信號和該第二電壓信號的該轉換率;其中該信號產生電路包括一第一相位內插器和一第二相位內插器,分別用於通過一第一節點和一第二節點輸出該第一電壓信號和該第二電壓信號,且該第一相位內插器和該第二相位內插器各包括多個電路分支。
  9. 如請求項8所述的轉換率控制方法,其中該比較電路包括:一運算放大器,用於接收該第一電壓信號和該第二電壓信號,並且輸出一比較信號;以及一正反器,該正反器的一資料輸入端和一時脈輸入端分別接收該比較信號和該參考時脈,並且當該參考時脈由一邏輯低準位轉為一邏輯高準位時,該正反器輸出等於該比較信號的一輸出信號。
TW110136368A 2021-09-30 2021-09-30 轉換率控制裝置和轉換率控制方法 TWI789035B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110136368A TWI789035B (zh) 2021-09-30 2021-09-30 轉換率控制裝置和轉換率控制方法
US17/954,454 US11855639B2 (en) 2021-09-30 2022-09-28 Slew rate control device and slew rate control method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110136368A TWI789035B (zh) 2021-09-30 2021-09-30 轉換率控制裝置和轉換率控制方法

Publications (2)

Publication Number Publication Date
TWI789035B true TWI789035B (zh) 2023-01-01
TW202316798A TW202316798A (zh) 2023-04-16

Family

ID=85721952

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110136368A TWI789035B (zh) 2021-09-30 2021-09-30 轉換率控制裝置和轉換率控制方法

Country Status (2)

Country Link
US (1) US11855639B2 (zh)
TW (1) TWI789035B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI798969B (zh) * 2021-12-01 2023-04-11 瑞昱半導體股份有限公司 相位內插裝置及多相位時脈產生裝置
US11799461B1 (en) * 2022-12-07 2023-10-24 Winbond Electronics Corp. Memory device and slew rate detector

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362672B1 (en) * 2001-02-08 2002-03-26 Intel Corporation Apparatus and method for automatic matching of signaling rise time to fall time
US20060062341A1 (en) * 2004-09-20 2006-03-23 Edmondson John H Fast-lock clock-data recovery system
US20060149492A1 (en) * 2004-11-03 2006-07-06 Guidry David W System and method for testing differential signal crossover using undersampling
US20070268984A1 (en) * 2006-05-16 2007-11-22 Abel Christopher J Method and apparatus for determining one or more channel compensation parameters based on data eye monitoring
US20140225656A1 (en) * 2006-11-03 2014-08-14 Micron Technology, Inc. Output slew rate control

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3076300B2 (ja) * 1998-04-20 2000-08-14 日本電気アイシーマイコンシステム株式会社 出力バッファ回路
US7188131B2 (en) * 2002-11-27 2007-03-06 Stmicroelectronics S.A. Random number generator
US9285286B2 (en) 2014-01-08 2016-03-15 Invensys Systems, Inc. Slew rate detection circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362672B1 (en) * 2001-02-08 2002-03-26 Intel Corporation Apparatus and method for automatic matching of signaling rise time to fall time
US20060062341A1 (en) * 2004-09-20 2006-03-23 Edmondson John H Fast-lock clock-data recovery system
US20060149492A1 (en) * 2004-11-03 2006-07-06 Guidry David W System and method for testing differential signal crossover using undersampling
US20070268984A1 (en) * 2006-05-16 2007-11-22 Abel Christopher J Method and apparatus for determining one or more channel compensation parameters based on data eye monitoring
US20140225656A1 (en) * 2006-11-03 2014-08-14 Micron Technology, Inc. Output slew rate control

Also Published As

Publication number Publication date
US20230102952A1 (en) 2023-03-30
US11855639B2 (en) 2023-12-26
TW202316798A (zh) 2023-04-16

Similar Documents

Publication Publication Date Title
US6377101B1 (en) Variable delay circuit and semiconductor integrated circuit device
TWI789035B (zh) 轉換率控制裝置和轉換率控制方法
JP4817348B2 (ja) 半導体メモリ装置で用いられる遅延固定ループ
US5852378A (en) Low-skew differential signal converter
JP3993717B2 (ja) 半導体集積回路装置
TW577087B (en) Register controlled DLL for reducing current consumption
KR100861919B1 (ko) 다 위상 신호 발생기 및 그 방법
JP4376081B2 (ja) クロックのデューティサイクルを調整できる周波数逓倍器及び逓倍方法
JP4558701B2 (ja) 電圧バッファと電圧バッファのソースドライバ
JPH10171774A (ja) 半導体集積回路
US20190190505A1 (en) Delay control circuits
JP6264852B2 (ja) タイミング調整回路および半導体集積回路装置
JP4117977B2 (ja) 半導体装置
JPH10149227A (ja) 半導体集積回路
US20170063363A1 (en) Comparator, electronic circuit, and method of controlling comparator
US7042265B2 (en) Interlaced delay-locked loops for controlling memory-circuit timing
CN117394853A (zh) 相位检测电路及包括其的时钟发生电路和半导体装置
US20210174850A1 (en) Semiconductor devices and semiconductor systems
CN108008763A (zh) 时钟发生电路以及使用其的半导体器件和系统
US11770116B1 (en) Duty cycle correction for high-speed clock signals
KR20030043600A (ko) 두 개의 클럭 신호의 위상을 정확하게 비교하는 위상비교기 및 그것을 이용한 클럭 발생 회로
US7872515B1 (en) Phase interpolation device and slew rate control device thereof
JP3945894B2 (ja) 半導体装置及び信号入力状態検出回路
CN116915221A (zh) 占空检测电路、占空校正电路及使用其的半导体装置
TWI725258B (zh) 內部時脈產生電路