TWI725258B - 內部時脈產生電路 - Google Patents

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TWI725258B
TWI725258B TW106140804A TW106140804A TWI725258B TW I725258 B TWI725258 B TW I725258B TW 106140804 A TW106140804 A TW 106140804A TW 106140804 A TW106140804 A TW 106140804A TW I725258 B TWI725258 B TW I725258B
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張聖泉
金庚煥
金東均
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韓商愛思開海力士有限公司
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Abstract

一種內部時脈產生電路包括內插時脈產生電路和鎖定時脈產生電路。 內插時脈產生電路回應於開關控制信號和電流控制信號來從分頻時脈信號產生內插時脈信號。鎖定時脈產生電路包括振盪器，並且從內插時脈信號產生用於產生內部時脈信號的鎖定時脈信號。

Description

內部時脈產生電路
本發明的實施例關於產生內部時脈信號的內部時脈產生電路。
隨著半導體裝置的集成度增加，半導體裝置已經被持續開發以提高操作速度。與用於操作的外部時脈信號同步的同步半導體裝置已經被提出以提高操作速度。在同步半導體裝置的情況下，如果數據同步於外部時脈信號而被輸出，則可能出現與來自時脈(tAC)的輸出數據存取時間相對應的延遲時間，以減少有效的數據視窗。結果，當同步半導體裝置以高頻操作時，同步半導體裝置可能發生故障。
相關申請案的交叉引用：
本申請案請求2017年2月9日提交的申請號為10-2017-0018268的韓國專利申請案的優先權，其透過引用整體合併於此。
根據實施例，內部時脈產生電路包括內插時脈產生電路和鎖定時脈產生電路。內插時脈產生電路回應於開關控制信號和電流控制信號來從分頻時脈信號產生內插時脈信號。鎖定時脈產生電路包括振盪器，並且從內插時脈 信號產生用於產生內部時脈信號的鎖定時脈信號。開關控制信號的邏輯位準組合和電流控制信號的邏輯位準組合透過將分頻時脈信號的相位與回饋時脈信號的相位進行比較來設置。回饋時脈信號透過將鎖定時脈信號延遲預定的延遲時間來產生。
根據另一個實施例，內部時脈產生電路包括內插時脈產生電路和鎖定時脈產生電路。內插時脈產生電路包括第一選擇驅動器至第四選擇驅動器，並且回應於開關控制信號來選擇第一選擇驅動器至第四選擇驅動器之中的兩個驅動器作為第一選中的選擇驅動器和第二選中的選擇驅動器。此外，內插時脈產生電路接收分頻時脈信號以使用具有第一驅動能力的第一選中的選擇驅動器來驅動內插時脈信號，並且接收分頻時脈信號以使用具有第二驅動能力的第二選中的選擇驅動器來驅動內插時脈信號。鎖定時脈產生電路包括振盪器以從內插時脈信號產生用於產生內部時脈信號的鎖定時脈信號。
1:時脈輸入電路
1000:電子系統
1001:數據儲存電路
1002:記憶體控制器
1003:緩衝記憶體
1004:輸入/輸出介面
2:控制碼產生電路
21:延遲線
22:相位檢測器
23:碼輸出電路
3:內插時脈產生電路
31:第一驅動電流產生器
32:第二驅動電流產生器
33:驅動電流選擇/供應單元
34:第一選擇驅動器
35:第二選擇驅動器
36:第三選擇驅動器
37:第四選擇驅動器
38:驅動電流選擇/放電單元
391:第一電流放電器
392:第二電流放電器
4:鎖定時脈產生電路
5:源電壓產生電路
51:複製延遲電路
52:相位比較器
53:選擇碼產生器
54:電壓輸出電路
54(1)~54(M):第一驅動器~第M驅動器
6:時脈輸出電路
α IREF:電流量
(1-α)IREF:電流量
CLK:外部時脈信號
COM:比較信號
DCLK<1：4>:第一分頻時脈信號~第四分頻時脈信號
DCLK<1>:第一分頻時脈信號
DCLK<2>:第二分頻時脈信號
DCLK<3>:第三分頻時脈信號
DCLK<4>:第四分頻時脈信號
DCLK<K>:第K分頻時脈信號
FCLK<K>:第K回饋時脈信號
ICLK<1：4>:第一內部時脈信號~第四內部時脈信號
ICNT<1：L>:第一電流控制信號~第L電流控制信號
ICNT<1>:第一電流控制信號
ICNT<2>:第二電流控制信號
ID1:第一驅動電流
ID2:第二驅動電流
IN:輸入信號
IV341:第一反相器
IV342:第二反相器
IV343:第三反相器
IV344:第四反相器
IV351:第一反相器
IV352:第二反相器
IV353:第三反相器
IV354:第四反相器
IV361:第一反相器
IV362:第二反相器
IV363:第三反相器
IV364:第四反相器
IV371:第一反相器
IV372:第二反相器
IV373:第三反相器
IV374:第四反相器
IV41~IV52:反相器
LCLK<1：4>:第一鎖定時脈信號~第四鎖定時脈信號
LCLK<1>:第一鎖定時脈信號
LCLK<2>:第二鎖定時脈信號
LCLK<3>:第三鎖定時脈信號
LCLK<4>:第四鎖定時脈信號
LCLK<J>:第J鎖定時脈信號
LCLK<K>:第K鎖定時脈信號
N41:NMOS電晶體
N511:NMOS電晶體
nd41~nd44:節點
OUT:輸出信號
P41:PMOS電晶體
P511:PMOS電晶體
PBIAS:偏移電壓
PCLK<1：4>:第一內插時脈信號~第四內插時脈信號
PCLK<1>:第一內插時脈信號
PCLK<2>:第二內插時脈信號
PCLK<3>:第三內插時脈信號
PCLK<4>:第四內插時脈信號
PCLK<J>:第J內插時脈信號
PDET:相位檢測信號
RCLK<1：4>:第一複製時脈信號~第四複製時脈信號
RCLK<J>:第J複製時脈信號
SCB<1：M>:第一選擇碼~第M選擇碼
SV:源電壓
SW31:第一開關
SW32:第二開關
SW33:第三開關
SW34:第四開關
SW35:第一開關
SW36:第二開關
SW37:第三開關
SW38:第四開關
SWCNT<1：2>:第一開關控制信號和第二開關控制信號
td11:時間段
td12:時間段
td13:時間段
td14:時間段
td15:時間段
td16:時間段
VSS:接地電壓
鑒於附圖和所附的詳細描述，本發明的各種實施例將變得更加明顯，其中：圖1是圖示根據本發明的實施例的內部時脈產生電路的配置的方塊圖；圖2是圖示包括在圖1的內部時脈產生電路中的控制碼產生電路的示例的方塊圖；圖3是圖示包括在圖1的內部時脈產生電路中的內插時脈產生電路的示例的電路圖；圖4是圖示圖3所示的內插時脈產生電路的操作的表格；圖5和圖6是圖示圖3所示的內插時脈產生電路的操作的時序圖； 圖7是圖示包括在圖1的內部時脈產生電路中的鎖定時脈產生電路的示例的電路圖；圖8是圖示包括在圖7的鎖定時脈產生電路中的任意反相器的示例的電路圖；圖9是圖示包括在圖1的內部時脈產生電路中的源電壓產生電路的示例的方塊圖；圖10是圖示包括在圖9的源電壓產生電路中的複製延遲電路的示例的電路圖；圖11是圖示包括在圖9的源電壓產生電路中的電壓輸出電路的示例的電路圖；以及圖12是圖示採用圖1所示的內部時脈產生電路的電子系統的配置的方塊圖。
下面將參照附圖描述本發明的各種實施例。然而，本文所描述的實施例僅用於說明的目的，並非意在限制本發明的範圍。
如圖1所示，根據實施例的內部時脈產生電路可以包括時脈輸入電路1、控制碼產生電路2、內插時脈產生電路3、鎖定時脈產生電路4、源電壓產生電路5以及時脈輸出電路6。
時脈輸入電路1可以回應於外部時脈信號CLK來產生包括第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>的分頻時脈信號。時脈輸入電路1可以產生具有與外部時脈信號CLK不同的相位的第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>。第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>可以被產生以具有為外部時脈信號CLK的週期時間的兩倍的週期時間。每當外 部時脈信號CLK具有0°(或360°)的相位時，第一分頻時脈信號DCLK<1>可以具有0°(或360°)或180°的相位。第二分頻時脈信號DCLK<2>可以被產生，使得第一分頻時脈信號與第二分頻時脈信號DCLK<1：2>之間的相位差為90°。第三分頻時脈信號DCLK<3>可以被產生，使得第一分頻時脈信號DCLK<1>與第三分頻時脈信號DCLK<3>之間的相位差為180°。第四分頻時脈信號DCLK<4>可以被產生，使得第一分頻時脈信號DCLK<1>與第四分頻時脈信號DCLK<4>之間的相位差為270°。第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>的週期時間與第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>之間的相位差可以根據實施例而被設置為不同相位差。分頻時脈信號的數量也可以根據實施例而被設置為不同數量。
控制碼產生電路2可以回應於第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>以及包括第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>的鎖定時脈信號來產生包括第一開關控制信號和第二開關控制信號SWCNT<1：2>中的一個或更多個的開關控制信號以及包括第一電流控制信號至第L電流控制信號ICNT<1：L>中的一個或更多個的電流控制信號。控制碼產生電路2可以檢測透過延遲第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>以及第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>而產生的時脈信號之間的相位差，以產生第一開關控制信號和第二開關控制信號SWCNT<1：2>以及第一電流控制信號至第L電流控制信號ICNT<1：L>。第一開關控制信號和第二開關控制信號SWCNT<1：2>可以具有用於產生包括第一內插時脈信號至第四內插時脈信號PCLK<1：4>的內插時脈信號的邏輯位準組合，該第一內插時脈信號至第四內插時脈信號PCLK<1：4>補償半導體裝置的內部電路的關於外部時脈信號CLK的延 遲因子。第一電流控制信號至第L電流控制信號ICNT<1：L>可以具有用於產生第一內插時脈信號至第四內插時脈信號PCLK<1：4>的邏輯位準組合，該第一內插時脈信號至第四內插時脈信號PCLK<1：4>補償半導體裝置的內部電路的關於外部時脈信號CLK的延遲因子。第一開關控制信號和第二開關控制信號SWCNT<1：2>的邏輯位準組合以及第一電流控制信號至第L電流控制信號ICNT<1：L>的邏輯位準組合可以根據實施例而被設置為不同邏輯位準組合。鎖定時脈信號的數量可以根據實施例而被設置為小於或大於4。開關控制信號的數量可以根據實施例而被設置為小於或大於2。電流控制信號的數量「L」可以根據實施例而被設置為不同數量。
內插時脈產生電路3可以回應於第一開關控制信號和第二開關控制信號SWCNT<1：2>以及第一電流控制信號至第L電流控制信號ICNT<1：L>來從第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>產生第一內插時脈信號至第四內插時脈信號PCLK<1：4>。內插時脈產生電路3可以接收第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>以根據第一開關控制信號和第二開關控制信號SWCNT<1：2>的邏輯位準組合以及第一電流控制信號至第L電流控制信號ICNT<1：L>的邏輯位準組合來驅動第一內插時脈信號至第四內插時脈信號PCLK<1：4>。內插時脈產生電路3可以根據第一電流控制信號至第L電流控制信號ICNT<1：L>的邏輯位準組合來控制用於驅動第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>的電流量。根據第一電流控制信號至第L電流控制信號ICNT<1：L>的邏輯位準組合來控制的電流量可以根據實施例而被設置為不同電流量。內插時脈產生電路3可以回應於根據第一開關控制信號和第二開關控制信號SWCNT<1：2>的邏輯位準組合選擇的第一分頻時脈信號至第四分頻時脈信 號DCLK<1：4>中的至少一個來驅動第一內插時脈信號至第四內插時脈信號PCLK<1：4>。根據第一開關控制信號和第二開關控制信號SWCNT<1：2>的邏輯位準組合選擇的第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>中的至少一個可以根據實施例而被設置為不同。內插時脈信號的數量可以根據實施例而被設置為小於或大於4。
鎖定時脈產生電路4可以回應於第一內插時脈信號至第四內插時脈信號PCLK<1：4>來產生第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>。鎖定時脈產生電路4可以與第一內插時脈信號至第四內插時脈信號PCLK<1：4>同步，以產生第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>。鎖定時脈產生電路4可以包括產生具有預定週期時間的週期信號的振盪器(見圖7)。由包括在鎖定時脈產生電路4中的振盪器產生的週期信號的週期時間可以由源電壓信號SV的電壓位準來控制。由振盪器產生的週期信號的週期時間與第一內插時脈信號至第四內插時脈信號PCLK<1：4>的週期時間之間的差值可以被設置為小於特定值。
源電壓產生電路5可以回應於第一內插時脈信號至第四內插時脈信號PCLK<1：4>和第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>來產生供應給鎖定時脈產生電路4的源電壓信號SV。源電壓產生電路5可以將第一內插時脈信號至第四內插時脈信號PCLK<1：4>延遲由包括在鎖定時脈產生電路4中的振盪器產生的週期信號的週期時間，並且可以將延遲的內插時脈信號的相位與第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>的相位進行比較，以控制源電壓信號SV的電壓位準。源電壓產生電路5可以控制源電壓信號SV的電壓位準，直到由包括在鎖定時脈產生電路4中的振盪器產生的週期信號的週期時 間與第一內插時脈信號至第四內插時脈信號PCLK<1：4>的週期時間之間的差小於特定值。在一些實施例中，在源電壓產生電路5控制源電壓信號SV的電壓位準並終止其操作之後，控制碼產生電路2可以控制第一開關控制信號和第二開關控制信號SWCNT<1：2>的邏輯位準組合以及第一電流控制信號至第L電流控制信號ICNT<1：L>的邏輯位準組合。
時脈輸出電路6可以回應於第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>來產生第一內部時脈信號至第四內部時脈信號ICLK<1：4>。時脈輸出電路6可以緩衝第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>，以產生第一內部時脈信號至第四內部時脈信號ICLK<1：4>。在一些實施例中，時脈輸出電路6可以將第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>延遲預定的延遲時間，以產生第一內部時脈信號至第四內部時脈信號ICLK<1：4>。
參考圖2，控制碼產生電路2可以包括延遲線21、相位檢測器22以及碼輸出電路23。
延遲線21可以回應於第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>之中的第K鎖定時脈信號LCLK<K>來產生第K回饋時脈信號FCLK<K>。延遲線21可以將第K鎖定時脈信號LCLK<K>延遲預定的延遲時間，以產生第K回饋時脈信號FCLK<K>。在第K鎖定時脈信號LCLK<K>和第K回饋時脈信號FCLK<K>中，數字「K」可以是1、2、3或4中的任意一個。延遲線21的延遲時間可以被設置為能夠補償包括在半導體裝置中的內部電路的關於外部時脈信號CLK的延遲因子的時間段。延遲線21的延遲時間可以根據實施例而被設置為不同時間。
相位檢測器22可以檢測第K回饋時脈信號FCLK<K>與第K分頻時脈信號DCLK<K>之間的相位差，以產生相位檢測信號PDET。相位檢測器22可以將第K回饋時脈信號FCLK<K>的相位與第K分頻時脈信號DCLK<K>的相位進行比較，以產生相位檢測信號PDET。如果第K回饋時脈信號FCLK<K>的相位領先於第K分頻時脈信號DCLK<K>的相位，則相位檢測器22可以產生具有第一邏輯位準的相位檢測信號PDET。相反，如果第K分頻時脈信號DCLK<K>的相位領先於第K回饋時脈信號FCLK<K>的相位，則相位檢測器22可以產生具有第二邏輯位準的相位檢測信號PDET。
碼輸出電路23可以回應於相位檢測信號PDET來產生第一開關控制信號和第二開關控制信號SWCNT<1：2>以及第一電流控制信號至第L電流控制信號ICNT<1：L>。如果相位檢測信號PDET具有第一邏輯位準，則碼輸出電路23可以產生其邏輯位準組合進行變化以增加延遲線21的延遲時間的第一開關控制信號和第二開關控制信號SWCNT<1：2>以及第一電流控制信號至第L電流控制信號ICNT<1：L>。如果相位檢測信號PDET具有第二邏輯位準，則碼輸出電路23可以產生其邏輯位準組合進行變化以減少延遲線21的延遲時間的第一開關控制信號和第二開關控制信號SWCNT<1：2>以及第一電流控制信號至第L電流控制信號ICNT<1：L>。碼輸出電路23可以輸出根據相位檢測信號PDET的邏輯位準來計數的第一開關控制信號和第二開關控制信號SWCNT<1：2>以及第一電流控制信號至第L電流控制信號ICNT<1：L>。
參考圖3，內插時脈產生電路3可以包括第一驅動電流產生器31、第二驅動電流產生器32、驅動電流選擇/供應單元33、第一選擇驅動器34、第 二選擇驅動器35、第三選擇驅動器36、第四選擇驅動器37、驅動電流選擇/放電單元38、第一電流放電器391以及第二電流放電器392。
第一驅動電流產生器31可以回應於第一電流控制信號至第L電流控制信號ICNT<1：L>來產生第一驅動電流ID1。第一驅動電流產生器31可以根據第一電流控制信號至第L電流控制信號ICNT<1：L>的邏輯位準組合來控制第一驅動電流ID1的量α IREF。稍後將參照圖4詳細描述根據第一電流控制信號至第L電流控制信號ICNT<1：L>的邏輯位準組合來控制的第一驅動電流ID1的量α IREF。
第二驅動電流產生器32可以回應於第一電流控制信號至第L電流控制信號ICNT<1：L>來產生第二驅動電流ID2。第二驅動電流產生器32可以根據第一電流控制信號至第L電流控制信號ICNT<1：L>的邏輯位準組合來控制第二驅動電流ID2的量(1-α)IREF。稍後將參考圖4詳細描述根據第一電流控制信號至第L電流控制信號ICNT<1：L>的邏輯位準組合來控制的第二驅動電流ID2的量(1-α)IREF。
驅動電流選擇/供應單元33可以回應於第一開關控制信號和第二開關控制信號SWCNT<1：2>而將第一驅動電流ID1和第二驅動電流ID2供應給第一選擇驅動器34、第二選擇驅動器35、第三選擇驅動器36至第四選擇驅動器37。驅動電流選擇/供應單元33可以根據第一開關控制信號和第二開關控制信號SWCNT<1：2>的邏輯位準組合來選擇性地將第一驅動電流ID1和第二驅動電流ID2供應給第一選擇驅動器34、第二選擇驅動器35、第三選擇驅動器36至第四選擇驅動器37。
如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「L，L」，則驅動電流選擇/供應單元33可以包括被導通的第一開關SW31和第三開關SW33以及被關斷的第二開關SW32和第四開關SW34。第一開關SW31、第二開關SW32、第三開關SW33至第四開關SW34之中根據第一開關控制信號和第二開關控制信號SWCNT<1：2>的邏輯位準組合而被導通的開關可以根據實施例而被設置為不同。在第一開關控制信號和第二開關控制信號SWCNT<1：2>中，邏輯位準組合「L，L」意味著第一開關控制信號和第二開關控制信號SWCNT<1：2>都具有邏輯「低」位準。如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「L，L」，則驅動電流選擇/供應單元33可以透過被導通的第一開關SW31將第一驅動電流ID1供應給第一選擇驅動器34，並且可以透過被導通的第三開關SW33將第二驅動電流ID2供應給第二選擇驅動器35。
如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「L，H」，則驅動電流選擇/供應單元33的第一開關SW31和第四開關SW34可以被導通，而驅動電流選擇/供應單元33的第二開關SW32和第三開關SW33可以被關斷。在第一開關控制信號和第二開關控制信號SWCNT<1：2>中，邏輯位準組合「L，H」意味著第一開關控制信號SWCNT<1>具有邏輯「低」位準，而第二開關控制信號SWCNT<2>具有邏輯「高」位準。如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「L，H」，則驅動電流選擇/供應單元33可以透過被導通的第一開關SW31將第一驅動電流ID1供應給第一選擇驅動器34，並且可以透過被導通的第四開關SW34將第二驅動電流ID2供應給第四選擇驅動器37。
如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「H，L」，則驅動電流選擇/供應單元33的第二開關SW32和第三開關SW33可以被導通，而驅動電流選擇/供應單元33的第一開關SW31和第四開關SW34可以被關斷。在第一開關控制信號和第二開關控制信號SWCNT<1：2>中，邏輯位準組合「H，L」意味著第一開關控制信號SWCNT<1>具有邏輯「高」位準，而第二開關控制信號SWCNT<2>具有邏輯「低」位準。如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「H，L」，則驅動電流選擇/供應單元33可以透過被導通的第二開關SW32將第一驅動電流ID1供應給第三選擇驅動器36，並且可以透過被導通的第三開關SW33將第二驅動電流ID2供應給第二選擇驅動器35。
如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「H，H」，則驅動電流選擇/供應單元33的第二開關SW32和第四開關SW34可以被導通，而驅動電流選擇/供應單元33的第一開關SW31和第三開關SW33可以被關斷。在第一開關控制信號和第二開關控制信號SWCNT<1：2>中，邏輯位準組合「H，H」意味著第一開關控制信號SWCNT<1>具有邏輯「高」位準，並且第二開關控制信號SWCNT<2>具有邏輯「高」位準。如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「H，H」，則驅動電流選擇/供應單元33可以透過被導通的第二開關SW32將第一驅動電流ID1供應給第三選擇驅動器36，並且可以透過被導通的第四開關SW34將第二驅動電流ID2供應給第四選擇驅動器37。
第一選擇驅動器34可以接收第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>以使用第一驅動電流ID1作為電源電流來驅動第一內插時脈信 號至第四內插時脈信號PCLK<1：4>。第一選擇驅動器34可以透過由具有邏輯「低」位準的第一開關控制信號SWCNT<1>導通的第一開關SW31來接收第一驅動電流ID1。第一選擇驅動器34可以包括回應於第一分頻時脈信號DCLK<1>來驅動第一內插時脈信號PCLK<1>的第一反相器IV341、回應於第二分頻時脈信號DCLK<2>來驅動第二內插時脈信號PCLK<2>的第二反相器IV342、回應於第三分頻時脈信號DCLK<3>來驅動第三內插時脈信號PCLK<3>的第三反相器IV343以及回應於第四分頻時脈信號DCLK<4>來驅動第四內插時脈信號PCLK<4>的第四反相器IV344。
第二選擇驅動器35可以接收第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>以使用第二驅動電流ID2作為電源電流來驅動第一內插時脈信號至第四內插時脈信號PCLK<1：4>。第二選擇驅動器35可以透過由具有邏輯「低」位準的第二開關控制信號SWCNT<2>導通的第三開關SW33來接收第二驅動電流ID2。第二選擇驅動器35可以包括回應於第二分頻時脈信號DCLK<2>來驅動第一內插時脈信號PCLK<1>的第一反相器IV351、回應於第三分頻時脈信號DCLK<3>來驅動第二內插時脈信號PCLK<2>的第二反相器IV352、回應於第四分頻時脈信號DCLK<4>來驅動第三內插時脈信號PCLK<3>的第三反相器IV353以及回應於第一分頻時脈信號DCLK<1>來驅動第四內插時脈信號PCLK<4>的第四反相器IV354。
第三選擇驅動器36可以接收第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>以使用第一驅動電流ID1作為電源電流來驅動第一內插時脈信號至第四內插時脈信號PCLK<1：4>。第三選擇驅動器36可以透過由具有邏輯「高」位準的第一開關控制信號SWCNT<1>導通的第二開關SW32來接收第一驅動電 流ID1。第三選擇驅動器36可以包括回應於第三分頻時脈信號DCLK<3>來驅動第一內插時脈信號PCLK<1>的第一反相器IV361、回應於第四分頻時脈信號DCLK<4>來驅動第二內插時脈信號PCLK<2>的第二反相器IV362、回應於第一分頻時脈信號DCLK<1>來驅動第三內插時脈信號PCLK<3>的第三反相器IV363以及回應於第二分頻時脈信號DCLK<2>來驅動第四內插時脈信號PCLK<4>的第四反相器IV364。
第四選擇驅動器37可以接收第一分頻時脈信號至第四分頻時脈信號DCLK<1：4>以使用第二驅動電流ID2作為電源電流來驅動第一內插時脈信號至第四內插時脈信號PCLK<1：4>。第四選擇驅動器37可以透過由具有邏輯「高」位準的第二開關控制信號SWCNT<2>導通的第四開關SW34來接收第二驅動電流ID2。第四選擇驅動器37可以包括回應於第四分頻時脈信號DCLK<4>來驅動第一內插時脈信號PCLK<1>的第一反相器IV371、回應於第一分頻時脈信號DCLK<1>來驅動第二內插時脈信號PCLK<2>的第二反相器IV372、回應於第二分頻時脈信號DCLK<2>來驅動第三內插時脈信號PCLK<3>的第三反相器IV373以及回應於第三分頻時脈信號DCLK<3>來驅動第四內插時脈信號PCLK<4>的第四反相器IV374。
驅動電流選擇/放電單元38可以回應於第一開關控制信號和第二開關控制信號SWCNT<1：2>來使第一驅動電流ID1和第二驅動電流ID2從第一選擇驅動器34、第二選擇驅動器35、第三選擇驅動器36至第四選擇驅動器37流出。驅動電流選擇/放電單元38可以根據第一開關控制信號和第二開關控制信號SWCNT<1：2>的邏輯位準組合來選擇性地使電流從第一選擇驅動器34、第二選擇驅動器35、第三選擇驅動器36至第四選擇驅動器37流出。
如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「L，L」，則驅動電流選擇/放電單元38可以包括被導通的第五開關SW35和第七開關SW37以及被關斷的第六開關SW36和第八開關SW38。第五開關SW35、第六開關SW36、第七開關SW37至第八開關SW38之中根據第一開關控制信號和第二開關控制信號SWCNT<1：2>的邏輯位準組合而被導通的開關可以根據實施例而被設置為不同。如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「L，L」，則驅動電流選擇/放電單元38可以透過被導通的第五開關SW35來使電流從第一選擇驅動器34流出，並且可以透過被導通的第七開關SW37來使電流從第二選擇驅動器35流出。
如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「L，H」，則驅動電流選擇/放電單元38的第五開關SW35和第八開關SW38可以被導通，而驅動電流選擇/放電單元38的第六開關SW36和第七開關SW37可以被關斷。如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「L，H」，則驅動電流選擇/放電單元38可以透過被導通的第五開關SW35來使電流從第一選擇驅動器34流出，並且可以透過被導通的第八開關SW38來使電流從第四選擇驅動器37流出。
如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「H，L」，則驅動電流選擇/放電單元38的第六開關SW36和第七開關SW37可以被導通，而驅動電流選擇/放電單元38的第五開關SW35和第八開關SW38可以被關斷。如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「H，L」，則驅動電流選擇/放電單元38可以 透過被導通的第六開關SW36來使電流從第三選擇驅動器36流出，並且可以透過被導通的第七開關SW37來使電流從第二選擇驅動器35流出。
如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「H，H」，則驅動電流選擇/放電單元38的第六開關SW36和第八開關SW38可以被導通，而驅動電流選擇/放電單元38的第五開關SW35和第七開關SW37可以被關斷。如果第一開關控制信號和第二開關控制信號SWCNT<1：2>具有邏輯位準組合「H，H」，則驅動電流選擇/放電單元38可以透過被導通的第六開關SW36來使電流從第三選擇驅動器36流出，並且可以透過被導通的第八開關SW38來使電流從第四選擇驅動器37流出。
第一電流放電器391可以回應於第一電流控制信號至第L電流控制信號ICNT<1：L>而使流過第五開關SW35或第六開關SW36的電流流出。第一電流放電器391可以根據第一電流控制信號至第L電流控制信號ICNT<1：L>的邏輯位準組合來控制通過第五開關SW35或第六開關SW36流出的電流量α IREF。
第二電流放電器392可以回應於第一電流控制信號至第L電流控制信號ICNT<1：L>而使流過第七開關SW37或第八開關SW38的電流流出。第二電流放電器392可以根據第一電流控制信號至第L電流控制信號ICNT<1：L>的邏輯位準組合來控制通過第七開關SW37或第八開關SW38流出的電流量(1-α)IREF。
在假定第一電流控制信號至第L電流控制信號ICNT<1：L>中包括的位元的數量「L」為2的情況下，下面將參照圖4、圖5和圖6來更全面地描述內插時脈產生電路3的操作。
參考圖4，第一驅動電流ID1的量α IREF和第二驅動電流ID2的量(1-α)IREF可以根據第一電流控制信號和第二電流控制信號ICNT<1：2>的邏輯位準組合來計算。如果第一電流控制信號和第二電流控制信號ICNT<1：2>具有邏輯位準組合「H，L」，則「α」的值可以被設置為0.75。因此，第一驅動電流ID1的量α IREF可以被設置為0.75×IREF，而第二驅動電流ID2的量(1-α)IREF可以被設置為0.25×IREF。在第一電流控制信號和第二電流控制信號ICNT<1：2>中，邏輯位準組合「H，L」意味著第一電流控制信號ICNT<1>具有邏輯「高」位準，而第二電流控制信號ICNT<2>具有邏輯「低」位準。如果第一電流控制信號和第二電流控制信號ICNT<1：2>具有邏輯位準組合「L，H」，則「α」的值可以被設置為0.5。因此，第一驅動電流ID1的量α IREF可以被設置為0.5×IREF，而第二驅動電流ID2的量(1-α)IREF可以被設置為0.5×IREF。在第一電流控制信號和第二電流控制信號ICNT<1：2>中，邏輯位準組合「L，H」意味著第一電流控制信號ICNT<1>具有邏輯「低」位準，而第二電流控制信號ICNT<2>具有邏輯「高」位準。如果第一電流控制信號和第二電流控制信號ICNT<1：2>具有邏輯位準組合「H，H」，則「α」的值可以被設置為0.25。因此，第一驅動電流ID1的量α IREF可以被設置為0.25×IREF，而第二驅動電流ID2的量(1-α)IREF可以被設置為0.75×IREF。在第一電流控制信號和第二電流控制信號ICNT<1：2>中，邏輯位準組合「H，H」意味著第一電流控制信號ICNT<1>具有邏輯「高」位準，並且第二電流控制信號ICNT<2>具有邏輯「高」位準。
內插時脈產生電路3可以根據第一開關控制信號和第二開關控制信號SWCNT<1：2>的邏輯位準組合來選擇第一選擇驅動器34、第二選擇驅動器35、第三選擇驅動器36至第四選擇驅動器37之中的兩個驅動器作為第一選中的 選擇驅動器和第二選中的選擇驅動器，並且可以使用具有由第一電流控制信號和第二電流控制信號ICNT<1：2>的邏輯位準組合設置的驅動能力的第一選中的選擇驅動器和第二選中的選擇驅動器來驅動內插時脈信號。由上述方式驅動的內插時脈信號可以呈現出改善的線性度和減少的抖動。
參考圖5，如果第一開關控制信號和第二開關控制信號SWCNT<1：2>兩者都具有邏輯「低」位準，則第一選擇驅動器34可以接收第一分頻時脈信號DCLK<1>，以使用第一驅動電流ID1作為電源電流來以第一驅動能力驅動第一內插時脈信號PCLK<1>，而第二選擇驅動器35可以接收第二分頻時脈信號DCLK<2>，以使用第二驅動電流ID2作為電源電流來以第二驅動能力驅動第一內插時脈信號PCLK<1>。在這種情況下，第一內插時脈信號PCLK<1>的相位可以根據第一驅動電流ID1的量和第二驅動電流ID2的量來控制。如果第一電流控制信號和第二電流控制信號ICNT<1：2>具有邏輯位準組合「H，L」，則「α」值可以如參考圖4所描述地被設置為0.75。因此，第一驅動電流ID1的量可以被設置為0.75×IREF，而第二驅動電流ID2的量可以被設置為0.25×IREF。即，當「α」的值被設置為0.75時，第一選擇驅動器34可以利用第一驅動電流ID1來以第一驅動能力驅動第一內插時脈信號PCLK<1>，該第一驅動電流ID1是供應給第二選擇驅動器35的第二驅動電流ID2三倍大。因此，當第一分頻時脈信號DCLK<1>具有邏輯「高」位準，而第二分頻時脈信號DCLK<2>具有邏輯「低」位準時，從第一選擇驅動器34的第一反相器IV341和第二選擇驅動器35的第一反相器IV351輸出的第一內插時脈信號PCLK<1>可以被產生為在時間段「td1」期間具有邏輯「低」位準，而在為時間段「td1」的三倍的時間段「td2」期間具有邏輯「高」位準。如果第一電流控制信號和第二電流控制信號ICNT<1：2> 具有邏輯位準組合「L，H」，則「α」的值可以如參考圖4所描述地被設置為0.5。因此，第一驅動電流ID1的量可以被設置為0.5×IREF，且第二驅動電流ID2的量也可以被設置為0.5×IREF。即，當「α」的值被設置為0.5時，第一選擇驅動器34和第二選擇驅動器35可以用與第一驅動電流ID1或第二驅動電流ID2相對應的相同驅動電流來驅動第一內插時脈信號PCLK<1>。因此，當第一分頻時脈信號DCLK<1>具有邏輯「高」位準，而第二分頻時脈信號DCLK<2>具有邏輯「低」位準時，從第一選擇驅動器34的第一反相器IV341和第二選擇驅動器35的第一反相器IV351輸出的第一內插時脈信號PCLK<1>可以被產生為在時間段「td3」期間具有邏輯「低」位準，而在具有與時間段「td3」相同的寬度的時間段「td4」期間具有邏輯「高」位準。如果第一電流控制信號和第二電流控制信號ICNT<1：2>具有邏輯位準組合「H，H」，則「α」的值可以如參考圖4所描述地被設置為0.25。因此，第一驅動電流ID1的量可以被設置為0.25×IREF，而第二驅動電流ID2的量可以被設置為0.75×IREF。即，當「α」的值被設置為0.25時，第二選擇驅動器35可以利用第二驅動電流ID2以第二驅動能力來驅動第一內插時脈信號PCLK<1>，該第二驅動電流ID2是供應給第一選擇驅動器34的第一驅動電流ID1三倍大。因此，當第一分頻時脈信號DCLK<1>具有邏輯「高」位準，而第二分頻時脈信號DCLK<2>具有邏輯「低」位準時，從第一選擇驅動器34的第一反相器IV341和第二選擇驅動器35的第一反相器IV351輸出的第一內插時脈信號PCLK<1>可以被產生為在時間段「td5」期間具有邏輯「低」位準，而在為時間段「td5」的三分之一的時間段「td6」期間具有邏輯「高」位準。
參考圖6，如果第一開關控制信號SWCNT<1>具有邏輯「低」位準，而第二開關控制信號SWCNT<2>具有邏輯「高」位準，則第一選擇驅動器 34可以接收第一分頻時脈信號DCLK<1>以使用第一驅動電流ID1作為電源電流來驅動第一內插時脈信號PCLK<1>，而第四選擇驅動器37可以接收第四分頻時脈信號DCLK<4>以使用第二驅動電流ID2作為電源電流來驅動第一內插時脈信號PCLK<1>。在這種情況下，第一內插時脈信號PCLK<1>的相位可以根據第一驅動電流ID1的量和第二驅動電流ID2的量來控制。如果第一電流控制信號和第二電流控制信號ICNT<1：2>具有邏輯位準組合「H，L」，則「α」的值可以如參考圖4所描述地被設置為0.75。因此，第一驅動電流ID1的量可以被設置為0.75×IREF，而第二驅動電流ID2的量可以被設置為0.25×IREF。即，當「α」的值被設置為0.75時，第一選擇驅動器34可以利用第一驅動電流ID1來驅動第一內插時脈信號PCLK<1>，該第一驅動電流ID1是供應給第四選擇驅動器37的第二驅動電流ID2三倍大。因此，當第一分頻時脈信號DCLK<1>具有邏輯「低」位準，而第四分頻時脈信號DCLK<4>具有邏輯「高」位準時，從第一選擇驅動器34的第一反相器IV341和第四選擇驅動器37的第一反相器IV371輸出的第一內插時脈信號PCLK<1>可以被產生為在時間段「td12」期間具有邏輯「低」位準，而在為時間段「td12」的三分之一的時間段「td11」期間具有邏輯「高」位準。如果第一電流控制信號和第二電流控制信號ICNT<1：2>具有邏輯位準組合「L，H」，則「α」的值可以如參考圖4所描述地被設置為0.5。因此，第一驅動電流ID1的量可以被設置為0.5×IREF，且第二驅動電流ID2的量也可以被設置為0.5×IREF。即，當「α」的值被設置為0.5時，第一選擇驅動器34和第四選擇驅動器37可以利用與第一驅動電流ID1或第二驅動電流ID2相對應的相同驅動電流來驅動第一內插時脈信號PCLK<1>。因此，當第一分頻時脈信號DCLK<1>具有邏輯「低」位準，而第四分頻時脈信號DCLK<4>具有邏輯「高」位準時， 從第一選擇驅動器34的第一反相器IV341和第四選擇驅動器37的第一反相器IV371輸出的第一內插時脈信號PCLK<1>可以被產生為在時間段「td14」期間具有邏輯「低」位準，而在具有與時間段「td14」相同的寬度的時間段「td13」期間具有邏輯「高」位準。如果第一電流控制信號和第二電流控制信號ICNT<1：2>具有邏輯位準組合「H，H」，則「α」的值可以如參考圖4所描述地被設置為0.25。因此，第一驅動電流ID1的量可以被設置為0.25×IREF，而第二驅動電流ID2的量可以被設置為0.75×IREF。即，當「α」的值被設置為0.25時，第四選擇驅動器37可以用第二驅動電流ID2來驅動第一內插時脈信號PCLK<1>，該第二驅動電流ID2是供應給第一選擇驅動器34的第一驅動電流ID1三倍大。因此，當第一分頻時脈信號DCLK<1>具有邏輯「低」位準，而第四分頻時脈信號DCLK<4>具有邏輯「高」位準時，從第一選擇驅動器34的第一反相器IV341和第四選擇驅動器37的第一反相器IV371輸出的第一內插時脈信號PCLK<1>可以被產生為在時間段「td16」期間具有邏輯「低」位準，而在為時間段「td16」的三倍的時間段「td15」期間具有邏輯「高」位準。
參考圖7，鎖定時脈產生電路4可以包括多個反相器IV41~IV52。反相器IV41可以反相緩衝透過節點nd41輸入的第一內插時脈信號PCLK<1>，以產生第三鎖定時脈信號LCLK<3>。反相器IV42可以耦接在節點nd41和節點nd44之間。反相器IV43可以反相緩衝透過節點nd44輸入的第四內插時脈信號PCLK<4>，以產生第二鎖定時脈信號LCLK<2>。反相器IV44可以耦接在節點nd43和節點nd44之間。反相器IV45可以反相緩衝透過節點nd43輸入的第三內插時脈信號PCLK<3>，以產生第一鎖定時脈信號LCLK<1>。反相器IV46可以耦接在節點nd42和節點nd43之間。反相器IV47可以反相緩衝透過節點nd42 輸入的第二內插時脈信號PCLK<2>，以產生第四鎖定時脈信號LCLK<4>。反相器IV48可以耦接在節點nd41和節點nd42之間。反相器IV49可以耦接在節點nd41和節點nd43之間。反相器IV50可以耦接在節點nd42和節點nd44之間。反相器IV51可以耦接在節點nd41和節點nd43之間。反相器IV52可以耦接在節點nd44和節點nd42之間。
鎖定時脈產生電路4可以使用振盪器41來實現，該振盪器41使用反相器IV41~IV52來產生與週期信號相對應的第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>。第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>的週期時間和相位可以根據施加到反相器IV41~IV52的電源電壓的電壓位準來變化。第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>可以透過緩衝第一內插時脈信號至第四內插時脈信號PCLK<1：4>來產生。因此，與第一內插時脈信號至第四內插時脈信號PCLK<1：4>相比，第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>的偏斜(skew)可以被減小。
參考圖8，示出了包括在鎖定時脈產生電路4中的反相器IV41~IV52中的一個。反相器IV41~IV52中的每個可以包括在源電壓SV端子和接地電壓VSS端子之間串聯耦接的PMOS電晶體P41和NMOS電晶體N41。PMOS電晶體P41可以回應於輸入信號IN而將輸出信號OUT上拉到源電壓SV。NMOS電晶體N41可以回應於輸入信號IN而將輸出信號OUT下拉到接地電壓VSS。反相器IV41~IV52中的每個可以作為由源電壓SV驅動的緩衝器，該緩衝器使用源電壓SV作為電源電壓來緩衝輸入信號IN以輸出緩衝的信號作為輸出信號OUT。反相器IV41~IV52中的每個的驅動能力可以根據源電壓SV的電壓位準來控制。雖然反相器IV41~IV52中的每個的延遲時間可以具有與預定延遲時間 相同的延遲時間，但是如果源電壓SV的電壓位準降低，則反相器IV41~IV52中的每個的延遲時間可以增加。
參考圖9，源電壓產生電路5可以包括複製延遲電路51、相位比較器52、選擇碼產生器53以及電壓輸出電路54。
複製延遲電路51可以回應於與第一內插時脈信號至第四內插時脈信號PCLK<1：4>中的任意一個相對應的第J內插時脈信號PCLK<J>來產生第J複製時脈信號RCLK<J>。複製延遲電路51可以將第J內插時脈信號PCLK<J>延遲預定複製延遲時間以產生第J複製時脈信號RCLK<J>。複製延遲電路51的延遲時間可以被設置為由鎖定時脈產生電路4的振盪器產生的週期信號的週期時間。複製延遲電路51的延遲時間可以根據實施例而被設置為不同延遲時間。
相位比較器52可以檢測第J複製時脈信號RCLK<J>和第J鎖定時脈信號LCLK<J>之間的相位差，以產生比較信號COM。相位比較器52可以將第J複製時脈信號RCLK<J>的相位與第J鎖定時脈信號LCLK<J>的相位進行比較，以產生比較信號COM。如果第J複製時脈信號RCLK<J>的相位領先於第J鎖定時脈信號LCLK<J>的相位，則相位比較器52可以產生具有第一邏輯位準的比較信號COM。如果第J鎖定時脈信號LCLK<J>的相位領先於第J複製時脈信號RCLK<J>的相位，則相位比較器52可以產生具有第二邏輯位準的比較信號COM。
選擇碼產生器53可以回應於比較信號COM來產生第一選擇碼至第M選擇碼SCB<1：M>。如果比較信號COM具有第一邏輯位準，則選擇碼產生器53可以產生其邏輯位準組合進行變化以增加複製延遲電路51的延遲時間的第一選擇碼至第M選擇碼SCB<1：M>。如果比較信號COM具有第二邏輯位 準，則選擇碼產生器53可以產生其邏輯位準組合進行變化以減少複製延遲電路51的延遲時間的第一選擇碼至第M選擇碼SCB<1：M>。選擇碼產生器53可以輸出根據比較信號COM的邏輯位準來進行計數的第一選擇碼至第M選擇碼SCB<1：M>。
電壓輸出電路54可以回應於第一選擇碼至第M選擇碼SCB<1：M>來驅動源電壓SV。電壓輸出電路54可以根據第一選擇碼至第M選擇碼SCB<1：M>的邏輯位準組合來驅動源電壓SV。
源電壓產生電路5可以透過改變第一選擇碼至第M選擇碼SCB<1：M>的邏輯位準組合來控制源電壓SV的電壓位準，直到第一複製時脈信號至第四複製時脈信號RCLK<1：4>與第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>同步，即，第一複製時脈信號至第四複製時脈信號RCLK<1：4>由第一鎖定時脈信號至第四鎖定時脈信號LCLK<1：4>來鎖定。鎖定時脈產生電路4可以根據源電壓SV的電壓位準來控制反相器IV41~IV52的驅動能力，使得第一內插時脈信號至第四內插時脈信號PCLK<1：4>的週期時間與由包括在鎖定時脈產生電路4中的振盪器產生的週期信號的週期時間之間的差等於或小於預定值。
參考圖10，複製延遲電路51可以包括在源電壓SV端子和接地電壓VSS端子之間串聯耦接的PMOS電晶體P511和NMOS電晶體N511。PMOS電晶體P511可以回應於第一內插時脈信號至第四內插時脈信號PCLK<1：4>來將第一複製時脈信號至第四複製時脈信號RCLK<1：4>上拉到源電壓SV。NMOS電晶體N511可以回應於第一內插時脈信號至第四內插時脈信號PCLK<1：4>來將第一複製時脈信號至第四複製時脈信號RCLK<1：4>下拉到接地電壓VSS。複 製延遲電路51可以被設計為具有與包括在鎖定時脈產生電路4中的反相器IV41~IV52相同的延遲時間。
參考圖11，電壓輸出電路54可以包括在電源電壓端子和源電壓SV端子之間並聯耦接的第一驅動器54(1)至第M驅動器54(M)。第一驅動器54(1)至第M驅動器54(M)中的每個可以被配置為包括在電源電壓端子和源電壓SV端子之間串聯耦接的兩個PMOS電晶體。第一驅動器54(1)可以回應於偏移電壓PBIAS和第一選擇碼SCB<1>而將源電壓SV上拉到電源電壓。偏移電壓PBIAS可以被設置為具有如下電壓位準，在該電壓位準處電壓輸出電路54的PMOS電晶體可以在飽和區域中操作。如果第一選擇碼SCB<1>具有邏輯「低」位準，則第一驅動器54(1)可以上拉源電壓SV。第二驅動器54(2)可以回應於偏移電壓PBIAS和第二選擇碼SCB<2>而將源電壓SV上拉到電源電壓。如果第二選擇碼SCB<2>具有邏輯「低」位準，則第二驅動器54(2)可以上拉源電壓SV。第M驅動器54(M)可以回應於偏移電壓PBIAS和第M選擇碼SCB<M>而將源電壓SV上拉到電源電壓。如果第M選擇碼SCB<M>具有邏輯「低」位準，則第M驅動器54(M)可以上拉源電壓SV。
參考圖1至圖11描述的內部電壓產生電路可以應用於包括記憶體系統、圖形系統、計算系統、行動系統等的電子系統。例如，如圖12所示，根據實施例的電子系統1000可以包括數據儲存電路1001、記憶體控制器1002、緩衝記憶體1003以及輸入/輸出(I/O)介面1004。
數據儲存電路1001可以根據由記憶體控制器1002產生的控制信號來儲存從記憶體控制器1002輸出的數據，或者將儲存的數據讀取並輸出到記憶體控制器1002。同時，數據儲存電路1001可以包括即使當其電源中斷時也可 以保留其儲存的數據的非揮發性記憶體。非揮發性記憶體可以是快閃記憶體(諸如NOR型快閃記憶體或NAND型快閃記憶體)、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)或磁性隨機存取記憶體(MRAM)等。
記憶體控制器1002可以透過I/O介面1004接收從外部設備(例如，主機設備)輸出的命令，並且可以對從主機設備輸出的命令進行解碼，以控制用於將數據輸入到數據儲存電路1001或緩衝記憶體1003的操作，或用於輸出儲存在數據儲存電路1001或緩衝記憶體1003中的數據的操作。儘管圖12示出了具有單個塊的記憶體控制器1002，但是記憶體控制器1002可以包括用於控制由非揮發性記憶體組成的數據儲存電路1001的一個控制器和用於控制由揮發性記憶體組成的緩衝記憶體1003的另一個控制器。
緩衝記憶體1003可以暫時儲存要由記憶體控制器1002處理的數據。即，緩衝記憶體1003可以暫時儲存從數據儲存電路1001輸出的數據或被輸入到數據儲存電路1001的數據。緩衝記憶體1003可以根據控制信號來儲存從記憶體控制器1002輸出的數據。緩衝記憶體1003可以將儲存的數據讀取並輸出到記憶體控制器1002。緩衝記憶體1003可以包括揮發性記憶體，諸如動態隨機存取記憶體(DRAM)、行動DRAM或靜態隨機存取記憶體(SRAM)。
I/O介面1004可以將記憶體控制器1002物理地和電連接到外部設備(即，主機)。因此，記憶體控制器1002可以透過I/O介面1004來接收從外部設備(即，主機)供應的控制信號和數據，並且可以透過I/O介面1004將從記憶體控制器1002產生的數據輸出到外部設備(即，主機)。即，電子系統1000可以透過I/O介面1004與主機通訊。I/O介面1004可以包括各種介面協定 (諸如通用序列匯流排(USB)、多媒體卡(MMC)、快速周邊元件互連(PCI-E)、序列式SCSI(SAS)、序列式AT附件(SATA)、平行AT附件(PATA)、小型電腦系統介面(SCSI)、增強型小型裝置介面(ESDI)以及整合裝置電路(IDE))中的任意一種。
電子系統1000可以作為外部儲存設備或主機的輔助儲存設備。電子系統1000可以包括固態硬碟(SSD)、USB記憶體、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式多媒體卡(eMMC)或緊湊型快閃記憶體(CF)卡等。
1:時脈輸入電路
2:控制碼產生電路
3:內插時脈產生電路
4:鎖定時脈產生電路
5:源電壓產生電路
6:時脈輸出電路
CLK:外部時脈信號
DCLK<1：4>:第一分頻時脈信號~第四分頻時脈信號
ICLK<1：4>:第一內部時脈信號~第四內部時脈信號
ICNT<1：L>:第一電流控制信號~第L電流控制信號
LCLK<1：4>:第一鎖定時脈信號~第四鎖定時脈信
PCLK<1：4>:第一內插時脈信號~第四內插時脈信號
SV:源電壓
SWCNT<1：2>:第一開關控制信號和第二開關控制信號

Claims (30)

  1. 一種內部時脈產生電路，包括：內插時脈產生電路，被配置為回應於開關控制信號和電流控制信號來從分頻時脈信號產生內插時脈信號；鎖定時脈產生電路，被配置為包括振盪器，並且被配置為從內插時脈信號產生用於產生內部時脈信號的鎖定時脈信號；以及源電壓產生電路，被配置為回應於內插時脈信號和鎖定時脈信號來產生供應給鎖定時脈產生電路的源電壓，其中，開關控制信號的邏輯位準組合和電流控制信號的邏輯位準組合透過將分頻時脈信號的相位與回饋時脈信號的相位進行比較來設置，以及其中，回饋時脈信號透過將鎖定時脈信號延遲預定的延遲時間來產生。
  2. 如請求項1所述的內部時脈產生電路，其中，預定的延遲時間被設置為補償關於外部時脈信號的延遲因子。
  3. 如請求項1所述的內部時脈產生電路，其中，分頻時脈信號包括第一分頻時脈信號至第四分頻時脈信號；其中，內插時脈產生電路包括第一選擇驅動器至第四選擇驅動器；以及其中，內插時脈產生電路回應於開關控制信號來選擇第一選擇驅動器至第四選擇驅動器之中的兩個驅動器作為第一選中的選擇驅動器和第二選中的選擇驅動器。
  4. 如請求項3所述的內部時脈產生電路，其中，內插時脈產生電路被配置為使用具有第一驅動能力的第一選中的選擇驅動器來驅動內插時脈信號，並且被配置為使用具有第二驅動能力的第二選中的選擇驅動器來驅動內插時脈信號。
  5. 如請求項4所述的內部時脈產生電路，其中，內插時脈產生電路回應於電流控制信號來控制第一驅動能力和第二驅動能力。
  6. 如請求項1所述的內部時脈產生電路，其中，分頻時脈信號包括第一分頻時脈信號至第四分頻時脈信號；其中，內插時脈信號包括第一內插時脈信號至第四內插時脈信號；以及其中，內插時脈產生電路包括：第一驅動電流產生器，被配置為回應於電流控制信號來產生第一驅動電流；以及第二驅動電流產生器，被配置為回應於電流控制信號來產生第二驅動電流。
  7. 如請求項6所述的內部時脈產生電路，其中，內插時脈產生電路還包括驅動電流選擇/供應單元，其被配置為回應於開關控制信號來將第一驅動電流供應給第一選擇驅動器或第二選擇驅動器，並且被配置為回應於開關控制信號來將第二驅動電流供應給第三選擇驅動器或第四選擇驅動器。
  8. 如請求項7所述的內部時脈產生電路，其中，第一選擇驅動器被配置為回應於第一分頻時脈信號來驅動第一內插時脈信號、被配置為回應於第二分頻時脈信號來驅動第二內插時脈信號、被配置為回 應於第三分頻時脈信號來驅動第三內插時脈信號以及被配置為回應於第四分頻時脈信號來驅動第四內插時脈信號。
  9. 如請求項7所述的內部時脈產生電路，其中，第二選擇驅動器被配置為回應於第三分頻時脈信號來驅動第一內插時脈信號、被配置為回應於第四分頻時脈信號來驅動第二內插時脈信號、被配置為回應於第一分頻時脈信號來驅動第三內插時脈信號以及被配置為回應於第二分頻時脈信號來驅動第四內插時脈信號。
  10. 如請求項6所述的內部時脈產生電路，其中，內插時脈產生電路還包括驅動電流選擇/放電單元，其被配置為回應於開關控制信號來使第一驅動電流從第一選擇驅動器或第二選擇驅動器流出，並且被配置為回應於開關控制信號來使第二驅動電流從第三選擇驅動器或第四選擇驅動器流出。
  11. 如請求項1所述的內部時脈產生電路，其中，鎖定時脈產生電路包括由源電壓驅動的多個緩衝器；以及其中，所述多個緩衝器中的每個被設計成具有與預定的延遲時間相同的延遲時間。
  12. 如請求項11所述的內部時脈產生電路，其中，所述多個緩衝器中的每個包括：上拉元件，被配置為回應於輸入信號來將輸出信號上拉到源電壓；以及下拉元件，被配置為回應於輸入信號來將輸出信號下拉到接地電壓。
  13. 如請求項1所述的內部時脈產生電路， 其中，內插時脈信號包括第一內插時脈信號至第四內插時脈信號；其中，鎖定時脈信號包括第一鎖定時脈信號至第四鎖定時脈信號；以及其中，鎖定時脈產生電路包括：第一緩衝器，被配置為緩衝第一內插時脈信號以產生第三鎖定時脈信號；第二緩衝器，被配置為緩衝第二內插時脈信號以產生第四鎖定時脈信號；第三緩衝器，被配置為緩衝第三內插時脈信號以產生第一鎖定時脈信號；以及第四緩衝器，被配置為緩衝第四內插時脈信號以產生第二鎖定時脈信號。
  14. 如請求項1所述的內部時脈產生電路，其中，源電壓產生電路包括複製延遲電路，被配置為將內插時脈信號延遲預定的複製延遲時間以產生複製時脈信號。
  15. 如請求項14所述的內部時脈產生電路，其中，預定的複製延遲時間被設置為等於由振盪器產生的週期信號的週期時間。
  16. 如請求項14所述的內部時脈產生電路，其中，源電壓產生電路還包括電壓輸出電路，被配置為輸出源電壓，所述源電壓的電壓位準回應於選擇碼來確定，所述選擇碼的邏輯位準組合透過將複製時脈信號的相位與鎖定時脈信號的相位進行比較來設置。
  17. 一種內部時脈產生電路，包括： 內插時脈產生電路，被配置為包括第一選擇驅動器至第四選擇驅動器，其被配置為回應於開關控制信號來選擇第一選擇驅動器至第四選擇驅動器之中的兩個驅動器作為第一選中的選擇驅動器和第二選中的選擇驅動器、被配置為接收分頻時脈信號以使用具有第一驅動能力的第一選中的選擇驅動器來驅動內插時脈信號以及被配置為接收分頻時脈信號以使用具有第二驅動能力的第二選中的選擇驅動器來驅動內插時脈信號；鎖定時脈產生電路，被配置為包括振盪器，並且被配置為從內插時脈信號產生用於產生內部時脈信號的鎖定時脈信號；以及源電壓產生電路，被配置為回應於內插時脈信號和鎖定時脈信號來產生供應給鎖定時脈產生電路的源電壓。
  18. 如請求項17所述的內部時脈產生電路，其中，內插時脈產生電路回應於電流控制信號來控制第一驅動能力和第二驅動能力。
  19. 如請求項18所述的內部時脈產生電路，其中，內插時脈產生電路包括：第一驅動電流產生器，被配置為回應於電流控制信號來產生第一驅動電流；以及第二驅動電流產生器，被配置為回應於電流控制信號來產生第二驅動電流。
  20. 如請求項19所述的內部時脈產生電路，其中，內插時脈產生電路還包括驅動電流選擇/供應單元，被配置為回應於開關控制信號來將第一驅動電流供應給第一選擇驅動器或第二選擇驅動器，並且被配置為回應於開關控制信號來將第二驅動電流供應給第三選擇驅動器或第四選擇驅動器。
  21. 如請求項20所述的內部時脈產生電路，其中，分頻時脈信號包括第一分頻時脈信號至第四分頻時脈信號；其中，內插時脈信號包括第一內插時脈信號至第四內插時脈信號；以及其中，第一選擇驅動器被配置為回應於第一分頻時脈信號來驅動第一內插時脈信號、被配置為回應於第二分頻時脈信號來驅動第二內插時脈信號、被配置為回應於第三分頻時脈信號來驅動第三內插時脈信號以及被配置為回應於第四分頻時脈信號來驅動第四內插時脈信號。
  22. 如請求項20所述的內部時脈產生電路，其中，分頻時脈信號包括第一分頻時脈信號至第四分頻時脈信號；其中，內插時脈信號包括第一內插時脈信號至第四內插時脈信號；以及其中，第二選擇驅動器被配置為回應於第三分頻時脈信號來驅動第一內插時脈信號、被配置為回應於第四分頻時脈信號來驅動第二內插時脈信號、被配置為回應於第一分頻時脈信號來驅動第三內插時脈信號以及被配置為回應於第二分頻時脈信號來驅動第四內插時脈信號。
  23. 如請求項19所述的內部時脈產生電路，其中，內插時脈產生電路還包括驅動電流選擇/放電單元，被配置為回應於開關控制信號來使第一驅動電流從第一選擇驅動器或第二選擇驅動器流出，並且被 配置為回應於開關控制信號來使第二驅動電流從第三選擇驅動器或第四選擇驅動器流出。
  24. 如請求項18所述的內部時脈產生電路，其中，開關控制信號的邏輯位準組合和電流控制信號的邏輯位準組合透過將分頻時脈信號的相位與回饋時脈信號的相位進行比較來設置；以及其中，回饋時脈信號透過將鎖定時脈信號延遲預定的延遲時間來產生。
  25. 如請求項24所述的內部時脈產生電路，其中，鎖定時脈產生電路包括由源電壓驅動的多個緩衝器；以及其中，所述多個緩衝器中的每個被設計成具有與預定的延遲時間相同的延遲時間。
  26. 如請求項25所述的內部時脈產生電路，其中，所述多個緩衝器中的每個包括：上拉元件，被配置為回應於輸入信號來將輸出信號上拉到源電壓；以及下拉元件，被配置為回應於輸入信號來將輸出信號下拉到接地電壓。
  27. 如請求項17所述的內部時脈產生電路，其中，內插時脈信號包括第一內插時脈信號至第四內插時脈信號；其中，鎖定時脈信號包括第一鎖定時脈信號至第四鎖定時脈信號；以及 其中，鎖定時脈產生電路包括：第一緩衝器，被配置為緩衝第一內插時脈信號以產生第三鎖定時脈信號；第二緩衝器，被配置為緩衝第二內插時脈信號以產生第四鎖定時脈信號；第三緩衝器，被配置為緩衝第三內插時脈信號以產生第一鎖定時脈信號；以及第四緩衝器，被配置為緩衝第四內插時脈信號以產生第二鎖定時脈信號。
  28. 如請求項17所述的內部時脈產生電路，其中，源電壓產生電路包括複製延遲電路，被配置為將內插時脈信號延遲預定的複製延遲時間以產生複製時脈信號。
  29. 如請求項28所述的內部時脈產生電路，其中，預定的複製延遲時間被設置為等於由振盪器產生的週期信號的週期時間。
  30. 如請求項28所述的內部時脈產生電路，其中，源電壓產生電路還包括電壓輸出電路，被配置為輸出源電壓，所述源電壓的電壓位準回應於選擇碼來確定，所述選擇碼的邏輯位準組合透過將複製時脈信號的相位與鎖定時脈信號的相位進行比較來設置。
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